CN114978155A - 一种具有优化相位噪声的锁相环*** - Google Patents

Abstract

本发明公开了一种具有优化相位噪声的锁相环***，包括构成一个闭环***的时间数字转换器、数字环路滤波器、数模转换器、压控振荡器以及分频器；时间数字转换器的一个输入基准信号是R、另一个输入信号是D，时间数字转换器的输出信号DI为数字环路滤波器的输入信号，数字环路滤波器的输出信号FDI为数模转换器的输入信号，数模转换器的输出信号VI为压控振荡器的输入信号，压控振荡器的输出信号P为分频器的输入信号，分频器的输出信号为时间数字转换器的另一个输入信号D。本发明利用数模转换器级联压控振荡器代替数控振荡器降低相位噪声，利用高精度的时间数字转换器和精度较高的数模转换器改善相位噪声。

Description

一种具有优化相位噪声的锁相环***

技术领域

本发明属于射频集成电路技术领域，具体涉及一种具有优化相位噪声的锁相环***。

背景技术

锁相环，以下简称PLL(Phase-Locked Loop,PLL)，是一种可以对信号相位和频率进行锁定的自反馈电路，常用在***集成芯片中为其他模块提供所需的频率信号。最早的频率信号由石英振荡器产生，后由于其产生的频率信号过于单一，逐渐替换为输出频率范围宽、输出稳定的锁相环电路。

随着科学技术的发展，为了能够满足不同电路的需求，锁相环电路逐渐由早期的纯模拟锁相环衍生出了数模混合锁相环、全数字锁相环、软件锁相环等架构。而其中数模混合锁相环架构由于其性能上的优异性，是目前应用最广泛的锁相环架构，为了提升锁相环的输出频率范围、锁定时间、相位噪声等性能参数，研究者又以传统数模混合锁相环为基础，提出了各种新架构的锁相环以提升性能。在折衷锁相环的各种性能时，又以锁相环的相位噪声尤为重要。

发明内容

本发明的目的是提供一种具有优化相位噪声的锁相环***，解决了现有技术中如何降低锁相环的相位噪声的问题。

本发明所采用的技术方案是：

一种具有优化相位噪声的锁相环***，包括构成一个闭环***的时间数字转换器、数字环路滤波器、数模转换器、压控振荡器以及分频器；其中：

时间数字转换器的一个输入基准信号是R、另一个输入信号是D，时间数字转换器的输出信号DI为数字环路滤波器的输入信号，数字环路滤波器的输出信号FDI为数模转换器的输入信号，数模转换器的输出信号VI为压控振荡器的输入信号，压控振荡器的输出信号P为分频器的输入信号，分频器的输出信号为时间数字转换器的另一个输入信号D。

本发明的特点还在于；

时间数字转换器用于鉴别输入基准信号R和分频器输出信号的频率和相位，时间数字转换器包含预处理逻辑、延时链和计数器。

预处理逻辑的电路包含对称缓冲器链、判决器和选通器，其中：

R和D作为对称缓冲器链的输入信号，分别通过两路对称的缓冲器链得到时序超前的信号F1和时序滞后的信号S1，F1和S1作为判决器的输入信号，判决器根据F1和S1的时序快慢，输出判定电平信号E，当E为0时，F1为R，S1为D；当E为1时，F1为D，S1为R，E作为选通器的输入信号，根据E的电平来控制选通器的导通或关断，并产生输出信号S2和F2，信号S1和信号S2均为滞后信号，F1和F2均为超前信号，即当E为0时，F2为R，S2为D；当E为1时，F2为D，S2为R。

延时链的输入信号为S2和F2，输出信号为T，延时链采用环形游标延时链，有快环和慢环两种延时链，快环和慢环皆由7个延时单元组成，但两条延时链的延时单元延时不同，F2和S2分别进入延时链的慢环和快环传输，并形成S2追赶F2的过程，最终通过T判定S2是否与F2同步，当T为0时，则S2与F2已同步，追赶结束。

计数器对S2和F2追赶过程中分别经过的延时单元个数进行计数，并根据延时大小得出两信号之间的时序差，输出数字信号C，C即为时间数字转换器的输出信号DI。

数字环路滤波器为线性的低通滤波器，用于滤除DI中的高频分量和噪声；数字环路滤波器将DI进行滤波，只留下直流分量FDI到数模转换器的输入端。

数模转换器用于将FDI转换为VI进而控制压控振荡器，数模转换器包括译码器，同步时钟，开关阵列Kia、Kib以及电流源阵列四部分。

译码器将输入10bit二进制码的高6位二进制码转换为63位温度计码；

同步时钟控制温度计码和二进制码同步到达开关阵列Kia、Kib，同步时钟由触发器级联构成，控制63位温度计码和低4位二进制码同步到达开关阵列Kia、Kib；

开关阵列Kia、Kib用于控制电流源的导通，其中：同步时钟的输出信号控制差分开关Kia、Kib的导通和关断，以此分配差分输出Outp和Outn支路的总电流，电阻R为负载电阻，通过负载电阻R将电流转换为电压信号输出，进而实现FDI到VI的转换；

电流源阵列由不同大小的电流源构成；其中：电流源阵列包含63位温度计码开关控制的MSB模块和低4位二进制码开关控制的LSB模块，MSB模块的电流源皆为16I，LSB模块的电流源大小由高位至低位分别为8I、4I、2I、I。

压控振荡器是一种VI控制电路产生P的模块，其中：当VI改变时，压控振荡器的输入电压改变，产生的P也发生改变，即VI控制P的大小；分频器将压控振荡器的输出信号P进行倍频处理，得到输出信号反馈至时间数字转换器。

本发明的有益效果是，发明了一种具有优化相位噪声功能的锁相环***，采用融入时间数字转换器的数模混合结构优化了环路的相位噪声。利用数模转换器级联压控振荡器代替数控振荡器降低相位噪声，同时利用高精度的时间数字转换器和精度较高的数模转换器改善相位噪声。

附图说明

图1是本发明一种具有优化相位噪声的锁相环***的示意图；

图2是本发明一种具有优化相位噪声的锁相环***中时间数字转换器的的***框图；

图3是本发明一种具有优化相位噪声的锁相环***中数模转换器的***框图；

图4是本发明一种具有优化相位噪声的锁相环***的相位噪声输出曲线图；

图5是本发明一种具有优化相位噪声的锁相环***的锁定时间输出曲线图；

图6是本发明一种具有优化相位噪声的锁相环***中不同时间数字转换器精度所对应的相位噪声输出曲线图；

图7是本发明一种具有优化相位噪声的锁相环***中不同数模转换器精度所对应的相位噪声输出曲线图；

图8是本发明一种具有优化相位噪声的锁相环***中不同压控振荡器调谐增益所对应的相位噪声输出曲线图。

具体实施方式

下面结合附图和具体实施方式对本发明一种具有优化相位噪声的锁相环***进行详细说明。

本发明一种具有优化相位噪声功能的锁相环***，如图1和图2所示，包括时间数字转换器(Time To Digital Converter,TDC)、数模转换器(Digital To AnalogConverter,DAC)、数字环路滤波器(Digital Loop Filter,LF)、压控振荡器(VoltageControlled Oscillator,VCO)、分频器(Divider,DIV)。其中：

TDC包含预处理逻辑，延时链，计数器三个电路模块，用来对比输入基准信号R和DIV输出信号D的时序差值。预处理逻辑模块中包含对称缓冲器链，判决器，选通器三个模块；延时链包含快环和慢环两个模块；计数器由触发器级联构成。

LF用来滤除环路中产生的谐波，即将TDC的输出信号DI转换为信号FDI；

DAC包含译码器，同步时钟，开关阵列Kia、Kib(i＝1、2…67)，电流源阵列(MSB、LSB)四个模块电路，用来将数字信号FDI转换为模拟信号VI；VCO由电压信号VI控制，输出频率信号P；DIV将频率信号P倍频产生反馈输出信号D。

输入基准信号R和DIV输出信号D进入TDC之后，TDC对其对比求差，转化为数字信号DI输出；LF将数字信号DI中的谐波进行滤除并输出直流分量FDI；直流分量的数字信号FDI控制VCO振荡产生频率信号P，并经由DIV倍频产生信号D；DIV输出信号D和输入基准信号R再一次对比求差，直到DIV输出信号D和输入基准信号R同频同相，锁相环环路进入锁定状态。

TDC的一个输入信号是R，另一个输入信号是D，TDC的输出信号DI为LF的输入信号，LF的输出信号FDI为DAC的输入信号，DAC的输出信号VI为VCO的输入信号，VCO的输出信号P为DIV的输入信号，DIV的输出信号D为TDC的其中一个输入信号。TDC、LF、DAC、VCO和DIV构成了一个闭环***。

TDC包含预处理逻辑电路、延时链和计数器模块。预处理逻辑电路的两个输入信号分别为输入基准信号R和DIV输出信号D，预处理逻辑的输出端S2和F2分别为延时链的快环和慢环的输入端，延时链的触发器输出T为计数器的输入端，计数器的输出数字信号C为TDC的输出信号DI。

预处理逻辑电路包含对称缓冲器链、判决器和选通器。输入基准信号R和DIV输出信号D作为对称缓冲器链的输入信号，分别通过两路对称的缓冲器链得到时序超前的信号F1和时序滞后的信号S1。对称缓冲器链的输出信号F1和S1作为判决器的输入信号，判决器根据输入信号F1和输入信号S1的时序快慢，输出判定电平信号E。当输出判定信号E为0时，超前信号F1为输入基准信号R，滞后信号S1为DIV输出信号D；当信号E为1时，超前信号F1为DIV输出信号D，滞后信号S1为输入基准信号R。判决器的输出信号E作为选通器的输入信号，根据信号E的电平来控制选通器的导通或关断，并产生输出信号S2和F2。在此处，信号S1和信号S2都是滞后信号，信号F1和F2都是超前信号。即当电平信号E为0时，F2为输入基准信号R，S2为DIV输出信号D；当电平信号E为1时，F2为DIV输出信号D，S2为输入基准信号R。

延时链包含快环和慢环，延时链的输入信号为S2和F2，输出信号为T。延时链采用环形游标延时链，有快环和慢环两种延时链，快环和慢环皆由7个延时单元组成，但两条延时链的延时单元延时不同。预处理逻辑的输出信号F2和S2分别进入延时链的慢环和快环传输，并形成一个慢信号S2追赶快信号F2的过程，最终通过输出信号T判定慢信号S2是否与快信号F2同步。当信号T为0时，就代表S2与F2信号已同步，追赶结束。

计数器对两信号S2和F2追赶过程中分别经过的延时单元个数进行计数，并根据延时大小得出两信号之间的时序差，输出数字信号C。输出信号C即为TDC输出信号DI。

LF的输入信号DI为TDC的输出信号，LF的输出信号FDI为DAC的输入信号。LF将TDC的输出信号DI进行滤波，只留下直流分量FDI到DAC的输入端。

DAC包含译码器、同步时钟、开关阵列Kia、Kib(i＝1、2…67)和电流源阵列(MSB、LSB)。DAC的输入信号为LF的输出信号FDI，输入信号FDI由译码器将高6位二进制码转换为63位温度计码和低4位二进制码作为同步时钟的输入端；开关阵列Kia、Kib(i＝1、2…67)的控制端为同步输出的63位温度计码和低4位二进制码；开关阵列Kia、Kib(i＝1、2…67)串联不同的电流源阵列(MSB、LSB)，MSB部分为63位温度计码控制的电流源，大小均为16I，LSB部分为低4位二进制码控制的电流源，由高位到低位依次为8I、4I、2I、I。

译码器将输入10bit二进制码的高6位二进制码转换为63位温度计码。

同步时钟由触发器级联构成，控制63位温度计码和低4位二进制码同步到达开关阵列Kia、Kib(i＝1、2…67)。

开关阵列Kia、Kib(i＝1、2…67)的导通和关断，用来分配差分输出Outp和Outn支路的总电流。电阻R为负载电阻，通过负载电阻R将电流转换为电压信号输出，实现数字信号FDI到模拟信号VI的转换。

电流源阵列包含63位温度计码开关控制的MSB模块和低4位二进制码开关控制的LSB模块，MSB模块电流源皆为16I，LSB模块的电流源大小由高位至低位分别为8I、4I、2I、I。

VCO的输入信号VI为DAC的输出信号，输出信号P为DIV的输入信号。当输入信号VI改变时，VCO的输入电压改变，所产生的瞬时输出频率P也发生改变，即电压信号VI控制输出频率信号P的大小。

DIV的输入信号为VCO的输出信号P，输出信号D为TDC的其中一个输入信号。DIV对输入信号P进行倍频处理，得到输出信号D反馈至TDC。

本发明一种具有优化相位噪声功能的锁相环***；通过Verilog-A模拟行为级建模，对一种具有优化相位噪声的锁相环***进行行为级仿真验证。通过控制变量法对本发明一种具有优化相位噪声功能的锁相环***进行仿真：

设定TDC精度为5ps，DAC位数为10bit，VCO的调谐增益K_vco为30KHz/V，DIV的分频比为94时，得到图4所示结果，在1MHz的相位噪声为-99.6dB。

设定TDC精度为5ps，DAC位数为10bit，VCO的调谐增益K_vco为30KHz/V，通过改变DIV的分频比，使其从94到96进行跳变，得到图5所示结果，输出锁定时间小于3.4μs。

设定DAC位数为10bit，VCO的调谐增益K_vco为30KHz/V，DIV的分频比为94，通过改变TDC精度，得到图6所示结果。实线是TDC精度为5ps时的输出曲线，在1MHz的相位噪声为-99.6dB；虚线是TDC精度为10ps时的输出曲线，在1MHz的相位噪声为-98.6dB。对比不同精度的曲线可知，当TDC精度减小时，PLL环路相位噪声在高频仅增加约1dB，但是在中频区域增加较多。因此，TDC的精度对PLL环路的中低频相位噪声影响较大。

设定TDC精度为5ps，VCO的调谐增益K_vco为30KHz/V，DIV的分频比为94，通过改变DAC精度，得到图7所示结果。实线是DAC位数为10bit时的输出曲线，在1MHz的相位噪声为-99.6dB；虚线是DAC位数为20bit时的输出曲线，在1MHz的相位噪声为-104.9dB。对比不同精度的曲线可知，当DAC精度增加时，PLL环路的低频相位噪声几乎没有改变，在1MHz处相位噪声减小了5dB左右。因此，DAC的精度对PLL环路的中高频相位噪声影响较大。

设定TDC精度为5ps，DAC位数为10bit，DIV的分频比为94，通过改变VCO的调谐增益，得到图8所示结果。实线是K_vco为30KHz/V时的输出曲线，在1MHz的相位噪声为-99.6dB；虚线是K_vco为60KHz/V时的输出曲线，在1MHz的相位噪声为-92.2dB。对比不同增益的输出曲线，得出当K_vco增大时，PLL环路相位噪声在1MHz处提高约7.4dB，在低频区域相位噪声几乎不变。因此，VCO的调谐增益越小，PLL环路的高频相位噪声性能越好。

通过以上仿真结果可知，本发明一种具有优化相位噪声功能的锁相环***，通过DAC级联VCO的方式可以有效降低PLL相位噪声，且可以通过精度较高的TDC和DAC以及增益较小的VCO进一步改善PLL的相位噪声。

本发明一种具有优化相位噪声功能的锁相环***，利用数模转换器级联压控振荡器代替数控振荡器降低相位噪声，同时利用高精度的时间数字转换器和精度较高的数模转换器改善相位噪声，具有一定的实用意义。

Claims (9)

1.一种具有优化相位噪声的锁相环***，其特征在于，包括构成一个闭环***的时间数字转换器、数字环路滤波器、数模转换器、压控振荡器以及分频器；其中：

所述时间数字转换器的一个输入基准信号是R、另一个输入信号是D，所述时间数字转换器的输出信号DI为数字环路滤波器的输入信号，所述数字环路滤波器的输出信号FDI为数模转换器的输入信号，所述数模转换器的输出信号VI为压控振荡器的输入信号，所述压控振荡器的输出信号P为分频器的输入信号，所述分频器的输出信号为时间数字转换器的另一个输入信号D。

2.根据权利要求1所述一种具有优化相位噪声的锁相环***，其特征在于，所述时间数字转换器用于鉴别输入基准信号R和分频器输出信号的频率和相位，所述时间数字转换器包含预处理逻辑、延时链和计数器。

3.根据权利要求2所述的一种具有优化相位噪声的锁相环***，其特征在于，所述预处理逻辑的电路包含对称缓冲器链、判决器和选通器，其中：

R和D作为对称缓冲器链的输入信号，分别通过两路对称的缓冲器链得到时序超前的信号F1和时序滞后的信号S1，F1和S1作为判决器的输入信号，判决器根据F1和S1的时序快慢，输出判定电平信号E，当E为0时，F1为R，S1为D；当E为1时，F1为D，S1为R，E作为选通器的输入信号，根据E的电平来控制选通器的导通或关断，并产生输出信号S2和F2，信号S1和信号S2均为滞后信号，F1和F2均为超前信号，即当E为0时，F2为R，S2为D；当E为1时，F2为D，S2为R。

4.根据权利要求3所述的一种具有优化相位噪声的锁相环***，其特征在于：延时链的输入信号为S2和F2，输出信号为T，延时链采用环形游标延时链，有快环和慢环两种延时链，快环和慢环皆由7个延时单元组成，但两条延时链的延时单元延时不同，F2和S2分别进入延时链的慢环和快环传输，并形成S2追赶F2的过程，最终通过T判定S2是否与F2同步，当T为0时，则S2与F2已同步，追赶结束。

5.根据权利要求3所述的一种具有优化相位噪声的锁相环***，其特征在于：

计数器对S2和F2追赶过程中分别经过的延时单元个数进行计数，并根据延时大小得出两信号之间的时序差，输出数字信号C，C即为时间数字转换器的输出信号DI。

6.根据权利要求1所述一种具有优化相位噪声的锁相环***，其特征在于，所述数字环路滤波器为线性的低通滤波器，用于滤除DI中的高频分量和噪声；所述数字环路滤波器将DI进行滤波，只留下直流分量FDI到数模转换器的输入端。

7.根据权利要求1所述一种具有优化相位噪声的锁相环***，其特征在于，所述数模转换器用于将FDI转换为VI进而控制压控振荡器，数模转换器包括译码器，同步时钟，开关阵列Kia、Kib以及电流源阵列四部分。

8.根据权利要求7所述的一种具有优化相位噪声的锁相环***，其特征在于：所述译码器将输入10bit二进制码的高6位二进制码转换为63位温度计码；

所述同步时钟控制温度计码和二进制码同步到达开关阵列Kia、Kib，所述同步时钟由触发器级联构成，控制63位温度计码和低4位二进制码同步到达开关阵列Kia、Kib；

所述开关阵列Kia、Kib用于控制电流源的导通，其中：所述同步时钟的输出信号控制差分开关Kia、Kib的导通和关断，以此分配差分输出Outp和Outn支路的总电流，电阻R为负载电阻，通过负载电阻R将电流转换为电压信号输出，进而实现FDI到VI的转换；

所述电流源阵列由不同大小的电流源构成；其中：所述电流源阵列包含63位温度计码开关控制的MSB模块和低4位二进制码开关控制的LSB模块，MSB模块的电流源皆为16I，LSB模块的电流源大小由高位至低位分别为8I、4I、2I、I。

9.根据权利要求1所述一种具有优化相位噪声的锁相环***，其特征在于，所述压控振荡器是一种VI控制电路产生P的模块，其中：当VI改变时，所述压控振荡器的输入电压改变，产生的P也发生改变，即VI控制P的大小；所述分频器将压控振荡器的输出信号P进行倍频处理，得到输出信号反馈至时间数字转换器。

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