CN116682860B - 环绕栅沟道碳化硅场效应晶体管及其制作方法 - Google Patents

环绕栅沟道碳化硅场效应晶体管及其制作方法 Download PDF

Info

Publication number
CN116682860B
CN116682860B CN202310971611.XA CN202310971611A CN116682860B CN 116682860 B CN116682860 B CN 116682860B CN 202310971611 A CN202310971611 A CN 202310971611A CN 116682860 B CN116682860 B CN 116682860B
Authority
CN
China
Prior art keywords
layer
channel layer
type channel
conductivity type
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202310971611.XA
Other languages
English (en)
Other versions
CN116682860A (zh
Inventor
张腾
魏则鲁
黄润华
柏松
杨勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing Third Generation Semiconductor Technology Innovation Center
Nanjing Third Generation Semiconductor Technology Innovation Center Co ltd
Original Assignee
Nanjing Third Generation Semiconductor Technology Innovation Center
Nanjing Third Generation Semiconductor Technology Innovation Center Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing Third Generation Semiconductor Technology Innovation Center, Nanjing Third Generation Semiconductor Technology Innovation Center Co ltd filed Critical Nanjing Third Generation Semiconductor Technology Innovation Center
Priority to CN202310971611.XA priority Critical patent/CN116682860B/zh
Publication of CN116682860A publication Critical patent/CN116682860A/zh
Application granted granted Critical
Publication of CN116682860B publication Critical patent/CN116682860B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种环绕栅沟道碳化硅场效应晶体管及其制作方法，晶体管包括在第二导电类型沟道层上沿着栅条方向周期性分布，贯穿第二导电类型沟道层并接触沟槽的第二导电类型沟道层刻蚀窗口，位于沟槽内表面的第一栅介质层、位于第二导电类型沟道层的上表面的第二栅介质层和位于第二导电类型沟道层刻蚀窗口内壁上的第三栅介质层；填充沟槽内的第一栅电极、覆盖部分第二栅介质层上表面的第二栅电极和填充第二导电类型沟道层刻蚀窗口的第三栅电极；本发明采用环绕栅沟道设计，利用上下双层栅电极实现超薄沟道的栅控导通，可获得超高的沟道迁移率，极大程度降低器件的导通电阻。

Description

环绕栅沟道碳化硅场效应晶体管及其制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种环绕栅沟道碳化硅场效应晶体管及其制作方法。
背景技术
电力电子***的发展对半导体器件性能提出了更高的要求，特别是在高温、高频、抗辐照、高压等方面。传统的硅材料器件制作工艺成熟，但材料本身性能限制了硅器件在极端工作环境下的应用。与硅（Si）材料相比，碳化硅（SiC）材料具有更大的禁带宽度、较高的电子饱和漂移速度、较强的抗辐照能力、更高的击穿电场和热导率，使其在电力电子设备、宇航***、高铁牵引设备、军事电子通讯***等领域有着广泛的应用前景。
然而，不同于Si材料，SiC材料的氧化过程会产生游离碳（C）的析出，虽然大多数C会在氧气氛围下转变为气态的碳氧化物，但仍有相当一部分作为C团簇存在于栅氧层界面。另一方面SiC本身材料外延质量与Si材料相差较远，晶体缺陷、位错等较多。这些综合因素导致常规SiC MOSFET器件的沟道区域界面态密度远高于Si MOSFET，直接影响就是沟道迁移率很低。即使采用氮氧化物高温退火处理，迁移率仍只能提升至20cm2/V•s~30cm2/V•s。SiC低压MOSFET器件中的沟道电阻占比尤为突出。垂直栅的沟槽结构是一种解决方案，可以将沟道迁移率提升至40 cm2/V•s以上，但沟槽栅结构需要对栅介质底部的强电场进行有效屏蔽，这将直接影响器件可靠性。
目前，常规结构的SiC MOSFET沟道迁移率远低于体迁移率，造成沟道导通电阻在低压器件中占比突出，影响导通性能。虽然文献报道利用沟槽结构，当沟槽之间的SiC、即SiC沟槽间的横向间距低于100nm，尤其是接近50nm时，由于双侧栅控效应影响，沟槽器件的沟道迁移率可达到200 cm2/V•s，实现大幅提升。但对于功率器件来说控制50nm线宽的刻蚀工艺难度很大，尤其是SiC这种刻蚀难度远大于Si的材料，因此该结构不具有可量产性。
发明内容
技术目的：针对现有技术中的问题，本发明公开了一种环绕栅沟道碳化硅场效应晶体管及其制作方法，采用环绕栅沟道设计，利用上下双层栅电极实现沟道的栅控导通，可获得超高的沟道迁移率，极大程度降低器件的导通电阻。
技术方案：为实现上述技术目的，本发明采用以下技术方案。
第一导电类型SiC外延层；
第一导电类型SiC外延层中的第二导电类型阱区；
第一导电类型SiC外延层中，与第二导电类型阱区相邻的沟槽，定义x方向为器件长度方向，y方向为器件宽度方向，也是栅条方向，z方向为器件高度方向；x方向上相邻沟槽间的第一导电类型SiC外延层定义为器件颈区；
第一导电类型SiC外延层、第二导电类型阱区和沟槽上的第二导电类型沟道层；
贯穿第二导电类型沟道层并延伸入第二导电类型阱区中，且与沟槽相邻的第一导电类型源区；
在第二导电类型沟道层上沿着栅条方向周期性分布，贯穿第二导电类型沟道层并接触沟槽的第二导电类型沟道层刻蚀窗口；
栅介质层，包括位于沟槽的内表面的第一栅介质层，位于第二导电类型沟道层的上表面的第二栅介质层，和位于第二导电类型沟道层刻蚀窗口内壁上的第三栅介质层；
栅电极，包括填充沟槽并被第一栅介质层包裹的第一栅电极，覆盖部分第二栅介质层上表面的第二栅电极，和填充第二导电类型沟道层刻蚀窗口并被第三栅介质层包裹的第三栅电极；
覆盖第二栅电极与第二栅介质层、同时覆盖部分第一导电类型源区的隔离介质层；
与部分第二导电类型沟道层、部分第一导电类型源区相接的源极欧姆。
优选地，所述沟槽在沿栅条方向上连续，或为周期性分布的矩形；沟槽在z方向上的投影完全覆盖所述第二导电类型沟道层刻蚀窗口；所述沟槽深度大于0.5um，沟槽沿x方向上宽度大于0.3um，小于1.5um；沟槽底部深度浅于第二导电类型阱区，二者差值大于0.2um，第二栅电极边界与沟槽的边界间距大于0.2um。
优选地，所述第二导电类型阱区未完全包覆所述沟槽，所述沟槽与相邻的第二导电类型阱区在靠近器件颈区一侧的横向边界差小于0.8um。
优选地，所述第二导电类型沟道层厚度不超过120nm。
优选地，所述第二导电类型沟道层刻蚀窗口x方向的长度不小于1.0um；第二导电类型沟道层刻蚀窗口y方向的宽度不小于0.8um；第二导电类型沟道层刻蚀窗口之间的间距范围为1.5um~2.0um；第二导电类型沟道层刻蚀窗口与沟槽的边界距离范围为0.1um~1.0um。
优选地，还包括：贯穿第二导电类型沟道层、延伸入第二导电类型阱区内并远离沟槽的第二导电类型重掺杂区；贯穿第二导电类型沟道层并延伸到第一导电类型SiC外延层中，位于器件颈区中部的第一导电类型电流扩展区。
一种环绕栅沟道碳化硅场效应晶体管的制作方法，包括以下步骤：
S1、在第一导电类型SiC衬底上形成第一导电类型SiC外延层；
S2、在第一导电类型外延层中进行选择性掺杂，形成第二导电类型阱区；
S3、刻蚀第一导电类型SiC外延层，形成沟槽；
S4、在沟槽中形成牺牲层；
S5、在第一导电类型SiC外延层1、第二导电类型阱区2和沟槽3上形成第二导电类型沟道层；
S6、进行选择性掺杂，形成第一导电类型源区，第一导电类型源区贯穿第二导电类型沟道层并延伸入第二导电类型阱区中，且与沟槽相邻；
S7、刻蚀第二导电类型沟道层以形成第二导电类型沟道层刻蚀窗口，第二导电类型沟道层刻蚀窗口在第二导电类型沟道层上沿着栅条方向周期性分布，第二导电类型沟道层刻蚀窗口贯穿第二导电类型沟道层并停在牺牲层上；
S8、去除牺牲层；
S9、生长栅介质层，包括位于沟槽内表面的第一栅介质层，位于第二导电类型沟道层上表面的第二栅介质层，和位于第二导电类型沟道层刻蚀窗口内壁上的第三栅介质层；
S10、生长栅电极材料并刻蚀，形成栅电极，包括填充沟槽的第一栅电极，覆盖部分第二栅介质层上表面的第二栅电极，和填充第二导电类型沟道层刻蚀窗口并被第三栅介质层包裹的第三栅电极；
S11、生长隔离介质层，形成源极欧姆、漏极欧姆、源极加厚金属和漏极加厚金属。
优选地，所述牺牲层采用碳膜或介质，采用碳膜时填充方法包括光刻胶涂覆、碳化与表面平整化工艺，去除时用高温热氧化去除，氧化温度不超过1150摄氏度；牺牲层采用介质时用湿法刻蚀的方式去除。
优选地，第二导电类型沟道层的淀积厚度范围为10nm~250nm，其中，当栅介质层采用热氧化形成时第二导电类型沟道层的淀积厚度为80nm~250nm，当栅介质层采用淀积方式形成时第二导电类型沟道层的淀积厚度为10nm~120nm。
优选地，所述步骤S7中形成刻蚀窗口的过程包括：沟槽所在位置定义为沟槽刻蚀区域，沟槽刻蚀区域的投影映射到第二导电类型沟道层上形成若干个第二导电类型沟道层刻蚀窗口，所述第二导电类型沟道层刻蚀窗口x方向的长度不小于1.0um；第二导电类型沟道层刻蚀窗口y方向的宽度不小于0.8um；第二导电类型沟道层刻蚀窗口之间的间距范围为1.5um~2.0um；第二导电类型沟道层刻蚀窗口与沟槽刻蚀区域的边界距离范围为0.1um~1.0um。
有益效果：
（1）本发明采用环绕栅沟道设计，利用上下双层栅电极实现沟道的栅控导通，可获得超高的沟道迁移率，极大程度降低器件的导通电阻。
（2）本发明利用原子层淀积（ALD）工艺实现超薄沟道层的制作，便于工艺精准控制，具备量产工艺控制能力；
（3）本发明在刻蚀沟槽中进行牺牲层的淀积与栅介质制作前的牺牲层去除，实现上下双层栅电极的制作，为本发明的设计结构提供了与现有工艺兼容的制作方法，具有较高的实用价值。
附图说明
图1为本发明的一种环绕栅沟道碳化硅场效应晶体管沿垂直于栅条方向即xz平面的剖面示意图；
图2为实施例1的一种环绕栅沟道碳化硅场效应晶体管的三维示意图；
图3为实施例1中沿垂直于栅条方向即xz平面的剖面示意图；
图4为实施例1对应图2中A-A’位置的剖面结构示意图；
图5-图13为本发明实施例1的一种环绕栅沟道碳化硅场效应晶体管的制作流程图，其中（A）和（B）分别为同一步骤对应的垂直于栅条方向即xz平面的剖面示意图和对应图2中A-A’位置的剖面结构示意图；
图14为实施例1中xy平面上第二导电类型阱区、第二导电类型沟道层和栅电极的刻蚀图形对比示意图；
图15为实施例1中第二导电类型沟道层刻蚀图形的三维示意图；
图16为实施例2中xy平面上第二导电类型阱区、第二导电类型沟道层和栅电极的刻蚀图形对比示意图；
图17为实施例2中第二导电类型沟道层刻蚀图形的三维示意图；
图18为实施例2对应图2中A-A’位置的剖面结构示意图；
其中，1、第一导电类型SiC外延层；2、第二导电类型阱区；3、沟槽；3-1、牺牲层；4、第二导电类型沟道层；5、第一导电类型源区；6、第二导电类型重掺杂区； 7、第一导电类型电流扩展区；8、栅介质层；8-1、第一栅介质层；8-2、第二栅介质层；8-3、第三栅介质层；9、栅电极；9-1、第一栅电极；9-2、第二栅电极；9-3、第三栅电极；10、隔离介质层；11、源极欧姆；12、栅电极刻蚀区域；13、沟槽刻蚀区域；14、第二导电类型沟道层刻蚀窗口。
实施方式
以下结合附图对本发明的一种环绕栅沟道碳化硅场效应晶体管及其制作方法做进一步的解释和说明。
实施例1
如图2、图3和图4所示，一种环绕栅沟道碳化硅场效应晶体管，包括：
第一导电类型SiC外延层1；
位于第一导电类型SiC外延层1中的第二导电类型阱区2；第二导电类型阱区2掺杂为Al，距离外延层上表面的结深为1.5um。
第一导电类型SiC外延层1中，与第二导电类型阱区2相邻的沟槽3；定义x方向为器件长度方向，也是图1的水平方向，y方向为器件宽度方向，也是栅条方向，也是图1中垂直纸面方向，z方向为器件高度方向，也是图1的竖直方向，x方向上相邻沟槽3间的第一导电类型SiC外延层1定义为器件颈区；如图2所示，A-A’的方向为器件的栅条方向，沟槽3在沿栅条方向上连续。
沟槽3深度大于0.5um，沟槽3沿x方向上宽度大于0.3um，小于1.5um；优选宽度大于0.5um，小于1.2um；沟槽3底部深度浅于第二导电类型阱区2，二者差值应大于0.2um，优选大于0.5um；所述第二导电类型阱区2未完全包覆所述沟槽3，所述沟槽3与相邻的第二导电类型阱区2在靠近器件颈区一侧的横向边界差应小于0.8um，建议小于0.5um，优选小于0.2um；
在本发明的一些实施例中，沟槽3宽度范围为1.2um~1.5um，沟槽3深度范围为0.8um~1.0um。沟槽3与第二导电类型阱区2在x方向上靠近颈区一侧的边界距离范围为0.3um~0.5um。
位于第一导电类型SiC外延层1、第二导电类型阱区2和沟槽3上方的第二导电类型沟道层4；所述第二导电类型沟道层4厚度不超过120nm，建议厚度小于80nm，优选小于50nm；
在本发明的一些实施例中，第二导电类型沟道层4的厚度范围为50nm~60nm。
所述第二导电类型沟道层4在沿着y方向上周期性的分布有第二导电类型沟道层刻蚀窗口，第二导电类型沟道层刻蚀窗口贯穿第二导电类型沟道层4并接触沟槽3，便于器件制作过程中去除牺牲层以及连通栅电极。第二导电类型沟道层刻蚀窗口与沟槽3的边界距离L2范围为0.1um~1.0um，优选范围为0.1um~0.5um；第二导电类型沟道层刻蚀窗口y方向的宽度W不小于0.8um，优选不小于1.5um；第二导电类型沟道层刻蚀窗口x方向长度L不小于1.0um，优选不小于1.5um；第二导电类型沟道层刻蚀窗口之间的间距W1范围为1.5um~2.0um；参见图14。
在本发明的一些实施例中，见图14，第二导电类型沟道层刻蚀窗口的宽度W范围为1.5um~2.0um，长度L范围为1um~1.2um，相邻第二导电类型沟道层刻蚀窗口间距W1范围为1.5um~2.0um，第二导电类型沟道层刻蚀窗口与沟槽3的边界距离L2约0.15um。
贯穿第二导电类型沟道层4，延伸入第二导电类型阱区2并与沟槽3相邻的第一导电类型源区5；
与图1所示的一种环绕栅沟道碳化硅场效应晶体管不同的是，如图3所示，本实施例中还包括贯穿第二导电类型沟道层4、延伸入第二导电类型阱区2内并远离沟槽3的第二导电类型重掺杂区6；第二导电类型重掺杂区6深度范围为0.6um~1.0um，峰值掺杂浓度大于1E19cm-3；
贯穿第二导电类型沟道层4并延伸到第一导电类型SiC外延层1中，位于器件颈区中部的第一导电类型电流扩展区7；所述第一导电类型电流扩展区宽度大于0.5um；在本发明的一些实施例中，第一导电类型电流扩展区7深度范围为0.8~1.2um，宽度范围为0.6um~1.0um；
栅介质层8，包括位于沟槽3的内表面的第一栅介质层8-1，位于第二导电类型沟道层4的上表面的第二栅介质层8-2，和位于第二导电类型沟道层刻蚀窗口内壁上的第三栅介质层8-3；栅介质层8采用氧化硅，厚度范围为厚度为30nm~100nm，优选范围是50nm~100nm；最优范围为60nm~80nm。在本发明的一些其他实施例中，栅介质层8可采用Al2O3、HfO2、AlON等材料，厚度范围随材料进行适应调整。
栅电极9，包括填充沟槽3内并被第一栅介质层8-1包裹的第一栅电极9-1，覆盖部分第二栅介质层8-2上表面的第二栅电极9-2，和填充第二导电类型沟道层刻蚀窗口并被第三栅介质层8-3包裹的第三栅电极9-3；栅电极9采用掺杂多晶硅，第二栅电极9-2的厚度范围为600nm~800nm。第二栅电极9-2边界与沟槽3的边界间距L1大于0.2um，优选范围为0.3um~0.6um。第二栅电极9-2与第一栅电极9-1由第二导电类型沟道层4中的第二导电类型沟道层刻蚀窗口相连，即通过第三栅电极9-3相连，具体见图4所示。所述第一栅电极9-2完全填充沟槽3，沟槽3内无空洞。在本发明的一些其他实施例中，栅电极9也可采用金属电极，栅电极9的材料可根据实际需要进行选取。
覆盖第二栅电极9-2与第二栅介质层8-2、同时覆盖部分第一导电类型源区5的隔离介质层10；隔离介质层10采用二氧化硅、氮化硅，或二氧化硅与氮化硅的复合物，厚度范围为0.2um~1.0um。
与部分第二导电类型沟道层4、部分第一导电类型源区5及第二导电类型重掺杂区6相接的源极欧姆11。
具体的，除上述部分之外，本发明的一种环绕栅沟道碳化硅场效应晶体管还应有位于第一导电类型SiC外延层1下表面的第一导电类型SiC衬底，位于第一导电类型SiC衬底下表面的漏极欧姆和漏极加厚金属，以及覆盖隔离介质层10和源极欧姆11的源极加厚金属。
本发明的一些实例中第一导电类型为N型，第二导电类型为P型。SiC的P型掺杂采用的基本只有Al，N型掺杂基本采用氮。
本实施例采用条形原胞设计，即采用条状的栅电极周期性排列以形成器件结构。
所述第一导电类型SiC外延层1浓度与厚度与器件耐压等级相关，例如650V耐压规格的SiC MOSFET器件通常对应掺杂浓度1E16cm-3~2E16cm-3、厚度5um~6um的N型SiC外延材料。
本发明的一种环绕栅沟道碳化硅场效应晶体管的制作方法见图5-图13，具体步骤为：
S1、在第一导电类型SiC衬底上外延第一导电类型SiC外延层1；
S2、如图5（A）和图5（B）所示，在第一导电类型SiC外延层1中选择性注入形成第二导电类型阱区2；第二导电类型阱区2由一次注入或多次外延注入形成，多次外延注入方式可以是：先进行第二导电类型注入，再进行额外的第一导电类型外延，最后再进行第二导电类型注入，其中第一导电类型外延的掺杂浓度与S1中的外延浓度基本一致，厚度在注入深度可穿透范围内，如1um；第二次的第二导电类型注入和第一次的注入区相同，第二次的第二导电类型注入需穿透新的1um外延层。通过这种方法，可以使最终的第二导电类型注入区变得更深；具体地，在本发明的一些实施例中，采用多能量注入方式形成，最高注入能量为600keV~640keV。S2之后可进行第一导电类型选择性掺杂，与后续S6中的第一导电类型源区5相连，降低源区串联电路，也就是说，使得第一导电类型源区5更深，通过此处的第一导电类型选择性掺杂形成更深的第一导电类型源区5，注入图形和后面S6中的第一导电类型源区5的注入采用相同掩膜图形。S2之后可进行第二导电类型选择性掺杂，在第二导电类型阱区中远离颈区的位置形成重掺杂区，改善体二极管特性；也就是说，使得第二导电类型重掺杂区6更深，通过此处的第二导电类型选择性掺杂形成更深的第二导电类型重掺杂区6。
S3、如图6（A）和图6（B）所示所示，通过光刻与刻蚀工艺形成沟槽3；具体的，先在第一导电类型SiC外延层1和第二导电类型阱区2交界处设置沟槽刻蚀区域13，在沟槽刻蚀区域13上形成沟槽3，沟槽刻蚀区域13的长度和宽度与沟槽3的长度和宽度相同；沟槽3位于第一导电类型SiC外延层1和第二导电类型阱区2交界处，且沟槽3底部高于第二导电类型阱区2，也就是说沟槽3的刻蚀深度不大于第二导电类型阱区2深度。沟槽3在沿栅条方向上连续。沟槽3深度大于0.5um，沟槽3沿x方向上宽度大于0.3um，小于1.5um；优选宽度大于0.5um，小于1.2um；沟槽3底部深度浅于第二导电类型阱区2，二者差值应大于0.2um，优选大于0.5um；
S4、如图7（A）和图7（B）所示，在沟槽3中填充牺牲层3-1；牺牲层3-1用于填充沟槽3，使得器件表面平整，便于后续淀积沟道层。牺牲层3-1采用碳膜，填充方法包括光刻胶涂覆、碳化与表面平整化工艺；牺牲层也可以是介质。牺牲层3-1完全填充沟槽3；在牺牲层3-1淀积后，可进行额外的平整化工艺，去除非沟槽3表面的牺牲层3-1，保持整体的表面平整；
S5、如图8（A）和图8（B）所示，淀积第二导电类型沟道层4；第二导电类型沟道层4位于第一导电类型SiC外延层1、第二导电类型阱区2和沟槽3上方；具体地，第二导电类型沟道层4采用ALD淀积，生长第二导电类型SiC，淀积温度不超过1000℃，优选不超过800℃，第二导电类型沟道层4的淀积厚度范围为10nm~250nm，优选淀积厚度范围为50nm~60nm，实现超薄第二导电类型沟道层的生长。其中，当栅介质层采用热氧化形成时第二导电类型沟道层的建议淀积厚度为80nm~250nm，当栅介质层采用淀积方式形成时第二导电类型沟道层的建议淀积厚度为10nm~120nm；由于采用淀积方式形成栅介质层时第二导电类型沟道层的厚度是不变的，但采用热氧化的方式形成栅介质层时，会消耗第二导电类型沟道层的SiC，使沟道层变薄，因此第二导电类型沟道层的建议淀积厚度需要增大。本实施例中利用原子层淀积（ALD）工艺实现超薄沟道层的制作，便于工艺精准控制，具备量产工艺控制能力；
S6、如图9（A）和图9（B）所示所示，在步骤S5形成的器件表面选择性注入形成第一导电类型源区5，第一导电类型源区5贯穿第二导电类型沟道层4并延伸入第二导电类型阱区2中，且与沟槽3相邻，本实施例中，第一导电类型源区5与远离器件颈区的沟槽3接触；在本发明的其他优选方案中，可以在步骤S5形成的器件表面选择性注入形成第二导电类型重掺杂区6、第一导电类型电流扩展区7；其中，第二导电类型重掺杂区6贯穿第二导电类型沟道层4、延伸入第二导电类型阱区2并远离沟槽3和器件颈区；第一导电类型电流扩展区7贯穿第二导电类型沟道层4并延伸到第一导电类型SiC外延层1中，且位于器件颈区中部；器件颈区指相邻沟槽3间的第一导电类型SiC外延层1；第一导电类型电流扩展区宽度大于0.5um；
S7、如图10（A）和图10（B）所示所示，刻蚀第二导电类型沟道层4以形成第二导电类型沟道层刻蚀窗口14，第二导电类型沟道层刻蚀窗口14在第二导电类型沟道层4上沿着y方向周期性分布，第二导电类型沟道层刻蚀窗口14贯穿第二导电类型沟道层4并停在牺牲层3-1上，便于后续去除牺牲层3-1以及淀积栅介质层8；第二导电类型沟道层4刻蚀前有额外的高温激活退火工艺，退火温度范围为1500℃~1700℃。如图14和图15所示，沟槽刻蚀区域13的投影映射到S6形成的器件表面，即在第二导电类型沟道层4上形成若干个第二导电类型沟道层刻蚀窗口14，本实施例中所有第二导电类型沟道层刻蚀窗口形状相同，即长度、宽度和深度完全相同；第二导电类型沟道层刻蚀窗口14之间的间距为W1；第二导电类型沟道层刻蚀窗口与沟槽刻蚀区域13的边界距离为L2，L2范围为0.1um~1.0um，优选范围为0.1um~0.5um，第二导电类型沟道层刻蚀窗口的宽度W不小于0.8um，优选不小于1.5um；第二导电类型沟道层刻蚀窗口长度L不小于1.0um，优选不小于1.5um；本实施例中L2约0.15 um；第二导电类型沟道层刻蚀窗口的宽度W范围为1.5um~2.0um，长度L范围为1um~1.2um，相邻第二导电类型沟道层刻蚀窗口间距W1范围为1.5um~2.0um。
S8、去除牺牲层3-1；当牺牲层3-1为碳膜时，用高温热氧化去除，氧化温度建议不超过1150℃；优选氧化温度范围为900℃~1000℃。当牺牲层3-1为介质时，用湿法刻蚀的方式去除。S9之前应当有高温的激活退火，温度不低于1400℃，特别的，当采用介质作为牺牲层3-1时激活退火应当设置于牺牲层3-1去除后。本实施例中，牺牲层3-1采用氧化硅SiO2、氮化硅Si3N4等介质，对应的湿法刻蚀溶液不同，例如SiO2通常用BOE腐蚀，Si3N4通常用磷酸腐蚀。
S9、如图11（A）和图11（B）所示，淀积栅介质层8，包括位于沟槽3的内表面的第一栅介质层8-1，位于第二导电类型沟道层4的上表面的第二栅介质层8-2，和位于第二导电类型沟道层刻蚀窗口14内壁上的第三栅介质层8-3；从图11（A）中可以看到位于沟槽3的内表面的第一栅介质层8-1和位于第二导电类型沟道层4的上表面的第二栅介质层8-2，从图11（B）中可以看到位于沟槽3的内表面的第一栅介质层8-1、位于第二导电类型沟道层4的上表面的第二栅介质层8-2，和位于第二导电类型沟道层刻蚀窗口14内壁上的第三栅介质层8-3；需要说明的是，此时栅介质层8在淀积过程中并未填满沟槽3。栅介质层8可以采用热氧化的方式生长，也可以采用LPCVD淀积的方式生长，栅介质层8生长后设有额外的高温退火处理；
S10、如图12（A）和图12（B）所示，淀积栅电极9材料并刻蚀，形成第一栅电极9-1、第二栅电极9-2和第三栅电极9-3；第二栅电极9-2覆盖于部分第二栅介质层8-2上表面，第一栅电极9-1填充沟槽3并被第一栅介质层8-1包裹，第三栅电极9-3填充第二导电类型沟道层刻蚀窗口14并被第三栅介质层8-3包裹，第三栅电极9-3连通第一栅电极9-1和第二栅电极9-2；从图12（A）中可以看到第一栅电极9-1和第二栅电极9-2，从图12（B）中可以看到第一栅电极9-1、第二栅电极9-2和第三栅电极9-3；第二栅电极9-2覆盖部分第二栅介质层8-2上表面，在本步骤中，先是在第二栅介质层8-2全部淀积栅电极材料，在此时形成的器件表面两侧设有栅电极刻蚀区域12，对栅电极刻蚀区域12内的栅电极材料进行刻蚀，漏出两侧的第二栅介质层8-2；如图14所示，栅电极刻蚀区域12与沟槽刻蚀区域13之间的间距为L1，间距L1不小于0.1um，优选不小于0.3um，L1也是第二栅电极9-2边界与沟槽3的边界间距；栅电极采用掺杂多晶硅，淀积厚度为600nm~800nm。栅电极9生长需使用偏各向同性的生长方式，保证沟槽3内完全填充无空洞；
S11、如图13（A）和图13（B）所示，淀积隔离介质层10，形成源极欧11、漏极欧姆、源极加厚金属和漏极加厚金属。隔离介质层10覆盖第二栅电极9-2与第二栅介质层8-2，同时覆盖部分第一导电类型源区5；源极欧姆11与部分第二导电类型沟道层4、部分第一导电类型源区5及第二导电类型重掺杂区6接触，并与隔离介质层10部分侧壁接触。漏极欧姆和漏极加厚金属位于第一导电类型SiC衬底下表面，源极加厚金属覆盖隔离介质层10和源极欧姆11。
本发明采用在刻蚀沟槽中进行牺牲层的淀积与栅介质制作前的牺牲层去除，实现上下双层栅电极的制作，与常规垂直型SiC FinFET相比，本发明采用ALD薄膜控制沟道层厚度，避免了使用高精度（50nm~100nm）等级的纵向线宽控制，为本发明的设计结构提供了与现有工艺兼容的制作方法，具有较高的实用价值。
实施例2
实施例2结构与实施例1的结构相似，区别在于，沟槽3在y方向上不连续，为周期性分布的矩形，如图16和图17所示。图18为实施例2中沿图2中A-A’位置的剖面结构示意图。实施例2的制作流程与实施例1基本相同，其区别在于，S3中由沟槽刻蚀区域13刻蚀的沟槽3在y方向上不连续，为周期性分布的矩形，如图16所示，每个沟槽刻蚀区域13覆盖整数个第二导电类型沟道层刻蚀窗口14，本实施例中，每个沟槽刻蚀区域13覆盖两个第二导电类型沟道层刻蚀窗口14。第二导电类型沟道层刻蚀窗口长度L、第二导电类型沟道层刻蚀窗口宽度W、相邻第二导电类型沟道层刻蚀窗口间距W1、栅电极刻蚀区域12与沟槽刻蚀区域13之间的间距L1取值范围与实施例1相同。
该实施例以牺牲部分环绕栅沟道为代价，换取了部分非环绕栅区域的垂直型沟道，可作为实施例1的一种替代方案。
如图18中部的第二导电类型沟道层4是非环绕栅区域，但该区域除了受到上部的栅电极影响外，还会受到左右两侧栅电极的影响，形成垂直区域延伸的沟道，对整体器件功能无影响。
从本发明的整体内容以及以上两个实施例可知，本发明采用环绕栅沟道设计，利用上下双层栅电极实现沟道的栅控导通，可获得超高的沟道迁移率，极大程度降低器件的导通电阻。参考文献（Enhanced Performance of 50 nm Ultra-Narrow-Body SiliconCarbide MOSFETs based on FinFET effect，DOI：10.1109/ISPSD46842.2020.9170182），该文献中基于传统沟槽公开了MOSFET结构，控制沟道宽度达到100nm尺度以下时，可获得超高的沟道迁移率，但传统SiC沟槽MOSFET结构中沟道区电流为纵向导通，通过缩窄相邻沟槽的尺寸，达到缩窄沟道层的目标。但是这一结构工艺难度极大，为实现这一结构需要极窄的线宽控制。一方面，通常SiC功率器件的特征尺寸为0.5um~1um，采用0.35um或0.18um光刻设备就能满足，但参考文献结构需要45nm级别的光刻，考虑到套刻偏差等则可能要求更高；另一方面SiC本身刻蚀难度原高于Si材料，对于这种大深宽比刻蚀工艺的控制难度大，也不利于高一致性的大批量生产；本发明中根据上述超高沟道迁移率的实现原理，基于常规平面型SiC MOSFET结构，突破性的采用上下层的环绕栅设计，沟道电流由原先的上下流通改为平面流通，将超窄沟道的需求转变为超薄沟道层的结构，从而可以用原子层淀积ALD实现，工艺难度大幅降低。通过ALD生成的超薄沟道层（<150nm）是本发明的第一大特点。为实现上下电极夹沟道的结构，考虑到SiC超高温载流子激活的需要，无法采用栅电极-沟道层-栅电极这样逐层淀积的方式，因此本发明创造性的先形成悬空沟道层结构，后填充栅介质及多晶硅栅电极的工艺方式，而这一结构又要求牺牲层的构筑与去除，故沟道层上的刻蚀窗口与牺牲层相关工艺是本发明的第二大特点。通过本发明的结构和工艺流程设计，即可实现超高的沟道迁移率，又简化了工艺能力要求与工艺控制需求，适合大规模产品量产，兼具创新性与实用性，有巨大的发展潜力和实用前景。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种环绕栅沟道碳化硅场效应晶体管，其特征在于，包括：
第一导电类型SiC外延层；
第一导电类型SiC外延层中的第二导电类型阱区；
第一导电类型SiC外延层中，与第二导电类型阱区相邻的沟槽，定义x方向为器件长度方向，y方向为器件宽度方向，也是栅条方向，z方向为器件高度方向；x方向上相邻沟槽间的第一导电类型SiC外延层定义为器件颈区；
第一导电类型SiC外延层、第二导电类型阱区和沟槽上的第二导电类型沟道层；
贯穿第二导电类型沟道层并延伸入第二导电类型阱区中，且与沟槽相邻的第一导电类型源区；
在第二导电类型沟道层上沿着栅条方向周期性分布，贯穿第二导电类型沟道层并接触沟槽的第二导电类型沟道层刻蚀窗口；
栅介质层，包括位于沟槽的内表面的第一栅介质层，位于第二导电类型沟道层的上表面的第二栅介质层，和位于第二导电类型沟道层刻蚀窗口内壁上的第三栅介质层；
栅电极，包括填充沟槽并被第一栅介质层包裹的第一栅电极，覆盖部分第二栅介质层上表面的第二栅电极，和填充第二导电类型沟道层刻蚀窗口并被第三栅介质层包裹的第三栅电极；第二栅电极与第一栅电极分布在第二导电类型沟道层上下两侧，在第二导电类型沟道层的非第二导电类型沟道层刻蚀窗口不直接连通，在第二导电类型沟道层刻蚀窗口处第二栅电极与第一栅电极通过第三栅电极相连；
覆盖第二栅电极与第二栅介质层、同时覆盖部分第一导电类型源区的隔离介质层；
与部分第二导电类型沟道层、部分第一导电类型源区相接的源极欧姆。
2.根据权利要求1所述的一种环绕栅沟道碳化硅场效应晶体管，其特征在于：所述沟槽在沿栅条方向上连续，或为周期性分布的矩形；沟槽在z方向上的投影完全覆盖所述第二导电类型沟道层刻蚀窗口；所述沟槽深度大于0.5um，沟槽沿x方向上宽度大于0.3um，小于1.5um；沟槽底部深度浅于第二导电类型阱区，二者差值大于0.2um，第二栅电极边界与沟槽的边界间距大于0.2um。
3.根据权利要求1所述的一种环绕栅沟道碳化硅场效应晶体管，其特征在于：所述第二导电类型阱区未完全包覆所述沟槽，所述沟槽与相邻的第二导电类型阱区在靠近器件颈区一侧的横向边界差小于0.8um。
4.根据权利要求1所述的一种环绕栅沟道碳化硅场效应晶体管，其特征在于：所述第二导电类型沟道层厚度不超过120nm。
5.根据权利要求1所述的一种环绕栅沟道碳化硅场效应晶体管，其特征在于：所述第二导电类型沟道层刻蚀窗口x方向的长度不小于1.0um；第二导电类型沟道层刻蚀窗口y方向的宽度不小于0.8um；第二导电类型沟道层刻蚀窗口之间的间距范围为1.5um~2.0um；第二导电类型沟道层刻蚀窗口与沟槽的边界距离范围为0.1um~1.0um。
6.根据权利要求1所述的一种环绕栅沟道碳化硅场效应晶体管，其特征在于，还包括：
贯穿第二导电类型沟道层、延伸入第二导电类型阱区内并远离沟槽的第二导电类型重掺杂区；
贯穿第二导电类型沟道层并延伸到第一导电类型SiC外延层中，位于器件颈区中部的第一导电类型电流扩展区。
7.一种环绕栅沟道碳化硅场效应晶体管的制作方法，其特征在于，包括以下步骤：
S1、在第一导电类型SiC衬底上形成第一导电类型SiC外延层；
S2、在第一导电类型外延层中进行选择性掺杂，形成第二导电类型阱区；
S3、刻蚀第一导电类型SiC外延层，形成沟槽；
S4、在沟槽中形成牺牲层；
S5、在第一导电类型SiC外延层1、第二导电类型阱区2和沟槽3上形成第二导电类型沟道层；
S6、进行选择性掺杂，形成第一导电类型源区，第一导电类型源区贯穿第二导电类型沟道层并延伸入第二导电类型阱区中，且与沟槽相邻；
S7、刻蚀第二导电类型沟道层以形成第二导电类型沟道层刻蚀窗口，第二导电类型沟道层刻蚀窗口在第二导电类型沟道层上沿着栅条方向周期性分布，第二导电类型沟道层刻蚀窗口贯穿第二导电类型沟道层并停在牺牲层上；
S8、去除牺牲层；
S9、生长栅介质层，包括位于沟槽内表面的第一栅介质层，位于第二导电类型沟道层上表面的第二栅介质层，和位于第二导电类型沟道层刻蚀窗口内壁上的第三栅介质层；
S10、生长栅电极材料并刻蚀，形成栅电极，包括填充沟槽的第一栅电极，覆盖部分第二栅介质层上表面的第二栅电极，和填充第二导电类型沟道层刻蚀窗口并被第三栅介质层包裹的第三栅电极；第二栅电极与第一栅电极分布在第二导电类型沟道层上下两侧，在第二导电类型沟道层的非第二导电类型沟道层刻蚀窗口不直接连通，在第二导电类型沟道层刻蚀窗口处第二栅电极与第一栅电极通过第三栅电极相连；
S11、生长隔离介质层，形成源极欧姆、漏极欧姆、源极加厚金属和漏极加厚金属。
8.根据权利要求7所述的一种环绕栅沟道碳化硅场效应晶体管的制作方法，其特征在于，所述牺牲层采用碳膜或介质，采用碳膜时填充方法包括光刻胶涂覆、碳化与表面平整化工艺，去除时用高温热氧化去除，氧化温度不超过1150摄氏度；牺牲层采用介质时用湿法刻蚀的方式去除。
9.根据权利要求7所述的一种环绕栅沟道碳化硅场效应晶体管的制作方法，其特征在于，第二导电类型沟道层的淀积厚度范围为10nm~250nm，其中，当栅介质层采用热氧化形成时第二导电类型沟道层的淀积厚度为80nm~250nm，当栅介质层采用淀积方式形成时第二导电类型沟道层的淀积厚度为10nm~120nm。
10.根据权利要求7所述的一种环绕栅沟道碳化硅场效应晶体管的制作方法，其特征在于，所述步骤S7中形成刻蚀窗口的过程包括：沟槽所在位置定义为沟槽刻蚀区域，沟槽刻蚀区域的投影映射到第二导电类型沟道层上形成若干个第二导电类型沟道层刻蚀窗口，所述第二导电类型沟道层刻蚀窗口x方向的长度不小于1.0um；第二导电类型沟道层刻蚀窗口y方向的宽度不小于0.8um；第二导电类型沟道层刻蚀窗口之间的间距范围为1.5um~2.0um；第二导电类型沟道层刻蚀窗口与沟槽刻蚀区域的边界距离范围为0.1um~1.0um。
CN202310971611.XA 2023-08-03 2023-08-03 环绕栅沟道碳化硅场效应晶体管及其制作方法 Active CN116682860B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310971611.XA CN116682860B (zh) 2023-08-03 2023-08-03 环绕栅沟道碳化硅场效应晶体管及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310971611.XA CN116682860B (zh) 2023-08-03 2023-08-03 环绕栅沟道碳化硅场效应晶体管及其制作方法

Publications (2)

Publication Number Publication Date
CN116682860A CN116682860A (zh) 2023-09-01
CN116682860B true CN116682860B (zh) 2023-10-20

Family

ID=87785937

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310971611.XA Active CN116682860B (zh) 2023-08-03 2023-08-03 环绕栅沟道碳化硅场效应晶体管及其制作方法

Country Status (1)

Country Link
CN (1) CN116682860B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211555B1 (en) * 1998-09-29 2001-04-03 Lsi Logic Corporation Semiconductor device with a pair of transistors having dual work function gate electrodes
JP2001210637A (ja) * 1999-11-18 2001-08-03 Denso Corp 炭化珪素半導体装置の製造方法
CN107658215A (zh) * 2017-09-26 2018-02-02 中国科学院微电子研究所 一种碳化硅器件及其制作方法
CN114464680A (zh) * 2022-01-04 2022-05-10 湖北九峰山实验室 碳化硅mosfet器件及其制作方法
CN114597130A (zh) * 2022-04-02 2022-06-07 致瞻科技(上海)有限公司 一种基于***栅的碳化硅mosfet器件及其制造方法
CN116230774A (zh) * 2023-05-04 2023-06-06 南京第三代半导体技术创新中心有限公司 一种非对称碳化硅槽栅mosfet及其制造方法
CN116469923A (zh) * 2023-04-25 2023-07-21 南京第三代半导体技术创新中心有限公司 高可靠性沟槽型碳化硅mosfet器件及其制造方法
CN116525681A (zh) * 2023-05-18 2023-08-01 南京第三代半导体技术创新中心有限公司 集成沟道二极管的碳化硅槽栅mosfet器件及制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104347708A (zh) * 2013-08-07 2015-02-11 中芯国际集成电路制造(北京)有限公司 多栅vdmos晶体管及其形成方法
US9761702B2 (en) * 2014-02-04 2017-09-12 MaxPower Semiconductor Power MOSFET having planar channel, vertical current path, and top drain electrode
DE102018106689B4 (de) * 2018-03-21 2020-10-15 Infineon Technologies Ag Siliziumcarbid-Halbleitervorrichtung mit einer Graben-Gatestruktur und horizontal angeordneten Kanal- und Stromausbreitungsgebieten
JP6989537B2 (ja) * 2019-01-04 2022-01-05 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211555B1 (en) * 1998-09-29 2001-04-03 Lsi Logic Corporation Semiconductor device with a pair of transistors having dual work function gate electrodes
JP2001210637A (ja) * 1999-11-18 2001-08-03 Denso Corp 炭化珪素半導体装置の製造方法
CN107658215A (zh) * 2017-09-26 2018-02-02 中国科学院微电子研究所 一种碳化硅器件及其制作方法
CN114464680A (zh) * 2022-01-04 2022-05-10 湖北九峰山实验室 碳化硅mosfet器件及其制作方法
CN114597130A (zh) * 2022-04-02 2022-06-07 致瞻科技(上海)有限公司 一种基于***栅的碳化硅mosfet器件及其制造方法
CN116469923A (zh) * 2023-04-25 2023-07-21 南京第三代半导体技术创新中心有限公司 高可靠性沟槽型碳化硅mosfet器件及其制造方法
CN116230774A (zh) * 2023-05-04 2023-06-06 南京第三代半导体技术创新中心有限公司 一种非对称碳化硅槽栅mosfet及其制造方法
CN116525681A (zh) * 2023-05-18 2023-08-01 南京第三代半导体技术创新中心有限公司 集成沟道二极管的碳化硅槽栅mosfet器件及制造方法

Also Published As

Publication number Publication date
CN116682860A (zh) 2023-09-01

Similar Documents

Publication Publication Date Title
CN102403356B (zh) 半导体装置
CN111668312B (zh) 一种低导通电阻的沟槽碳化硅功率器件及其制造工艺
KR100731141B1 (ko) 반도체소자 및 그의 제조방법
CN109065542A (zh) 一种屏蔽栅功率mosfet器件及其制造方法
CN116682859B (zh) 多沟道碳化硅mosfet器件及其制造方法
CN116469923B (zh) 高可靠性沟槽型碳化硅mosfet器件及其制造方法
CN111799322B (zh) 面向高频应用的双沟槽型SiC MOSFET结构及制造方法
CN114420761B (zh) 一种耐高压碳化硅器件及其制备方法
CN116525681B (zh) 集成沟道二极管的碳化硅槽栅mosfet器件及制造方法
CN116230774B (zh) 一种非对称碳化硅槽栅mosfet及其制造方法
CN110212020A (zh) 一种碳化硅单侧深l形基区结构的mosfet器件及其制备方法
CN116154000A (zh) 多级沟槽型SiC MOSFET器件及其制造方法
CN115148820A (zh) 一种SiC沟槽MOSFET器件及其制造方法
CN110391302B (zh) 采用屏蔽栅的超结mosfet结构和制作方法
CN115714141A (zh) JFET注入型N沟道SiC MOSFET器件及其制备方法
CN107799419A (zh) 超级结功率器件及其制备方法
WO2020000713A1 (zh) 一种石墨烯沟道碳化硅功率半导体晶体管
CN110190128A (zh) 一种碳化硅双侧深l形基区结构的mosfet器件及其制备方法
CN113594255A (zh) 沟槽型mosfet器件及其制备方法
CN116666425B (zh) 一种SiC沟槽型MOSFET器件
CN108231898A (zh) 一种低导通电阻的碳化硅功率半导体器件
CN116682860B (zh) 环绕栅沟道碳化硅场效应晶体管及其制作方法
CN109461769A (zh) 一种沟槽栅igbt器件结构及其制作方法
CN210926026U (zh) 采用屏蔽栅的超结mosfet结构
CN209104157U (zh) 一种沟槽栅igbt器件结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant