CN210926026U - 采用屏蔽栅的超结mosfet结构 - Google Patents

Abstract

本实用新型涉及属于半导体器件的制造技术领域，具体是一种采用屏蔽栅的超结MOSFET结构，所述采用屏蔽栅的超结MOSFET结构包括：半导体基板，所述半导体基板包括第一导电类型衬底层和外延层，所述外延层设于所述第一导电类型衬底层上，所述外延层上开设有X向并排的第一沟槽，所述第一沟槽沿Y向延伸，所述第一沟槽分为上部和下部，所述第一沟槽下部为屏蔽栅区，上部为栅极区，所述屏蔽栅区和栅极区之间通过氧化层隔开；所述屏蔽栅区包括屏蔽栅和位于所述屏蔽栅两侧和底面的屏蔽栅氧化层，所述栅极区包括栅极多晶硅和位于所述栅极多晶硅两侧的栅氧化层。所述器件成为一个三维电荷平衡器件，能够在提高耐压降低电阻的同时，调节器件动态特性。

Description

采用屏蔽栅的超结MOSFET结构

技术领域

本实用新型涉及一种MOSFET结构，具体是一种采用屏蔽栅的超结MOSFET结构，属于半导体器件的制造技术领域。

背景技术

传统的N型MOSFET结构，有两个缺点：一个是在耐压时，只存在Y方向即从P型体区与N型外延层之间耗尽，所以需要很厚的高阻N型外延层来承受电压，这会增加漂移区电阻（即N型外延层电阻）。另一个是由于横向尺寸较大，所以采用平面栅结构，但是P型体区之间存在一个JFET区，会有较大的JFET电阻。由此出现了超结MOSFET结构和沟槽栅结构，然而现有的沟槽栅超结结MOSFET仍然存在几个问题：

1）是沟槽栅底部仍然会存在较强的电场集中，会影响击穿电压；

2）是沟槽底部氧化层是和栅氧一样厚的，所以栅漏电容Cgd直接由栅氧决定，不易调节；

3）是引入的P型柱结构和沟槽栅结构都在X方向，想要进一步降低横向尺寸就很受限制。

发明内容

为了解决现有技术中存在的不足，本实用新型提供一种采用屏蔽栅的超结MOSFET结构，所述采用屏蔽栅的超结MOSFET结构成为一个三维电荷平衡器件，能够最大程度的提高N型外延层的浓度，降低器件电阻。

根据本实用新型提供的技术方案，提供一种采用屏蔽栅的超结MOSFET结构，所述采用屏蔽栅的超结MOSFET结构包括：半导体基板，所述半导体基板包括第一导电类型衬底层和外延层，所述外延层设于所述第一导电类型衬底层上，所述外延层的上表面为半导体基板的第一表面，外延层的下表面为半导体基板的第二表面；

所述外延层上开设有X向并排的第一沟槽，所述第一沟槽沿Y向延伸，所述第一沟槽分为上部和下部，所述第一沟槽下部为屏蔽栅区，上部为栅极区，所述屏蔽栅区和栅极区之间通过氧化层隔开；所述屏蔽栅区包括屏蔽栅和位于所述屏蔽栅两侧和底面的屏蔽栅氧化层，所述栅极区包括栅极多晶硅和位于所述栅极多晶硅两侧的栅氧化层；

所述第一沟槽之间的外延层中设有第二导电类型体区，所述第二导电类型体区上设有第一导电类型源极区，所述半导体基板的第一主面上设有绝缘介质层，所述绝缘介质层中设有源极接触孔，所述源极接触孔中填充有金属，所述绝缘介质层上设有源极金属层，所述源极金属层通过所述源极接触孔中的金属与第二导电类型体区连接，且与第一导电类型源极区欧姆接触。

进一步地，所述外延层包括相连或连为一体的第一导电类型外延层和第二导电类型外延层，所述第一导电类型外延层和第二导电类型外延层在Z向上交替排列。

进一步地，所述屏蔽栅氧化层的厚度为3000A~10000A。

进一步地，所述栅氧化层的厚度为500A~1000A。

进一步地，对于N型MOS器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型MOS器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。

从以上所述可以看出，本实用新型提供的采用屏蔽栅的超结MOSFET结构，与现有技术相比具备以下优点：与现有技术相比，本实用新型在Z向上形成交替排列的第一导电类型外延层和第二导电类型外延层，从而形成一种超结结构，并且本实用新型在X向由传统的沟槽栅转变成了屏蔽栅结构，即在第一沟槽下部中采用厚氧化层（屏蔽栅氧化层）和分立的屏蔽栅，从而在X向构成屏蔽栅←→氧化层←→外延层的MOS结构；上述结构具有以下优点：从而使得器件在实际耐压时，会同时出现Y向（P型体区←→外延层）耗尽，Z向（N型外延层←→P型外延层）耗尽，X向（屏蔽栅←→氧化层←→外延层）的MOS耗尽，器件成为一个三维电荷平衡器件，能够最大程度的提高N型外延层的浓度，降低器件电阻。

此外，较厚的屏蔽栅氧化层（厚度为3000A~10000A），能够降低第一沟槽底部的电场集中问题，并且使得栅漏电容Cgd可独立调节，从而改善器件的动态特性。

最后，由于屏蔽栅结构和超结结构分别在X向和Z向，因此不同于传统沟槽栅超结MOSFET，使得器件尺寸的缩小不再受到结构的限制，可以最大程度提高元胞密度。

附图说明

图1为本实用新型第一方面的结构示意图。

图2为本实用新型第二方面中S110过程后的结构示意图。

图3为本实用新型第二方面中S130过程后的结构示意图。

图4为本实用新型第二方面中S2过程后的结构示意图。

图5为本实用新型第二方面中S3过程后的结构示意图。

图6为本实用新型第二方面中S4过程中沉淀多晶硅的结构示意图。

图7为本实用新型第二方面中S4过程中多晶硅进行回刻形成屏蔽栅的结构示意图。

图8为本实用新型第二方面中S5过程后的结构示意图。

图9为本实用新型第二方面中S7过程中沉淀多晶硅后的结构示意图。

图10为本实用新型第二方面中S7过程中多晶硅进行回刻形成栅极多晶硅后的结构示意图。

图11为本实用新型第二方面中S9过程后的结构示意图。

图12为本实用新型第二方面中S10过程后的结构示意图。

1. 第一导电类型衬底层，2. 外延层，210. 第一导电类型外延层，220. 第二导电类型外延层，3. 第一沟槽，310.第一氧化层，320. 第二氧化层，4. 屏蔽栅区，410. 屏蔽栅，420. 蔽栅氧化层，5. 栅极区，510. 栅极多晶硅，520. 栅氧化层，6. 第二导电类型体区，7. 第一导电类型源极区，8. 绝缘介质层，9. 源极接触孔，10. 源极金属层。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本实用新型进一步详细说明。其中相同的零部件用相同的附图标记表示。需要说明的是，下面描述中使用的词语“前”、“后”、“左”、“右”、“上”和“下”指的是附图中的方向。使用的词语“内”和“外”分别指的是朝向或远离特定部件几何中心的方向。

为了便于描述以下将立体空间分为X向、Y向和Z向，如附图所示的横向为所定义的X向，纵向为所定义的Y向，垂直于X向和Y向所在平面的方向为Z向。

现有的MOS结构包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区由若干个MOSFET器件单元体并联而成。本实用新型所述的采用屏蔽栅410超结的MOSFET包括：如图1所示，

半导体基板，所述半导体基板包括第一导电类型衬底层1和外延层2，所述外延层2设于所述第一导电类型衬底层1上，所述外延层2的上表面为半导体基板的第一表面，外延层2的下表面为半导体基板的第二表面；且所述外延层2包括相连或连为一体的第一导电类型外延层210和第二导电类型外延层220，所述第一导电类型外延层210和第二导电类型外延层220在Z向上交替排列；优选地，所述第一导电类型衬底层1为N型掺杂衬底，所述第一导电类型外延层210为N型外延层2，所述第二导电类型衬底为P型外延层2；

所述外延层2上开设有X向并排的第一沟槽3，所述第一沟槽3沿Y向延伸，所述第一沟槽3分为上部和下部，所述第一沟槽3下部为屏蔽栅区4，上部为栅极区5，所述屏蔽栅区4和栅极区5之间通过氧化层隔开；

所述屏蔽栅区4包括屏蔽栅410和位于所述屏蔽栅410两侧和底面的屏蔽栅氧化层420，所述栅极区5包括栅极多晶硅510和位于所述栅极多晶硅510两侧的栅氧化层520；优选地，所述屏蔽栅氧化层420的厚度为3000A~10000A，所述栅氧化层520的厚度为500A~1000A。

所述第一沟槽3之间的外延层2中设有第二导电类型体区6，所述第二导电类型体区6上设有第一导电类型源极区7，所述半导体基板的第一主面上设有绝缘介质层8，所述绝缘介质层8中设有源极接触孔9，所述源极接触孔9中填充有金属，所述绝缘介质层8上设有源极金属层10，所述源极金属层10通过所述源极接触孔9中的金属相连，且所述源极接触孔9延伸至第二导电类型体区6，且与第一导电类型源极区7接触，从而所述源极金属层10通过所述源极接触孔9与第二导电类型体区6连接，且与第一导电类型源极区7欧姆接触；优选地，所述第一导电类型源极区7为N型源极区，所述第二导电类型体区6为P型体区。

作为本实用新型的第二方面，提供一种采用屏蔽栅410超结的MOSFET制作方法，如图2~图12所示，所述采用屏蔽栅410超结的MOSFET制作方法包括以下步骤：

S1：提供第一导电类型掺杂衬底，在所述第一导电类型掺杂衬底上生长出相连或连为一体的第一导电类型外延层210和第二导电类型外延层220，所述第一导电类型外延层210和第二导电类型外延层220在Z向上交替排列；

S2：对半导体基板的第一主面进行刻蚀，在外延层2中形成X向并排的第一沟槽3，所述第一沟槽3沿Y向延伸，从而第一沟槽3依次穿过交替排列的第一导电类型外延层210和第二导电类型外延层220；

S3：采用热氧生长工艺，在第一沟槽3的表面上生长出第一氧化层310；

S4：在所述第一沟槽3中沉淀多晶硅，并对多晶硅进行回刻，只保留第一沟槽3下部的多晶硅形成屏蔽栅410；

S5：采用湿法刻蚀工艺刻蚀掉第一沟槽3上部表面的第一氧化层310，保留第一沟槽3下部表面的第一氧化层310形成屏蔽栅氧化层420，所述屏蔽栅氧化层420的厚度为3000A~10000A；

S6：在所述第一沟槽3上部侧表面和屏蔽栅410上表面生长出第二氧化层320，所述第二氧化层320的厚度为500A~1000A；

S7：在所述第一沟槽3上部中沉淀多晶硅，并对多晶硅进行回刻形成栅极多晶硅510，所述栅极多晶硅510的两侧为栅氧化层520；

S8：在图形化光刻板的遮挡下，在两个第一沟槽3之间先注入第二导电类型杂质形成第二导电类型体区6，在所述第二导电类型体区6上再注入第一导电类型杂质形成第一导电类型源极区7；

S9：在第一主面上淀积绝缘介质层8，对绝缘介质层8进行刻蚀，在第二导电类型体区6上方形成穿通第一导电类型源极区7的源极接触孔9；

S10：在源极接触孔9内填充金属，并对金属进行刻蚀，形成源极金属层10。

对于S1：提供第一导电类型掺杂衬底，在所述第一导电类型掺杂衬底上生长出相连或连为一体的第一导电类型外延层210和第二导电类型外延层220，所述第一导电类型外延层210和第二导电类型外延层220在Z向上交替排列，其具体步骤包括：

S110：提供第一导电类型掺杂衬底，在所述第一导电类型掺杂衬底上生长出第一导电类型外延层210：

S120：在第一导电类型外延层210中，沿X方向刻蚀出第二沟槽，第二沟槽在Z方向间隔排列；深第一沟槽在Z方向间隔排列，间距根据器件特性来设计；

S130：在所述第二沟槽中生长出第二导电类型外延层220，从而形成第一导电类型外延层210和第二导电类型外延层220在Z向上交替排列的外延层2结构。

与现有技术相比，本实用新型在Z向上形成交替排列的第一导电类型外延层210和第二导电类型外延层220，从而形成一种超结结构，并且本实用新型在X向由传统的第一沟槽3栅转变成了屏蔽栅410结构，即在第一沟槽3下部中采用厚氧化层（屏蔽栅氧化层420）和分立的屏蔽栅410，从而在X向构成屏蔽栅410←→氧化层←→外延层2的MOS结构；上述结构具有以下优点：从而使得器件在实际耐压时，会同时出现Y向（P型体区←→外延层2）耗尽，Z向（N型外延层2←→P型外延层2）耗尽，X向（屏蔽栅410←→氧化层←→外延层2）的MOS耗尽，器件成为一个三维电荷平衡器件，能够最大程度的提高N型外延层2的浓度，降低器件电阻。

此外，较厚的屏蔽栅氧化层420（厚度为3000A~10000A），能够降低第一沟槽3底部的电场集中问题，并且使得栅漏电容Cgd可独立调节，从而改善器件的动态特性。

最后，由于屏蔽栅410结构和超结结构分别在X向和Z向，因此不同于传统第一沟槽3栅超结MOSFET，使得器件尺寸的缩小不再受到结构的限制，可以最大程度提高元胞密度。

所属领域的普通技术人员应当理解：以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的主旨之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (5)

1.一种采用屏蔽栅的超结MOSFET结构，其特征在于，所述采用屏蔽栅的超结MOSFET结构包括：半导体基板，所述半导体基板包括第一导电类型衬底层（1）和外延层（2），所述外延层（2）设于所述第一导电类型衬底层（1）上，所述外延层（2）的上表面为半导体基板的第一表面，外延层（2）的下表面为半导体基板的第二表面；

所述外延层（2）上开设有X向并排的第一沟槽（3），所述第一沟槽（3）沿Y向延伸，所述第一沟槽（3）分为上部和下部，所述第一沟槽（3）下部为屏蔽栅区（4），上部为栅极区（5），所述屏蔽栅区（4）和栅极区（5）之间通过氧化层隔开；所述屏蔽栅区（4）包括屏蔽栅（410）和位于所述屏蔽栅（410）两侧和底面的屏蔽栅氧化层（420），所述栅极区（5）包括栅极多晶硅（510）和位于所述栅极多晶硅（510）两侧的栅氧化层（520）；

所述第一沟槽（3）之间的外延层（2）中设有第二导电类型体区（6），所述第二导电类型体区（6）上设有第一导电类型源极区（7），所述半导体基板的第一主面上设有绝缘介质层（8），所述绝缘介质层（8）中设有源极接触孔（9），所述源极接触孔（9）中填充有金属，所述绝缘介质层（8）上设有源极金属层（10），所述源极金属层（10）通过所述源极接触孔（9）中的金属与第二导电类型体区（6）连接，且与第一导电类型源极区（7）欧姆接触。

2.如权利要求1所述的采用屏蔽栅的超结MOSFET结构，其特征在于，所述外延层（2）包括相连或连为一体的第一导电类型外延层（210）和第二导电类型外延层（220），所述第一导电类型外延层（210）和第二导电类型外延层（220）在Z向上交替排列。

3.如权利要求1所述的采用屏蔽栅的超结MOSFET结构，其特征在于，所述屏蔽栅氧化层（420）的厚度为3000A~10000A。

4.如权利要求1所述的采用屏蔽栅的超结MOSFET结构，其特征在于，所述栅氧化层（520）的厚度为500A~1000A。

5.如权利要求1至4中任意一条所述的采用屏蔽栅的超结MOSFET结构，其特征在于，对于N型MOS器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型MOS器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。

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