CN116633349A - 一种低时钟抖动的分数锁相环 - Google Patents
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Abstract
本申请公开了一种低时钟抖动的分数锁相环，涉及分数锁相环技术领域，该分数锁相环中设置流水线转换器对分频时钟信号以相位镜像的方式进行复制并以流水线输出机制输出多路反馈信号分别提供给多路鉴频鉴相器，每一路鉴频鉴相器和电荷泵独立鉴别输入的参考时钟和反馈信号的瞬时相位差，且彼此呈流水线操作方式，错开一个时钟周期进行鉴频鉴相，使得多个瞬时分频比产生的瞬时相位差经过电路转换，可以有效地降低同一时间内因瞬时相位差产生的压控电压波动，从而可以在不改变参考时钟和环路参数的情况下，降低压控电压的波动幅度，减小分数锁相环的抖动，可以满足输出时钟频率分辨率高且输出时钟抖动低的应用场景。
Description
技术领域
本申请涉及分数锁相环领域，尤其是一种低时钟抖动的分数锁相环。
背景技术
电荷泵锁相环是目前实现频率合成器的一种成熟且广泛的方法，其电路包括依次串联的鉴频鉴相器、电荷泵、环路滤波器和压控振荡器，鉴频鉴相器的一个输入获取参考频率，压控振荡器的输出频率通过分频器返回给鉴频鉴相器的另一个输入。根据分频器的不同，电荷泵锁相环又可以分为整数锁相环和分数锁相环，整数锁相环的输出频率只能是参考频率的整数倍，存在本身固有的缺陷，难以满足现代通信***对频率转换速度、精度以及噪声等越来越高的指标要求。而分数锁相环因为输出频率可以为参考频率的小数倍，很好地解决了信道间隔与参考频率之间的矛盾，又具有频率切换速度快、精度高、噪声小的优点，得到了越来越多的关注。
分数锁相环所使用的小数分频器为可编程分频器，利用外部的控制逻辑可以根据分频比的要求对小数分频器的分频模式进行自动切换，使得在平均上达到小数分频的目的。然而这种分频模式的切换会给频率合成器引入一个严重的问题，即在输出的频谱中出现小数杂散的产生主要来源于瞬时相位误差，随时间变化的相位误差经过鉴频鉴相器、电荷泵和环路滤波器之后在压控振荡器的电压控制端产生一个周期扰动，从而在最终的输出频谱上产生小数杂散，小数杂散的产生成为制约分数锁相环应用的主要问题。
发明内容
本申请人针对上述问题及技术需求，提出了一种低时钟抖动的分数锁相环，本申请的技术方案如下：
一种低时钟抖动的分数锁相环，该分数锁相环包括K个鉴频鉴相器、K个电荷泵、环路滤波器、压控振荡器、分数分频器和流水线转换器，K≥3，分数分频器基于Δ-Σ调制器设计；
分数分频器对压控振荡器输出的振荡时钟Fvco进行分数分频产生分频时钟信号Dout；
流水线转换器对分数分频器的分频时钟信号Dout以相位镜像的方式进行复制并以流水线输出机制输出K路反馈信号，输出的K路反馈信号包括分频时钟信号Dout及其延时得到的信号，K路反馈信号依次延时一个时钟周期；
流水线转换器输出的K路反馈信号分别输出给K个鉴频鉴相器的一个输入端，所有K个鉴频鉴相器的另一个输入端均获取参考时钟Fref，每个鉴频鉴相器的输出端连接对应的一个电荷泵，所有K个电荷泵的输出端均连接环路滤波器的输入端；
环路滤波器对所有K个电荷泵的输出电荷进行滤波并产生调谐电压VCTRL提供给压控振荡器，压控振荡器根据调谐电压VCTRL输出振荡时钟Fvco。
其进一步的技术方案为，流水线转换器包括多个依次级联的输出相位镜像模块，分频时钟信号Dout输入到第一级的输出相位镜像模块且作为一路反馈信号Fb输出，各级输出相位镜像模块的电路结构相同，对于每一级输出相位镜像模块，输出相位镜像模块对输入的信号Sig进行完全镜像并输出对应的一路反馈信号Fb，输出的脉冲形式的反馈信号Fb镜像输入的信号Sig的上升沿，且反馈信号Fb相比于输入的信号Sig的上升沿延时一个时钟周期。
其进一步的技术方案为，每级输出相位镜像模块包括相位检测单元和相位延时单元，相位检测单元在输入的信号Sig的一个时钟周期内按照预定充电速度对内部电容进行充电，并在信号Sig的当前的时钟周期结束时输出内部电容达到的峰值电压Vt给相位延时单元，相位延时单元在输入的信号Sig的下一个时钟周期到来时开始按照预定充电速度对内部电容进行充电，直至达到峰值电压Vt时输出脉冲形式的反馈信号Fb。
其进一步的技术方案为，相位检测单元包括D触发器DFF1、第一相位检测电路、第二相位检测电路和峰值检测电路，第一相位检测电路和第二相位检测电路的电路结构相同且每个相位检测电路中包含电流源和电容；
D触发器DFF1的时钟端获取输入到当前级输出相位镜像模块的信号Sig，D触发器DFF1的输入端连接反向输出端；第一相位检测电路的输入端连接D触发器DFF1的正向输出端，第二相位检测电路的输入端连接D触发器DFF1的反向输出端，第一相位检测电路的输出端和第二相位检测电路的输出端均连接峰值检测电路；
在输入的信号Sig为高电平或低电平时，D触发器DFF1触发第一相位检测电路或第二相位检测电路利用内部的电流源按照预定充电速度对内部的电容进行充电；当信号Sig的一个时钟周期结束时，峰值检测电路检测第一相位检测电路或第二相位检测电路的输出得到峰值电压Vt并发送给相位延时单元。
其进一步的技术方案为，在每个相位检测电路中，电流源Id1的正极连接电源电压VDD，电流源Id1的负极连接PMOS管MP1的源极，PMOS管M1的漏极连接NMOS管MN2的漏极，MN2的源极接地，MP1的栅极和MN2的栅极相连并作为相位检测电路的输入端，MP1的漏极通过电容Cd1接地，MP1的漏极还连接相位检测电路的输出端；
在输入的信号Sig为高电平或低电平时，D触发器DFF1触发开启第一相位检测电路或第二相位检测电路中的MP1，使得相位检测电路中的电流源Id1对电容Cd1进行充电而使得相位检测电路的输出端的电压升高，在一个时钟周期结束后，峰值检测电路输出的峰值电压Vt＝Tsig*(Id1/Cd1)，其中，Tsig是输入的信号Sig的一个时钟周期的周期时长。
其进一步的技术方案为，相位延时单元包括比较器CMP1、脉冲生成器和充电电路，充电电路中包括电流源Id2和电容Cd2，比较器CMP1的负输入端连接相位检测单元获取峰值电压Vt，比较器CMP1的负输入端还通过电容Ct接地，充电电路的输出端连接比较器CMP1的正输入端；
脉冲生成器的输入端连接输出相位镜像模块的输入端以获取输入的信号Sig，脉冲生成器在输入的信号Sig的下一个时钟周期到来时输出触发脉冲，充电电路在触发脉冲的作用下利用内部的电流源Id2按照预定充电速度对电容Cd2进行充电使得充电电路的输出电压Vd3上升，直至充电电路的输出电压Vd3升高达到峰值电压时，比较器CMP1的输出端输出正脉冲形式的反馈信号Fb。
其进一步的技术方案为，在充电电路中，D触发器DFF2的复位端连接脉冲生成器的输出端，D触发器DFF2的正向输出端连接NMOS管MN3的栅极，MN3的源极接地，MN3的漏极连接比较器CMP1的正输入端；电流源Id2的正极连接电源电压VDD，电流源Id2的负极连接比较器CMP1的正输入端，比较器CMP1的正输入端还通过电容Cd2接地；
D触发器DFF2在触发脉冲的作用下复位并通过正向输出端输出低电平以控制MN3关闭，电流源Id2对电容Cd2进行充电，使得比较器CMP1的正输入端的电压升高。
其进一步的技术方案为，比较器CMP1的输出端还连接D触发器DFF2的时钟端，D触发器DFF2的输入端连接电源电压VDD，当比较器CMP1输出正脉冲形式的反馈信号Fb时，D触发器DFF2通过正向输出端输出高电平以控制MN3导通，将比较器CMP1的正输入端的电压重置为0。
其进一步的技术方案为，分数分频器中的Δ-Σ调制器采用多级调制器级联的高阶结构，Δ-Σ调制器的每一级调制器引入有量化噪声，级联的Δ-Σ调制器的每一级的输出与上一级的量化噪声抵消，Δ-Σ调制器的输出仅包含输入和最后一级调制器的量化噪声，且量化噪声被环路滤波器滤除。
其进一步的技术方案为，分数分频器包括Δ-Σ调制器、计数控制器、可编程计数器、吞咽计数器和双模分频器，Δ-Σ调制器根据小数配置信号和分频时钟信号Dout生成伪随机码提供给计数控制器，计数控制器根据伪随机码、整数配置信号和分频时钟信号Dout配置可编程计数器的最大计数周期以及吞咽计数器的最大计数周期；
当双模分频器工作在N+1模式时，双模分频器对振荡时钟Fvco预分频后发送给可编程计数器和吞咽计数器，吞咽计数器先完成计数并向双模分频器发送Sout脉冲触发双模分频器切换到N模式并停止工作，直至可编程计数器完成计数并输出分频时钟信号Dout，双模分频器的瞬时分频比为N*p+s，p是可编程计数器的最大计数值，s是吞咽计数器的最大计数值。
本申请的有益技术效果是：
本申请公开了一种低时钟抖动的分数锁相环，该分数锁相环中设置流水线转换器对分频时钟信号以相位镜像的方式进行复制并以流水线输出机制输出多路反馈信号分别提供给多路鉴频鉴相器，每一路鉴频鉴相器和电荷泵独立鉴别输入的参考时钟和反馈信号的瞬时相位差，且彼此呈流水线操作方式，错开一个时钟周期进行鉴频鉴相，使得多个瞬时分频比产生的瞬时相位差经过电路转换，可以有效地降低同一时间内因瞬时相位差产生的压控电压波动，在环路滤波器上叠加产生一个不大于原有压控电压波动范围的波动值，从而可以在不改变参考时钟和环路参数的情况下，降低压控电压的波动幅度，减小分数锁相环的抖动，可以满足输出时钟频率分辨率高且输出时钟抖动低的应用场景。
Δ-Σ调制器的调制计数可以让分数分频的瞬时相位差尽可能的小，且尽可能地均匀分布在一定的时间周期内，进一步降低分数锁相环地时钟抖动。而对高阶Δ-Σ调制器的应用又可以将量化噪声搬移到高阶处而由环路滤波器进行滤除，进一步降低分数锁相环地时钟抖动。
本申请的分数锁相环延续了经典分数锁相环的设计思路，结构简单，没有进行很复杂的改变。在保持总电流不变的情况下，将鉴频鉴相器和电荷泵拆分成多组，各自独立工作，将参考时钟和分数分频器输出的瞬时相位差转换为电荷差，在环路滤波器上汇总。和利用TDC对瞬时相位差进行补偿以及利用DAC对电荷泵电流进行补偿相比，本申请对子模块和环路的设计要求更低。首先来说，设计TDC/DAC就要求有很高的精度，在PVT的影响下，两种模块极易发生模拟失配；其次，这些模块应用于锁相环，还需要考虑环路带宽等一系列因素，最终将压控电压的波动抵消掉是一个不小的技术难点。而本申请中相对具有较高设计要求的模拟电路就是输出相位镜像模块，但里面应用的也只是触发器、运放等一些常规的简单电路，受到PVT的影响，两个输出相位镜像模块复制的相位可能会出现一点点偏差，但由于是多级流水的工作模式，单个输出相位镜像模块的偏差会被削弱为三分之一，而且呈同一趋势的偏差也会被环路自动调整抵消掉，并不影响锁相环的正常功能。因此本申请还解决了DAC/TDC补偿技术方案设计难度高，有限冲激响应技术方案面积大、功耗高的问题，可以在保持原有成熟环路结构稳定性和容错率的情况下，以较低的设计难度实现了压控电压波动的降低，分数锁相环输出时钟抖动的减少。和有限冲激响应技术相比，本申请只需要一个分数分频器，大大节约了芯片面积和功耗。
附图说明
图1是本申请一个实施例的分数锁相环的电路结构图。
图2是本申请一个实施例的分数分频器的电路结构图。
图3是本申请一个实施例的流水线转换器的电路结构图。
图4是本申请一个实施例的单个输出相位镜像模块的电路图。
具体实施方式
下面结合附图对本申请的具体实施方式做进一步说明。
本申请公开了一种低时钟抖动的分数锁相环，请参考图1，该分数锁相环包括K个鉴频鉴相器、K个电荷泵、环路滤波器、压控振荡器、分数分频器和流水线转换器，K≥3，一般常用的可以取K＝3。K个鉴频鉴相器如图1以鉴频鉴相器1～K表示K个鉴频鉴相器，以电荷泵1～K表示K个电荷泵，K个鉴频鉴相器和K个电荷泵分别一一对应。
分数分频器对压控振荡器输出的振荡时钟Fvco进行分数分频产生分频时钟信号Dout提供给流水线转换器。流水线转换器对分数分频器的分频时钟信号Dout以相位镜像的方式进行复制并以流水线输出机制输出K路反馈信号Fb，输出的K路反馈信号Fb包括分频时钟信号Dout及其延时得到的信号，K路反馈信号依次延时一个时钟周期。本申请以按流水线输出机制依次输出的K路反馈信号Fb分别写为Fb1～FbK为例，则Fb1为分频时钟信号Dout，任意一路反馈信号Fbk相比于前一路反馈信号Fbk-1延时一个时钟周期，k为参数且2≤k≤K。
流水线转换器输出的K路反馈信号Fb分别输出给K个鉴频鉴相器的一个输入端，任意第k路反馈信号Fbk输出给第k个鉴频鉴相器，所有K个鉴频鉴相器的另一个输入端均获取参考时钟Fref。每个鉴频鉴相器的输出端连接对应的一个电荷泵，每一个鉴频鉴相器对参考时钟Fref与输入的一路反馈信号进行鉴频鉴相并输出相位差，并在对应的电荷泵上表现为不同的输出电荷。
所有K个电荷泵的输出端均连接环路滤波器的输入端。环路滤波器对所有K个电荷泵的输出电荷进行滤波并产生调谐电压VCTRL提供给压控振荡器，压控振荡器根据调谐电压VCTRL输出振荡时钟Fvco。其中K个电荷泵的电流值都变为经典结构的电荷泵输出电流值的1/K，在电路结构是电流求和功能的基础上实现了电流求平均的效果，而且不再需要额外的环路分析，降低了设计的复杂度。
虽然流水线转换器输出的多路反馈信号Fb在鉴相时并没有减小每个时钟周期的相位差，但多个鉴频鉴相器独立鉴别输入的参考时钟Fref和反馈信号Fb的瞬时相位差，且彼此呈流水线操作方式，错开一个时钟周期进行鉴频鉴相，使得多个瞬时分频比产生的瞬时相位差经过电路转换，在环路滤波器上叠加产生一个不大于原有压控电压波动范围的波动值，从而可以输出具有更少电压波动的调谐电压VCTRL，从而减小压控振荡器的输出抖动。
另外，本申请的分数锁相环中的分数分频器基于Δ-Σ调制器设计，且进一步的，分数分频器中的Δ-Σ调制器采用多级调制器级联的高阶结构。比如在一个实施例中，采用MASH 1-1-1结构的Δ-Σ调制器，其包括三个一阶的调制器级联而成。采用高阶结构的Δ-Σ调制器会在每一级调制器引入有量化噪声，为实现噪声整形，同时考虑电路的稳定性，让级联的Δ-Σ调制器的每一级的输出与上一级的量化噪声抵消，从而使得整个Δ-Σ调制器的输出仅包含输入和最后一级调制器的量化噪声，且量化噪声被环路滤波器滤除。
在一个实施例中，如图2所示，分数分频器包括Δ-Σ调制器、计数控制器、可编程计数器、吞咽计数器和双模分频器，分数分频器还会获取外部的整数配置信号Int和小数配置信号Frac，在一个实施例中，整数配置信号Int包含16bit，小数配置信号Frac包含7bit。在分数分频器内部，Δ-Σ调制器根据小数配置信号Frac和分频时钟信号Dout，在分数分频器输出的每个时钟时周期生成一个范围是-3～4的3bit的伪随机码Δ-Σ提供给计数控制器。计数控制器根据伪随机码、整数配置信号Int和分频时钟信号Dout配置可编程计数器的最大计数周期以及吞咽计数器的最大计数周期。其中可编程计数器和吞咽计数器均是通用结构，具体电路在本申请中不做阐述，由整数信号Int配置的两个计数器的最大周期会跟随-3～4的3bit的伪随机码动态变化，在较长时间内求平均实现小数功能。
则当双模分频器工作在N+1模式时，双模分频器对振荡时钟Fvco预分频后得到Pre发送给可编程计数器和吞咽计数器，由于吞咽计数器的计数位数较少，因此吞咽计数器会首先完成计数，吞咽计数器先完成计数并向双模分频器发送Sout脉冲触发双模分频器切换到N模式并停止工作，直至可编程计数器完成计数并输出分频时钟信号Dout，双模分频器的瞬时分频比为N*p+s，p是可编程计数器的最大计数值，s是吞咽计数器的最大计数值。
流水线转换器包括多个依次级联的输出相位镜像模块，如图3所示，分频时钟信号Dout作为第一级的输出相位镜像模块的输入的信号Sig输入到第一级的输出相位镜像模块，分频时钟信号Dout还直接作为一路反馈信号输出。各级输出相位镜像模块的电路结构相同，对于每一级输出相位镜像模块，输出相位镜像模块对输入的信号Sig进行完全镜像并输出对应的一路反馈信号Fb，每一级的输出相位镜像模块输出的一路反馈信号Fb还作为输入下一级的输出相位镜像模块的信号Sig。输出的脉冲形式的反馈信号Fb镜像输入的信号Sig的上升沿，且反馈信号Fb相比于输入的信号Sig的上升沿延时一个时钟周期。由于经典的三态鉴频鉴相器只比较信号的上升沿的相位差，所以本申请输出的反馈信号Fb主要镜像输入的信号Sig的上升沿，高电平的持续时间能够驱动鉴频鉴相器即可，不需要额外关注。
请参考图4，每级输出相位镜像模块包括相位检测单元和相位延时单元，相位检测单元在输入的信号Sig的一个时钟周期内按照预定充电速度对内部电容进行充电，并在信号Sig的当前的时钟周期结束时输出内部电容达到的峰值电压Vt给相位延时单元，相位延时单元在输入的信号Sig的下一个时钟周期到来时开始按照预定充电速度对内部电容进行充电，直至达到接收到的峰值电压Vt时输出脉冲形式的反馈信号Fb。
在一个实施例中，相位检测单元包括D触发器DFF1、第一相位检测电路φ1、第二相位检测电路φ2和峰值检测电路，第一相位检测电路φ1和第二相位检测电路φ2的电路结构相同且每个相位检测电路中包含电流源Id1和电容Cd1。D触发器DFF1的时钟端Clk端获取输入到当前级输出相位镜像模块的信
—号Sig，D触发器DFF1的输入端连接反向输出端Q。第一相位检测电路φ1的输入端连接D触发器DFF1的正向输出端Q，第二相位检测电路φ2的输入端
—连接D触发器DFF1的反向输出端Q，第一相位检测电路φ1的输出端和第二相位检测电路φ2的输出端均连接峰值检测电路。峰值检测电路可以采用现有的电路结构实现。
在输入的信号Sig为高电平或低电平时，D触发器DFF1触发第一相位检测电路φ1或第二相位检测电路φ2利用内部的电流源Id1按照预定充电速度对内部的电容Cd1进行充电。当信号Sig的一个时钟周期结束时，峰值检测电路检测第一相位检测电路φ1或第二相位检测电路φ2的输出得到峰值电压Vt并发送给相位延时单元。
其中，在每个相位检测电路中，电流源Id1的正极连接电源电压VDD，电流源Id1的负极连接PMOS管MP1的源极，PMOS管M1的漏极连接NMOS管MN2的漏极，MN2的源极接地，MP1的栅极和MN2的栅极相连并作为相位检测电路的输入端，MP1的漏极通过电容Cd1接地，MP1的漏极还连接相位检测电路的输出端。
则无论输入的信号Sig是高电平还是低电平，D触发器DFF1都会记录信号Sig的持续时间并触发开启第一相位检测电路φ1或第二相位检测电路φ2中的MP1，使得相位检测电路中的电流源Id1对电容Cd1进行充电而使得相位检测电路的输出端的电压升高。预定充电速度即为Id1/Cd1，则在一个时钟周期结束后，峰值检测电路输出的峰值电压Vt＝Tsig*(Id1/Cd1)，其中，Tsig是输入的信号Sig的一个时钟周期的周期时长。
在一个实施例中，相位延时单元包括比较器CMP1、脉冲生成器GEN和充电电路，充电电路中包括电流源Id2和电容Cd2，比较器CMP1的负输入端连接相位检测单元获取峰值电压Vt，比较器CMP1的负输入端还通过电容Ct接地，充电电路的输出端连接比较器CMP1的正输入端。脉冲生成器的输入端连接输出相位镜像模块的输入端以获取输入的信号Sig，脉冲生成器在输入的信号Sig的下一个时钟周期到来时输出单位周期内高电平占空比极小的触发脉冲，触发脉冲在单位周期内高电平占空越大，做到相位镜像的难度越大，因此应该尽可能减小触发脉冲的高电平占空比。充电电路在触发脉冲的作用下利用内部的电流源Id2按照预定充电速度对电容Cd2进行充电使得充电电路的输出电压Vd3上升，直至充电电路的输出电压Vd3升高达到峰值电压时，比较器CMP1的输出端输出正脉冲形式的反馈信号Fb。这里的预定充电速度与相位检测电路的预定充电速度相同，这里的预定充电速度表示为Id2/Cd2，因此在使用相同电流源的情况下，应该保证Cd2和Cd1的容值相同，从而保证有相同的预定充电速度。
其中，在充电电路中，D触发器DFF2的复位端RST连接脉冲生成器GEN的输出端，D触发器DFF2的正向输出端Q连接NMOS管MN3的栅极，MN3的源极接地，MN3的漏极连接比较器CMP1的正输入端。电流源Id2的正极连接电源电压VDD，电流源Id2的负极连接比较器CMP1的正输入端，比较器CMP1的正输入端还通过电容Cd2接地。D触发器DFF2在触发脉冲的作用下复位并通过正向输出端输出低电平以控制MN3关闭，电流源Id2对电容Cd2进行充电，使得比较器CMP1的正输入端的电压升高。相位延时单元在信号Sig的下一个时钟周期到来时开始，延时Vt*(Cd2/Id2)＝Tsig后输出正脉冲形式的反馈信号Fb，由此即可实现延时时间的完美复制。
另外，比较器CMP1的输出端还连接D触发器DFF2的时钟端Clk端，D触发器DFF2的输入端D连接电源电压VDD，当比较器CMP1输出正脉冲形式的反馈信号Fb时，D触发器DFF2通过正向输出端输出高电平以控制MN3导通，将比较器CMP1的正输入端的电压重置为0。
以上所述的仅是本申请的优选实施方式，本申请不限于以上实施例。可以理解，本领域技术人员在不脱离本申请的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本申请的保护范围之内。
Claims (10)
1.一种低时钟抖动的分数锁相环，其特征在于，所述分数锁相环包括K个鉴频鉴相器、K个电荷泵、环路滤波器、压控振荡器、分数分频器和流水线转换器，K≥3，所述分数分频器基于Δ-Σ调制器设计；
所述分数分频器对所述压控振荡器输出的振荡时钟Fvco进行分数分频产生分频时钟信号Dout；
所述流水线转换器对所述分数分频器的分频时钟信号Dout以相位镜像的方式进行复制并以流水线输出机制输出K路反馈信号，输出的K路反馈信号包括分频时钟信号Dout及其延时得到的信号，K路反馈信号依次延时一个时钟周期；
所述流水线转换器输出的K路反馈信号分别输出给K个鉴频鉴相器的一个输入端，所有K个鉴频鉴相器的另一个输入端均获取参考时钟Fref，每个鉴频鉴相器的输出端连接对应的一个电荷泵，所有K个电荷泵的输出端均连接所述环路滤波器的输入端；
所述环路滤波器对所有K个电荷泵的输出电荷进行滤波并产生调谐电压VCTRL提供给所述压控振荡器，所述压控振荡器根据调谐电压VCTRL输出振荡时钟Fvco。
2.根据权利要求1所述的分数锁相环，其特征在于，所述流水线转换器包括多个依次级联的输出相位镜像模块，分频时钟信号Dout输入到第一级的输出相位镜像模块且作为一路反馈信号Fb输出，各级输出相位镜像模块的电路结构相同，对于每一级输出相位镜像模块，所述输出相位镜像模块对输入的信号Sig进行完全镜像并输出对应的一路反馈信号Fb，输出的脉冲形式的反馈信号Fb镜像输入的信号Sig的上升沿，且反馈信号Fb相比于输入的信号Sig的上升沿延时一个时钟周期。
3.根据权利要求2所述的分数锁相环，其特征在于，每级输出相位镜像模块包括相位检测单元和相位延时单元，所述相位检测单元在输入的信号Sig的一个时钟周期内按照预定充电速度对内部电容进行充电，并在信号Sig的当前的时钟周期结束时输出内部电容达到的峰值电压Vt给所述相位延时单元，所述相位延时单元在输入的信号Sig的下一个时钟周期到来时开始按照所述预定充电速度对内部电容进行充电，直至达到所述峰值电压Vt时输出脉冲形式的反馈信号Fb。
4.根据权利要求3所述的分数锁相环，其特征在于，所述相位检测单元包括D触发器DFF1、第一相位检测电路、第二相位检测电路和峰值检测电路，所述第一相位检测电路和所述第二相位检测电路的电路结构相同且每个相位检测电路中包含电流源和电容；
D触发器DFF1的时钟端获取输入到当前级输出相位镜像模块的信号Sig，D触发器DFF1的输入端连接反向输出端；所述第一相位检测电路的输入端连接D触发器DFF1的正向输出端，所述第二相位检测电路的输入端连接D触发器DFF1的反向输出端，所述第一相位检测电路的输出端和所述第二相位检测电路的输出端均连接所述峰值检测电路；
在输入的信号Sig为高电平或低电平时，D触发器DFF1触发所述第一相位检测电路或所述第二相位检测电路利用内部的电流源按照所述预定充电速度对内部的电容进行充电；当信号Sig的一个时钟周期结束时，所述峰值检测电路检测所述第一相位检测电路或所述第二相位检测电路的输出得到所述峰值电压Vt并发送给所述相位延时单元。
5.根据权利要求4所述的分数锁相环，其特征在于，在每个相位检测电路中，电流源Id1的正极连接电源电压VDD，电流源Id1的负极连接PMOS管MP1的源极，PMOS管M1的漏极连接NMOS管MN2的漏极，MN2的源极接地，MP1的栅极和MN2的栅极相连并作为所述相位检测电路的输入端，MP1的漏极通过电容Cd1接地，MP1的漏极还连接所述相位检测电路的输出端；
在输入的信号Sig为高电平或低电平时，D触发器DFF1触发开启所述第一相位检测电路或所述第二相位检测电路中的MP1，使得相位检测电路中的电流源Id1对电容Cd1进行充电而使得所述相位检测电路的输出端的电压升高，在一个时钟周期结束后，所述峰值检测电路输出的峰值电压Vt＝Tsig*(Id1/Cd1)，其中，Tsig是输入的信号Sig的一个时钟周期的周期时长。
6.根据权利要求3所述的分数锁相环，其特征在于，所述相位延时单元包括比较器CMP1、脉冲生成器和充电电路，所述充电电路中包括电流源Id2和电容Cd2，所述比较器CMP1的负输入端连接所述相位检测单元获取所述峰值电压Vt，所述比较器CMP1的负输入端还通过电容Ct接地，所述充电电路的输出端连接所述比较器CMP1的正输入端；
所述脉冲生成器的输入端连接所述输出相位镜像模块的输入端以获取输入的信号Sig，所述脉冲生成器在输入的信号Sig的下一个时钟周期到来时输出触发脉冲，所述充电电路在所述触发脉冲的作用下利用内部的电流源Id2按照所述预定充电速度对电容Cd2进行充电使得所述充电电路的输出电压Vd3上升，直至所述充电电路的输出电压Vd3升高达到所述峰值电压时，所述比较器CMP1的输出端输出正脉冲形式的反馈信号Fb。
7.根据权利要求6所述的分数锁相环，其特征在于，在所述充电电路中，D触发器DFF2的复位端连接所述脉冲生成器的输出端，D触发器DFF2的正向输出端连接NMOS管MN3的栅极，MN3的源极接地，MN3的漏极连接所述比较器CMP1的正输入端；电流源Id2的正极连接电源电压VDD，电流源Id2的负极连接所述比较器CMP1的正输入端，所述比较器CMP1的正输入端还通过电容Cd2接地；
D触发器DFF2在所述触发脉冲的作用下复位并通过正向输出端输出低电平以控制MN3关闭，电流源Id2对电容Cd2进行充电，使得所述比较器CMP1的正输入端的电压升高。
8.根据权利要求7所述的分数锁相环，其特征在于，所述比较器CMP1的输出端还连接D触发器DFF2的时钟端，D触发器DFF2的输入端连接电源电压VDD，当所述比较器CMP1输出正脉冲形式的反馈信号Fb时，D触发器DFF2通过正向输出端输出高电平以控制MN3导通，将所述比较器CMP1的正输入端的电压重置为0。
9.根据权利要求1所述的分数锁相环，其特征在于，所述分数分频器中的Δ-Σ调制器采用多级调制器级联的高阶结构，Δ-Σ调制器的每一级调制器引入有量化噪声，级联的Δ-Σ调制器的每一级的输出与上一级的量化噪声抵消，所述Δ-Σ调制器的输出仅包含输入和最后一级调制器的量化噪声，且量化噪声被所述环路滤波器滤除。
10.根据权利要求9所述的分数锁相环，其特征在于，所述分数分频器包括Δ-Σ调制器、计数控制器、可编程计数器、吞咽计数器和双模分频器，所述Δ-Σ调制器根据小数配置信号和分频时钟信号Dout生成伪随机码提供给所述计数控制器，所述计数控制器根据所述伪随机码、整数配置信号和分频时钟信号Dout配置所述可编程计数器的最大计数周期以及所述吞咽计数器的最大计数周期；
当所述双模分频器工作在N+1模式时，所述双模分频器对振荡时钟Fvco预分频后发送给所述可编程计数器和所述吞咽计数器，所述吞咽计数器先完成计数并向所述双模分频器发送Sout脉冲触发所述双模分频器切换到N模式并停止工作，直至所述可编程计数器完成计数并输出分频时钟信号Dout，所述双模分频器的瞬时分频比为N*p+s，p是所述可编程计数器的最大计数值，s是所述吞咽计数器的最大计数值。
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| CN202310612194.XA CN116633349A (zh) | 2023-05-26 | 2023-05-26 | 一种低时钟抖动的分数锁相环 |
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