TWI795035B - 小數-n鎖相環及其電荷泵控制方法 - Google Patents

小數-n鎖相環及其電荷泵控制方法 Download PDF

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Abstract

提供了一種小數-N鎖相環(PLL)及其電荷泵的控制方法。小數-N PLL包括第一電流源、第一相位頻率檢測器(PFD)、第二電流源、第二PFD和分頻時鐘控制器。第一電流源提供第一電流。第一PFD根據第一分頻時鐘產生第一檢測信號，以控制第一電流源，其中第一分頻時鐘根據具有振盪週期的振盪時鐘產生。第二電流源提供第二電流。第二PFD根據第二分頻時鐘產生第二檢測信號，以控制第二電流源。分頻控制器基於相對於第一分頻時鐘的可變延遲來控制第二分頻時鐘，其中可變延遲是振盪週期的整數倍。

Description

小數-N鎖相環及其電荷泵控制方法
本發明涉及鎖相環(phase-locked loop，PLL)，更具體地，涉及小數-N PLL(例如模擬小數-N PLL)及其電荷泵控制方法。
在一般的鎖相環中，可以利用分頻器(frequency divider)將振盪時鐘的頻率除以目標除數(divisor)以產生回饋時鐘，該回饋時鐘被配置為與參考時鐘進行比較，其中目標除數取決於將要基於參考時鐘合成的頻率。實際上，分頻器只能用整數分頻器分頻。因此，如果分頻器的除數固定，PLL只能合成參考時鐘頻率的整數倍。
為了合成參考時鐘頻率的非整數倍，分頻器的除數可以以類似隨機的方式變化。通過長期運行，分頻器可以平均帶來非整數除數的效果，從而實現小數-N PLL。然而，上述類似隨機的方式直接或間接地引入了相位雜訊(例如帶內相位雜訊和/或帶外相位雜訊)。雖然相關技術確實提出了一些降低相位雜訊的方法，但這些方法對時序(timing)準確性要求較高，因此需要校準機制或加擾機制，例如偽隨機排列加擾(Pseudo Random Permutation Scrambling，PRPS)以避免雜散或折返雜訊(folding noise)問題，其中所需的校準電路可能大大增加整體電路面積功耗。
因此，需要小數-N鎖相環的新穎架構，以在不引入任何副作用的情況下或以不太可能引入副作用的方式降低相位雜訊。
有鑑於此，本發明的目的在於提供一種小數-N鎖相環(phase locked loop，PLL)及其電荷泵(charge pump，CP)控制方法，以降低小數-N PLL的整體相位雜訊，而不會大大增加額外的面積和功耗。
本發明的另一目的在於提供一種小數-N PLL及其電荷泵控制方法，以在不增加小數-N PLL的整體相位雜訊的情況下降低整體功耗。
本發明的至少一個實施例提供了一種小數-N PLL。小數-N PLL可以包括第一電流源、耦接第一電流源的第一相位頻率檢測器(phase frequency detector，PFD)、第二電流源、耦接第二電流源的第二PFD，以及耦接到第一PFD和第二PFD的分頻時鐘控制器。第一電流源被配置為提供第一電流。第一PFD用於根據第一分頻時鐘產生第一檢測信號，以控制第一電流源，其中第一分頻時鐘根據具有振盪週期的振盪時鐘產生。第二電流源被配置為提供第二電流。第二PFD用於根據第二分頻時鐘產生第二檢測信號，用於控制第二電流源。分頻時鐘控制器被配置為基於相對於第一分頻時鐘的可變延遲來控制第二分頻時鐘，其中可變延遲是振盪週期的整數倍。
本發明的至少一個實施例提供了一種小數-N PLL的電荷泵控制方法。該方法可以包括：由小數-N PLL的第一電流源提供第一電流；以及小數-N PLL的第一相位頻率檢測器(PFD)根據第一分頻時鐘產生第一檢測信號，以控制第一電流源，其中第一分頻時鐘根據具有振盪週期的振盪時鐘產生；由小數-N PLL的第二電流源提供第二電流；小數-N PLL的第二PFD根據第二分頻時鐘產生第二檢測信號，以控制第二電流源；小數-N PLL的分頻時鐘控制器根據相對於第一分頻時鐘的可變延遲來控制第二分頻時鐘，其中可變延遲是振盪週期的整數倍。
本發明實施例的小數-N PLL可以借助被分割的電荷泵(例如分成第 一電流源和第二電流源)來降低相位雜訊，其中第一電流源和第二電流源之間的時序不匹配(timing mismatch)可以不參與sigma-delta調製，因此可以沒有雜訊折疊問題，這意味著不需要複雜的校準或加擾機制。此外，由於可以有效降低SDM、CP和PFD的相位雜訊，因此可以通過較低的功率配置實現小數-N PLL內的VCO，並且可以保持小數-N PLL的整體雜訊相關性能。因此，本發明可以在不引入任何副作用的情況下或以不太可能引入副作用的方式來提高小數-N PLL的整體性能。
在閱讀了在各個附圖和附圖中示出的優選實施例的以下詳細描述之後，本發明的這些和其他目的對於所屬領域具有通常知識者來說無疑將變得顯而易見。
10:小數-N PLL
11:CP
12:LPF
13:VCO
14:MMD
15:SDM
30:小數-N PLL
301,302:CP
311,312:PFD
32:LPF
33:VCO
34:MMD
35:SDM
36:分頻時鐘控制器
37:累加器
38:加法器
361:DTC
362:重計時器
303,304:CP
313,314:PFD
361M:MUX
S161,S162,S163,S164,S165:步驟
第1圖是示出根據本發明實施例的小數-N PLL的示意圖。
第2圖是示出根據本發明實施例的參考時鐘、分頻時鐘和電荷泵電流的示意圖。
第3圖是示出根據本發明實施例的小數-N PLL的示意圖。
第4圖是示出第3圖所示的數位時間轉換器(digital-to-time converter，DTC)的示例的示意圖。
第5圖是示出根據本發明實施例的與相位頻率檢測器(phase frequency detector，PFD)和電荷泵相關的一些細節的示意圖。
第6圖是示出根據本發明實施例的在分頻時鐘的不同可變延遲下第5圖所示的電荷泵電流的操作的示意圖。
第7圖是示出根據本發明實施例的與PFD和CP相關的一些細節的示意圖。
第8圖是示出根據本發明實施例的在分頻時鐘的不同可變延遲下第7圖中所示的CP電流的操作的示意圖。
第9圖是示出根據本發明實施例的與PFD和CP相關的一些細節的示意圖。
第10圖是示出根據本發明實施例的在分頻時鐘的不同可變延遲下第9圖所示的CP電流的操作的示意圖。
第11圖是示出根據本發明實施例的與PFD和CP相關的一些細節的示意圖。
第12圖是示出根據本發明實施例的在分頻時鐘的不同可變延遲下第11圖所示的CP電流的操作的示意圖。
第13圖是示出根據本發明實施例的與PFD和CP相關的一些細節的示意圖。
第14圖是示出根據本發明實施例的在分頻時鐘的不同可變延遲下第13圖所示的CP電流的操作的示意圖。
第15圖是示出根據本發明實施例的一些時序不匹配問題的示意圖。
第16圖示出根據本發明實施例的小數-N PLL的被分割的CP的控制方法的工作流程。
貫穿以下描述和請求項使用了某些術語，這些術語指的是特定組件。所屬領域具有通常知識者將理解，電子設備製造商可能會用不同的名稱來指代組件。本申請不打算區分名稱不同但功能相同的組件。在以下描述和請求項中，術語“包括”和“包含”以開放式方式使用，因此應解釋為“包括但不限於……”。此外，術語“耦接”旨在表示間接或直接電連接。因此，如果一個設備耦接到另一設備，則該連接可以是通過直接電連接，或通過經由其他設備和連接的間接電連接耦接到另一設備。
第1圖是示出根據本發明實施例的小數-N PLL 10的示意圖。小數-N PLL 10可以被配置為根據參考時鐘CKREF和非整數值例如“N.f”產生輸出時鐘，其中“N”可以表示非整數值的整數部分，並且“f”可以代表非整數值的小數部分。特別地，輸出時鐘的頻率可以是參考時鐘CKREF的頻率的“N.f”倍。參考時鐘可由晶體振盪器(未示出)提供，但本發明不限於此。如第1圖所示，小數-N PLL可以包括具有電荷泵(charge pump，CP)11的相位頻率檢測器(phase frequency detector，PFD)(為了簡潔在第1圖中標記為“PFD/CP”)、低通濾波器(low-pass filter，LPF)12、壓控振盪器(voltage controlled oscillator，VCO)13、多模分頻器(multi-modulus divider，MMD)14和Σ-△調製器(sigma-delta modulator，SDM)15，其中具有CP 11的PFD、LPF 12、VCO 13和MMD 14可以形成如第1圖所示的閉環(close-loop)，以及SDM 15可以控制MMD 14的操作。詳細地，VCO 13可以根據來自LPF 12的控制電壓產生VCO時鐘CKVCO，例如VCO時鐘CKVCO的頻率可由控制電壓決定。MMD 14可以通過可變整數除數對VCO時鐘CKVCO的頻率進行分頻，以生成分頻時鐘CKDIV，其中可變整數除數由SDM 15控制。具有CP 11的PFD可以檢測參考時鐘CKREF和分頻時鐘CKDIV之間的相位差，然後根據相位差CP電流ICP,0可以被提供給LPF 12的輸入端(例如，參考時鐘CKREF的上升沿和分頻時鐘CKDIV的上升沿之間的時段可以表示向LPF 12提供CP電流ICP,0的時段)，用於控制LPF 12的輸入電壓。
由於分頻時鐘CKDIV是根據可變整數除數產生的，所以分頻時鐘CKDIV的邊沿可以如第2圖所示變化，第2圖是示出根據本發明實施例的參考時鐘CKREF、分頻時鐘CKDIV和CP電流ICP,0的示意圖，其中向LPF 12提供CP電流ICP,0的時段可以由CP電流ICP,0的高狀態示出。如果SDM 15是一階SDM，分頻時鐘CKDIV的邊沿可以在±1TVCO的範圍內變化，其中TVCO可以代表VCO時鐘CKVCO的一個週期；如果SDM 15是二階SDM，分頻時鐘CKDIV的邊沿可以在±2TVCO的範圍內變化；SDM 15的其他實現方式下的分頻時鐘CKDIV的行為可以類推。第2圖 的實施例以二階SDM為例，但本發明不限於此。在該實施例中，偏移間隔TOFFSET被設置(例如預定)以確保具有CP 11(例如其中的CP)的PFD總是在關於相位差的線性行為下操作(例如以確保檢測到的參考時鐘CKREF的邊沿和分頻時鐘CKDIV的邊沿之間的相位差始終落在線性區域內)。
如第2圖所示，當分頻時鐘CKDIV根據不同的除數產生時，分頻時鐘CKDIV的邊沿的定時(時間)可能會發生變化，並且提供CP電流ICP,0到LPF 12的時段可能會相應地變化，其中CP電流ICP,0可以是如第2圖所示的ICP。在第2圖的實施例中，LPF 12的輸入端上的電荷變化的單位步長(其可以被稱為量化步長)可以由1×ICP×TVCO表示。在一些實施例中，可以減少量化步長以降低SDM的雜訊和CP的雜訊(可以分別稱為SDM雜訊和CP雜訊)。例如，當量化步長減小時，第2圖所示的CKDIV的上升沿的擴展/移位範圍會減小，這導致SDM雜訊因此減少。此外，當第2圖所示的CKDIV上升沿的擴展/移動範圍被減小，CKDIV變化的上升沿因此變得遠離參考時鐘CKREF的上升沿，這意味著可以減少偏移間隔TOFFSET，而不會使檢測到的相位差落在非線性區域，因此可以減少CP雜訊。
第3圖是示出根據本發明實施例的小數-N PLL 30的示意圖。如第3圖所示，小數-N PLL 30可以包括諸如CP 301的第一電流源、諸如耦接到CP 301的PFD 311的第一PFD、諸如CP 302的第二電流源、諸如耦接到CP 302的PFD 312的第二PFD，以及分頻時鐘控制器36，其中分頻時鐘控制器36耦接到PFD 311和312。小數-N PLL 30可以進一步包括耦接到CP 301和302的LPF 32，耦接到LPF 32的VCO 33、耦接在VCO 33和分頻時鐘控制器36之間的MMD 34、SDM 35、耦接在SDM 35和分頻時鐘控制器36之間的累加器37，以及耦接到MMD 34、SDM 35和累加器37的加法器38。在這個實施例中，具有CP 11的PFD被分成兩個分支，如第3圖所示，其中，從PFD 311到CP 301的連接是固定的，而從PFD 312到CP 302的連接是固定的。
在該實施例中，CP 301被配置為提供諸如CP電流ICP,1的第一電流，並且CP 302被配置為提供諸如CP電流ICP,2的第二電流。由於LPF 32的輸入端接收CP電流ICP,1和ICP,2，以產生LPF 32的輸入電壓，並且該輸入電壓可以被LPF 32濾波以輸出控制電壓，其中VCO 33可以產生振盪時鐘，例如具有例如TVCO的振盪週期的VCO時鐘CKVCO，並且VCO時鐘CKVCO的頻率(即1/TVCO)由該控制電壓控制。如第3圖所示，PFD 311被配置為根據第一分頻時鐘(例如分頻時鐘CKDIV,1)產生第一檢測信號，用於控制CP 301，PFD 312被配置為根據第二分頻時鐘(例如分頻時鐘CKDIV,2)產生第二檢測信號，用於控制CP 302。例如，PFD 311可以檢測參考時鐘CKREF和分頻時鐘CKDIV,1之間的第一相位差，並且可以專用於根據第一相位差控制CP 301輸出CP電流ICP,1至LPF 32；PFD 312可以檢測參考時鐘CKREF和分頻時鐘CKDIV,2之間的第二相位差，並且可以專用於根據第二相位差控制CP 302輸出CP電流ICP,2至LPF 32。具體地，分頻時鐘CKDIV,1是根據VCO時鐘CKVCO產生的，分頻時鐘控制器36被配置為控制分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1具有可變延遲，其中可變延遲可以是振盪週期TVCO的整數倍。
在本實施例中，MMD 34被配置為將VCO時鐘CKVCO的頻率除以可變整數除數，例如除數DDIVISOR，以生成分頻時鐘CKMMD，並且SDM 35被配置為根據目標除數(例如前面提到的“N.f”)生成至少一個調製信號。更具體地，可變延遲和除數DDIVSOR由SDM 35在至少一個調製信號的幫助下控制。例如，至少一個調製信號可以由多位元信號{DN，Df}表示，其中該多位元信號的第一部分(例如信號DN)可以對應於目標除數“N.f”的整數部分“N”，而該多位元信號的第二部分(例如信號Df)可對應於目標除數“N.f”的小數部分“f”，但本發明不限於此。信號DN可傳送至加法器38，而信號Df可傳送至累加器37。具體而言，累加器37可在VCO時鐘CKVCO的每個週期中累加信號Df的值，以產生由選擇信號SEL表示的累加結果和表示累加結果的進位位元的信號S，加法器38可以將信號DN和信號 S相加以產生除數DDIVISOR，用於控制MMD 34的操作。
在本實施例中，分頻時鐘控制器36可以包括耦接到MMD 34的數位時間轉換器(digital-to-time converter，DTC)361，並且DTC 361被配置為將分頻時鐘CKMMD延遲振盪週期TVCO的B倍，用於產生分頻時鐘CKDTC，其中B是由響應於至少一個調製信號(例如多位元信號{DN，Df}內的信號Df)而變化的選擇信號SEL控制的整數。假設B有0、1、2、3四個候選值，當DN=4，Df=1時，在VCO時鐘CKVCO的第一週期，選擇信號SEL可以是1(即B=1)，信號S是0，因此除數DDIVISOR在第一週期可以為4；在VCO時鐘CKVCO的第二週期，選擇信號SEL可以被累加到2(這意味著B=2)並且信號S是0，因此除數DDIVISOR在第二週期可以為4；在VCO時鐘CKVCO的第三週期，選擇信號SEL可以累加到3(這意味著B=3)以及信號S是0，因此除數DDIVISOR在第三週期可以為4；並且在VCO時鐘CKVCO的第四週期，選擇信號SEL可以累加到4並返回到0(這意味著B也返回到0)並且信號S是1(由於選擇信號從4返回0)，因此，除數DDIVISOR在第四週期可以是5。在上述例子中，為了更好地說明，假設信號DN和Df為恒定值，但本發明不限於此。在一些實施例中，信號DN和Df的每個值可以在多個整數中變化。
此外，分頻時鐘控制器36還可以包括重定時電路(retiming circuit)，例如重計時器362，耦接到MMD 34、DTC 361、PFD 311和PFD 312，重計時器362被配置為根據VCO時鐘CKVCO，對CKMMD和CKDTC進行重定時，從而將分頻時鐘CKDIV,1和CKDIV,2分別輸出到PFD 311和312。因此，時鐘CKDIV,1和CKDIV,2可以分別被視為分頻時鐘CKMMD和CKDTC的重定時版本。詳細地說，重計時器362可以包括第一觸發器(flip-flop)(例如觸發器D1)和第二觸發器(例如觸發器D2)，其中觸發器D1耦接在MMD 34和PFD 311之間，並且觸發器D2耦接在DTC 361和PFD 312之間。觸發器D1被配置為在VCO時鐘CKVCO的邊沿將來自MMD 34的分頻時鐘CKMMD傳輸到PFD 311(例如，從標有“D”的端子接收分頻時鐘 CKMMD，並且根據在標有“CK”的端子上的VCO時鐘CKVCO的時序從標有“Q”的端子輸出分頻時鐘CKDIV,1)，以及觸發器D2在VCO時鐘CKVCO的邊沿將來自DTC 361的分頻時鐘CKDTC傳輸到PFD 312(例如，從標有“D”的端子接收分頻時鐘CKDTC，並且根據在標有“CK”的端子上的VCO時鐘CKVCO的時序從標有“Q”的端子輸出分頻時鐘CKDIV,2)。觸發器D1和D2中的每一個可以是D型觸發器(D-type flip-flop，DFF)，但本發明不限於此。
第4圖是示出第3圖所示的DTC 361的示例圖。如第4圖中所示，DTC 361可以包括一個或多個延遲單元，例如DFF 361D1、361D2和361D3，其中DFF 361D1、361D2和361D3被配置為分別生成一個或多個延遲時鐘。由於DFF 361D1、361D2和361D3串聯連接(可視為DFF陣列)，其時鐘端配置為接收VCO時鐘CKVCO，如第4圖所示，從DFF 361D1輸出的第一延遲時鐘相對於分頻時鐘CKMMD可以具有1×TVCO延遲，從DFF 361D2輸出的第二延遲時鐘相對於分頻時鐘CKMMD可以具有2×TVCO延遲，從DFF 361D3輸出的第三延遲時鐘相對於分頻時鐘CKMMD可以具有3×TVCO延遲。此外，DTC 361還可以包括多工器(multiplexer，MUX)361M，其中MUX 361M接收分頻時鐘CKMMD並耦接到DFF 361D1、361D2和361D3，MUX 361M被配置為根據選擇信號，從多個候選時鐘中選擇時鐘以作為分頻時鐘CKDTC，其中候選時鐘可以包括分頻時鐘CKMMD和一個或多個延遲時鐘，例如第一延遲時鐘、第二延遲時鐘和第三延遲時鐘。例如，當選擇信號是第一值(例如“00”)，可以選擇分頻時鐘CKMMD作為分頻時鐘CKDTC；當選擇信號是第二值(例如“01”)，可以選擇具有1×TVCO延遲的第一延遲時鐘作為分頻時鐘CKDTC；當選擇信號是第三值(例如“10”)，可以選擇具有2×TVCO延遲的第二延遲時鐘作為分頻時鐘CKDTC；當選擇信號是第四值(例如“11”)，可以選擇具有3×TVCO延遲的第三延遲時鐘作為分頻時鐘CKDTC。因此，選擇信號SEL可以被配置為控制上述可變延遲。需要注意的是，在第4圖的實施例中，B具有四個候 選值(例如0、1、2和3)，但本發明不限於此。例如，DTC 361內的DFF的數量可以回應於B的候選值的期望數量(其可以被視為量化級別的數量)而變化。所屬領域具有通常知識者應該理解如何修改第4圖所示的架構，以獲得所需數量的量化級別，為簡潔起見，在此省略相關細節。
在一些實施例中，DFF 361D1、361D2和361D3可以用壓控延遲單元(voltage control delay cell,VCDL)代替，其中每個VCDL可以包括用於其調諧延遲的可調電阻器或可調電容器，並且DTC 361中包括至少一個相位檢測器，用於通過調諧可調電阻器或可調電容器來校準由VCDL提供的延遲。所屬領域具有通常知識者應該理解如何將VCDL應用到DTC 361的實現中，為簡潔起見，這裡不再贅述。
第5圖是示出根據本發明實施例的與PFD(例如PFD 311和312)和CP(例如CP 302和301)有關的一些細節的示意圖。在本實施例中，假設B有兩個候選值(例如B=0或1)，CP電流ICP可以分成CP 301所提供的CP電流ICP,1和CP 302所提供的CP電流ICP,2，其中CP電流ICP,1可以是0.5×ICP，CP電流ICP,2可以是0.5×ICP(為了更好的理解，它們分別標記在CP 301和302上)，因此本實施例的總CP電流與第2圖的實施例相同。如在第3圖的實施例中提到的，PFD 311可以檢測參考時鐘CKREF和分頻時鐘CKDIV,1之間的第一相位差，PFD 312可以檢測參考時鐘CKREF和分頻時鐘CKDIV,2之間的第二相位差，其中參考時鐘CKREF的上升沿和分頻時鐘CKDIV,1的上升沿之間的時段可以表示向LPF 32提供CP電流ICP,1(例如0.5×ICP)的時段，以及參考時鐘CKREF的上升沿和分頻時鐘CKDIV,2的上升沿之間的時段可以表示向LPF 32提供CP電流ICP,2(例如0.5×ICP)的時段。在本實施例中，分頻時鐘CKDIV,2相對於CKDIV,1具有可變延遲B×TVCO，因此用“CKDIV,1+B×TVCO”表示以便更好地理解。
第6圖是示出根據本發明實施例的在分頻時鐘CKDIV,2的不同可變延 遲(例如，B的不同選擇)下第5圖中所示的CP電流ICP,1和ICP,2的操作的示意圖，其中向LPF 32提供CP電流ICP,1(例如0.5×ICP)的時段可以由CP電流ICP,1的高狀態表示，向LPF 32提供CP電流ICP,2(例如0.5×ICP)的時段可以由CP電流ICP,2的高狀態表示。當B=0時，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1沒有延遲，因此向LPF 32提供CP電流ICP,2的時段與提供CP電流ICP,1的時段相同，其中該條件可以對應於第一量化級別。當B=1時，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1具有1×TVCO延遲，並且在該條件下提供給LPF 32的電荷(其可以對應於第二量化電平)可以比B=0的條件下大0.5×ICP×TVCO。由於B的值是從0和1中選擇的，所以B的不同選擇之間的電荷差△Q(可以看作是量化步長)可以用0.5×ICP×TVCO表示，如第6圖所示，與第2圖的實施例相比，量化步長減半(例如從1×ICP×TVCO降低到0.5×ICP×TVCO)。因此，可以減少SDM雜訊和/或CP雜訊。
除了CP部分之外，第1圖的實施例的PFD部分也被分成兩個PFD(第3圖和第5圖中所示出的PFD 311和312)。假設PFD 311的雜訊和PFD 312的雜訊不相關。PFD 311和PFD 312的總雜訊(可以統稱為PFD雜訊)可以降低3分貝(dB)。在一些實施例中，在參考時鐘CKREF的較高頻率下，PFD雜訊可以貢獻小數-N PLL 30的總體相位雜訊的較高百分比，並且關於PFD雜訊相關性能的改進可能是顯著的。
第7圖是示出根據本發明實施例的與PFD(例如PFD 311和312)和CP(例如CP 302和301)有關的一些細節的示意圖。在本實施例中，假設B有四個候選值(例如B=0、1、2或3)，則CP電流ICP可以被分為CP 301所提供的CP電流ICP,1和CP 302所提供的CP電流ICP,2，其中CP電流ICP,1可以是0.75×ICP，CP電流ICP,2可以是0.25×ICP(為了更好的理解，分別標注在CP 301和302上)，以及因此使得本實施例的總CP電流與第2圖的實施例相同。
第8圖是示出在根據本發明實施例的分頻時鐘CKDIV,2的不同可變延 遲(例如B的不同選擇)下，第7圖中所示的CP電流ICP,1和ICP,2的操作的示意圖，其中向LPF 32提供CP電流ICP,1(例如0.75×ICP)的時段可以由CP電流ICP,1的高狀態表示，並且，向LPF 32提供CP電流ICP,2(例如0.25×ICP)的時段可以由CP電流ICP,2的高狀態表示。當B=0時，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1沒有延遲，因此向LPF 32提供CP電流ICP,2的時段與CP電流ICP,1的時段相同，其中該條件可以對應於第一量化級別。當B=1時，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1具有1×TVCO延遲，並且在該條件(其可以對應於第二量化級別)下提供給LPF 32的電荷可以比B=0的條件下大0.25×ICP×TVCO。當B=2時，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1有2×TVCO延遲，在這種條件(可以對應第三量化級別)下提供給LPF 32的電荷比B=0的條件下多0.5×ICP×TVCO。當B=3時，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1有3×TVCO延遲，並且在該條件下(其可以對應於第四量化級別)提供給LPF 32的電荷可以是比B=0的條件下多0.75×ICP×TVCO。由於B的值選自0、1、2和3，B的不同選擇之間的電荷差△Q(例如量化步長)可以由0.25×ICP×TVCO表示，如第8圖所示。與第6圖的實施例相比，量化步長進一步減半(例如降低到0.25×ICP×TVCO)。因此，可以進一步降低SDM雜訊和/或CP雜訊。
第9圖是示出根據本發明實施例的與PFD(例如PFD 311和312)和CP(例如CP 302和301)有關的一些細節的示意圖。在本實施例中，假設B有8個候選值(例如B=0、1、2、3、4、5、6或7)，可以將CP電流ICP分為(slice)CP 301提供的CP電流ICP,1和CP 302提供的CP電流ICP,2，其中CP電流ICP,1可以是0.875×ICP，CP電流ICP,2可以是0.125×ICP(它們分別標注在CP 301和302上以便更好地理解)，因此使本實施例的總CP電流與第2圖的實施例相同。
第10圖是示出在根據本發明實施例的分頻時鐘CKDIV,2的不同可變延遲(例如B的不同選擇)下，第9圖中所示的CP電流ICP,1和ICP,2的操作的示意圖，其中向LPF 32提供CP電流ICP,1(例如0.875×ICP)的時段可以由CP電流ICP,1的高狀態表 示，並且，向LPF 32提供CP電流ICP,2(例如0.125×ICP)的時段可以由CP電流ICP,2的高狀態表示。當B=0時，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1沒有延遲，因此向LPF 32提供CP電流ICP,2的時段與CP電流ICP,1的時段相同，其中該條件可以對應於第一量化級別。當B=1時，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1具有1×TVCO延遲，並且在這種條件下(其可以對應於第二量化級別)提供給LPF 32的電荷可以是比B=0的條件下多0.125×ICP×TVCO。當B=2時，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1有2×TVCO延遲，在這種條件(可能對應第三量化級別)下提供給LPF 32的電荷比B=0的條件下多0.25×ICP×TVCO。當B=3時，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1有3×TVCO延遲，並且在該條件下(其可以對應於第四量化級別)提供給LPF 32的電荷可以是比B=0的條件下多0.375×ICP×TVCO。當B=4時，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1有4×TVCO延遲，並且在該條件下(其可以對應於第五量化級別)提供給LPF 32的電荷可以比B=0的條件下多0.5×ICP×TVCO。當B=5時，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1有5×TVCO延遲，並且在該條件下(其可以對應於第六量化級別)提供給LPF 32的電荷可以比B=0的條件下多0.625×ICP×TVCO。當B=6時，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1有6×TVCO延遲，並且在該條件下(其可以對應於第七量化級別)提供給LPF 32的電荷可以是比B=0的條件下多0.75×ICP×TVCO。當B=7時，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1有7×TVCO延遲，並且在該條件下(其可以對應於第八量化級別)提供給LPF 32的電荷可以比B=0的條件下多0.875×ICP×TVCO。由於B的值選自0、1、2、3、4、5、6和7，B的不同選擇之間的電荷差△Q(例如量化步長)可以由0.125×ICP×TVCO表示，如第10圖所示。與第8圖的實施例相比，量化步長進一步減半(例如降低到0.125×ICP×TVCO)。因此，可以進一步降低SDM雜訊和/或CP雜訊。
應當注意，量化級別的數量不限於任何特定值。特別是，B可能有X 個候選值，其中X可以是任何大於1的正整數。當B具有X個候選值且CP 301和302的總電流為ICP(例如ICP,1+ICP,2=ICP)時，CP電流ICP,1可為(1-(1/X))×ICP,CP電流ICP,2可以是(1/X)×ICP。所屬領域具有通常知識者應該理解基於第4圖的實施例如何回應於B的候選值的不同數量修改DTC 361的詳細架構，為簡潔起見，此處不再贅述。
注意，當B的候選值的數量增加時，將CP電流ICP,2提供給LPF 32的時段可以延長，如第6圖，第8圖和第10圖所示。例如，在第6圖的實施例中，當B=1時，CP電流ICP,2可能需要1×TVCO的額外時間段來泵送(pump)電荷至LPF 32。在另一個示例中，在第8圖的實施例中，當B=3時，CP電流ICP,2可能需要3×TVCO的額外時間段來泵送電荷至LPF 32。在又一示例中，在第10圖的實施例中，當B=7時，CP電流ICP,2可能需要7×TVCO的額外時間段來泵送電荷至LPF 32。增加量化級別的數量確實可以獲得更精細的電荷泵送的解析度。但是，不允許無限增加量化級別的數量，因為當量化級別的數量達到一定值時，參考時鐘CKREF的週期可能不足。特別地，泵送電荷到LPF 32的操作需要在參考時鐘CKREF的下一個邊沿(例如，隨後的下降邊沿)之前完成，例如，向LPF 32提供CP電流ICP,2的時段不能延長到下一個邊沿，例如參考時鐘CKREF的下一個下降沿。因此，B的候選值的數量在實踐中不能無限制地增加，因此量化步長的減小是有限的。
為了克服上述限制，小數-N PLL 30還可以包括第三電流源，例如CP 303和第三PFD(例如耦接到CP 303的PFD 313)，如第11圖所示。為簡潔起見，第11圖僅示出小數-N PLL 30內的CP和PFD的部分。在本實施例中，CP 303被配置為提供第三電流，例如CP電流ICP,3，PFD 313被配置為根據第三分頻時鐘，例如分頻時鐘CKDIV,3，產生第三檢測信號，用於控制CP 303。例如，PFD 313可以檢測參考時鐘CKREF和分頻時鐘CKDIV,3之間的第三相位差，並且可以專用於基於第三相位差控制CP 303將CP電流ICP,3輸出到LPF 32(例如，參考時鐘CKRFF的上 升沿和分頻時鐘CKDIV,3的上升沿之間的時間段可以表示向LPF 32提供CP電流ICP,3的時間段)。特別地，分頻時鐘控制器36將分頻時鐘CKMMD延遲B1倍的振盪週期TVCO以產生分頻時鐘CKDIV,2，並將分頻時鐘CKMMD延遲B2倍的振盪週期TVCO以產生分頻時鐘CKDIV,3。應當注意，可能需要重計時器362內的附加觸發器和附加DTC來生成分頻時鐘CKDIV,3。由於分頻時鐘CKDIV,3的產生與分頻時鐘CKDIV,2類似，所屬領域具有通常知識者應瞭解回應於第11圖中所示的配置如何修改第3圖的分頻時鐘控制器36的詳細架構。
如上所述，分頻時鐘CKDIV,1可以看作是分頻時鐘CKMMD的重定時版本，為簡潔起見，“CKDIV,1+B1×TVCO”和“CKDIV,1+B2×TVCO”在分頻時鐘CKDIV,2和CKDIV,3下分別示出。在本實施例中，B1和B2中的每一個是由響應於至少一個調製信號而變化的選擇信號SEL控制的整數，其中B1和B2中的每一個可以具有兩個候選值(例如B1=0或1，並且B2=0或1)，但本發明不限於此。例如，選擇信號可以是兩位元信號，其中B1可以代表該兩位元信號的第一位元，B2可以代表該兩位元信號的第二位元。另外，本實施例的總CP電流設置為ICP，其中CP電流ICP,1可以是(1/2n)×ICP，CP電流ICP,2可以是(1/2n)×ICP，並且CP電流ICP,3可以是(2/2n)×ICP。在本實施例中，CP電流ICP可以分為CP 301提供的CP電流ICP,1、CP 302提供的CP電流ICP,2和CP 303提供的CP電流ICP,3，其中CP電流ICP,1可以是0.25×ICP，CP電流ICP,2可以是0.25×ICP，CP電流ICP,3可以是0.5×ICP(分別在CP 301、302和303上標注以便更好理解)，即n=2，因此使得本實施例的總CP電流與第2圖實施例中的相同。
第12圖是示出根據本發明實施例的在分頻時鐘CKDIV,2和CKDIV,3的不同可變延遲(例如B1和B2的不同選擇)下第11圖中所示的CP電流ICP,1、ICP,2和ICP,3的操作的示意圖，其中向LPF 32提供CP電流ICP,1(例如0.25×ICP)的時段可以通過CP電流ICP,1的高狀態來表示，向LPF 32提供CP電流ICP,2(例如0.25×ICP)的 時段可以通過CP電流ICP,2的高狀態來表示，以及向LPF 32提供CP電流ICP,3(例如0.5×ICP)的時段可以通過CP電流ICP,3的高狀態來表示。當B1=0且B2=0時，分頻時鐘CKDIV,2和CKDIV,3相對於分頻時鐘CKDIV,1都沒有延遲，向LPF 32提供CP電流ICP,2和ICP,3的時段與CP電流ICP,1的時段相同，其中該條件可以對應於第一量化級別。當B1=1且B2=0時，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1具有1×TVCO延遲，分頻時鐘CKDIV,3相對於分頻時鐘CKDIV,1沒有延遲，並且在此條件(可能對應於第二量化級別)下向LPF32提供的電荷可以比B1=0和B2=0的條件下多0.25×ICP×TVCO。當B1=0和B2=1時，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1沒有延遲並且分頻時鐘CKDIV,3相對於分頻時鐘CKDIV,1具有1×TVCO延遲，並且在這種條件下提供給LPF 32的電荷(其可以對應於第三量化級別)可以是比B1=0和B2=0的條件下多0.5×ICP×TVCO。當B1=1和B2=1時，分頻時鐘CKDIV,2和CKDIV,3相對於分頻時鐘CKDIV,1都有1×TVCO延遲，並且在此條件下(其可對應於第四量化級別)提供給LPF 32的電荷比B1=0和B2=0的條件下多0.75×ICP×TVCO。因此，該實施例可獲得與第8圖的實施例相同的量化步長(即0.25×ICP×TVCO)。與第8圖的實施例相比，可以減少完成將電荷泵送到LPF 32的操作所需的時間(例如本實施例最多只需要1×TVCO延遲)。
為了進一步提高電荷泵送的解析度，小數-N PLL 30可以進一步包括第四電流源(例如CP 304)和第四PFD(例如耦接到CP 304的PFD 314)，如第13圖所示。為簡潔起見，第13圖僅示出小數-N PLL 30內的CP和PFD的部分。在本實施例中，CP 304被配置為提供第四電流，例如CP電流ICP,4，PFD 314被配置為根據第四分頻時鐘，例如分頻時鐘CKDIV,4，產生第四檢測信號，用於控制CP 304。例如，PFD 314可以檢測參考時鐘CKREF和分頻時鐘CKDIV,4之間的第四相位差，並且可以專用於基於第四相位差控制CP 304輸出CP電流ICP,4到LPF 32(例如，參考時鐘CKREF的上升沿和分頻時鐘CKDIV,4的上升沿之間的時段可以表示向 LPF 32提供CP電流ICP,4的時段)。特別地，分頻時鐘控制器36將分頻時鐘CKMMD延遲B3倍振盪週期TVCO以產生分頻時鐘CKDIV,3。應當注意，可能需要重計時器362內的另一個附加觸發器和另一個附加DTC來生成分頻時鐘CKDIV,4。由於分頻時鐘CKDIV,4的產生與分頻時鐘CKDIV,2類似，所屬領域具有通常知識者應瞭解如何回應於第13圖中所示的配置修改第3圖的分頻時鐘控制器36的詳細架構。
如上所述，分頻時鐘CKDIV,1可以被認為是分頻時鐘CKMMD的重定時版本，為了簡潔起見，在分頻時鐘CKDIV,4下示出“CKDIV,1+B3×TVCO”。在本實施例中，B1、B2和B3中的每一個是由響應於至少一個調製信號而變化的選擇信號SEL控制的整數，其中B1、B2和B3中的每一個可以具有兩個候選值(例如B1=0或1，B2=0或1，並且B3=0或1)，但本發明不限於此。例如，選擇信號可以是三位元信號，其中B1可以代表該三位元信號的第一位，B2可以代表該三位元信號的第二位元，B3可以代表該三位元信號的第三位元。另外，本實施例的總CP電流設置為ICP，其中CP電流ICP,1可以是(1/2n)×ICP，CP電流ICP,2可以是(1/2n)×ICP，CP電流ICP,3可以是(2/2n)×ICP，CP電流ICP,4可以是(4/2n)×ICP。在本實施例中，CP電流ICP可以分為CP 301提供的CP電流ICP,1，CP 302提供的CP電流ICP,2，CP 303提供的CP電流ICP,3，CP 304提供的CP電流ICP,4，其中CP電流ICP,1可以是0.125×ICP，CP電流ICP,2可以是0.125×ICP，CP電流ICP,3可以是0.25×ICP，並且CP電流ICP,4可以是0.5×ICP(為了便於理解，分別標注在CP 301、302、303和304上)，即n=3，因此使本實施例的總CP電流與第2圖實施例中的相同。
第14圖是示出在根據本發明實施例的分頻時鐘CKDIV,2、CKDIV,3和CKDIV,4的不同可變延遲下(例如B1、B2和B3的不同選擇)第13圖中所示的CP電流ICP,1、ICP,2、ICP,3和ICP,4的操作的示意圖，其中向LPF 32提供CP電流ICP,1(例如0.125×ICP)的時段可以通過CP電流ICP,1的高狀態表示，向LPF 32提供CP電流ICP,2(例如0.125×ICP)的時段可以由CP電流ICP,2的高狀態表示，向LPF 32提供CP電 流ICP,3(例如0.25×ICP)的時段可以由CP電流ICP,3的高狀態表示，以及向LPF 32提供CP電流ICP,4(例如0.s×ICP)的時段可以通過CP電流ICP,4的高狀態表示。
當B1=0、B2=0和B3=0時，所有分頻時鐘CKDIV,2、CKDIV,3和CKDIV,4相對於分頻時鐘CKDIV,1沒有延遲，並且向LPF 32提供CP電流ICP,2，ICP,3和ICP,4的時段與提供CP電流ICP,1的時段相同，其中該條件可以對應於第一量化級別。當B1=1、B2=0和B3=0時，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1有1×TVCO延遲，分頻時鐘CKDIV,3和CKDIV,4相對於分頻時鐘CKDIV,1沒有延遲，並且在此條件下(其可對應於第二量化級別)提供給LPF 32的電荷可能比B1=0、B2=0和B3=0的條件下多0.125×ICP×TVCO。當B1=0，B2=1且B3=0時，分頻時鐘CKDIV,3相對於分頻時鐘CKDIV,1有1×TVCO延遲，分頻時鐘CKDIV,2和CKDIV,4相對於分頻時鐘CKDIV,1沒有延遲，在該條件下(其可以對應於第三量化級別)提供給LPF 32的電荷可能比B1=0、B2=0和B3=0的條件下多0.25×ICP×TVCO。當B1=1，B2=1和B3=0時，分頻時鐘CKDIV,2和CKDIV,3相對於分頻時鐘CKDIV,1都具有1×TVCO延遲，分頻時鐘CKDIV,4相對於分頻時鐘CKDIV,1沒有延遲，並且在此條件下(其可以對應第四量化級別)向LPF32提供的電荷可能比B1=0、B2=0和B3=0的條件下多0.375×ICP×TVCO。當B1=0、B2=0和B3=1時，分頻時鐘CKDIV,4相對於分頻時鐘CKDIV,1具有1×TVCO延遲並且分頻時鐘CKDIV,2和CKDIV,3相對於分頻時鐘CKDIV,1沒有延遲，並且在這種條件(其可以對應第五量化級別)下向LPF 32提供的電荷可能比B1=0、B2=0和B3=0條件下多0.5×ICP×TVCO。當B1=1、B2=0和B3=1時，分頻時鐘CKDIV,2和CKDIV,4相對於分頻時鐘CKDIV,1具有1×TVCO延遲並且分頻時鐘CKDIV,3相對於分頻時鐘CKDIV,1沒有延遲，並且在這種條件下(其可以對應於第六量化級別)提供給LPF 32的電荷可以比B1=0、B2=0和B3=0的條件下多0.625×ICP×TVCO。當B1=0、B2=1和B3=1時，分頻時鐘CKDIV,3和CKDIV,4相對於分頻時鐘CKDIV,1具有1×TVCO延遲，分頻時鐘CKDIV,2相對於分頻時鐘CKDIV,1沒有延 遲，並且在這種條件下(其可以對應於第七量化級別)提供給LPF 32的電荷可以比B1=0、B2=0且B3=0的條件下多0.75×ICP×TVCO。當B1=1、B2=1和B3=1時，所有分頻時鐘CKDIV,2、CKDIV,3和CKDIV,4相對於分頻時鐘CKDIV,1具有1×TVCO延遲，並且在此條件下(其可對應於第七量化級別)提供給LPF 32的電荷可能比B1=0、B2=0和B3=0的條件下多0.875×ICP×TVCO。因此，本實施例可以獲得與第10圖實施例中相同的量化步長(即0.125×ICP×TVCO)，與第10圖的實施例相比，可以減少完成向LPF 32泵送電荷的操作所需的時間(例如在本實施例中最多只需要1×TVCO延遲)。
鑒於第11圖和第13圖的實施例，需要說明的是，CP電流ICP可以被分成任意數量的分支，分別由相應數量的PFD控制。假設CP電流ICP被分成M個分支。當M=2時，這些CP電流支路可能分別為(1/2)×ICP和(1/2)×ICP；當M=3時，這些CP電流支路可能分別為(1/4)×ICP、(1/4)×ICP和(1/2)×ICP；當M=4時，這些CP電流支路可能分別為(1/8)×ICP、(1/8)×ICP、(1/4)×ICP和(1/2)×ICP；當M=5時，這些CP電流支路可能分別是(1/16)×ICP、(1/16)×ICP、(1/8)×ICP、(1/4)×ICP和(1/2)×ICP；並以此類推，當M>5時，這些電流支路可能是(1/2n)×ICP,(1/2n)×ICP,(1/2(n-1))×ICP,(1/2(n-2))×ICP,...和(1/2(M-n))×ICP，其中n=M-1。
第15圖是示出根據本發明實施例的一些時序不匹配問題的示意圖。為簡潔起見，第15圖僅示出分頻時鐘控制器361、重計時器362、PFD 311和312、CP 301和302以及LPF 32。在本實施例中，△T1可以表示MUX 361的兩個路徑之間的時序不匹配(timing mismatch)，即B=0和B=1之間的時序不匹配。由於MUX 361M輸出的信號可能被重計時器361重定時，△T1不會影響CP 301和302的輸出。此外，△T2可能代表重計時器362的兩個路徑之間的時序不匹配，並且△T3可以表示具有CP設置的PFD的兩條路徑之間的時序不匹配(例如，具有CP 301的PFD 311與具有CP 302的PFD 312之間的不匹配)。需要注意的是，△T2和△T3 都與SDM操作無關。特別地，△T2和△T3是固定的並且始終存在，它們不會隨著不同的SDM模式(例如B的不同選擇)而變化，其中△T2和△T3僅僅在CP 301和302的輸出之間引入固定的電荷差，但是沒有折返雜訊(noise folding)問題。第15圖採用第5圖到第6圖中所示的PFD和CP的配置作為例子僅用於示例性說明，並非對本發明的限制。即，在第7圖到第14圖所示的PFD和CP的其他配置下，小數-N PLL可以通過相同的方式處理上述類型的時序不匹配。因此，小數-N PLL30不需要任何時序校準或加擾機制，可以有效降低相位雜訊，而不會大大增加額外的成本。
注意，CP電流ICP,1和ICP,2之間的電流不匹配可能導致雜散或帶內雜訊。對於低抖動PLL，電荷泵電流源需要長溝道MOSFET以實現低雜訊目的，這也確保了較小的不匹配。典型的電流不匹配約為0.001，較小的電流不匹配的影響在大多數時間遠小於時序不匹配的影響。因此，在本發明中，電流不匹配不是關於雜散或帶內雜訊的主要問題。
如上所述，可以有效降低SDM雜訊、CP雜訊和PFD雜訊，整體設計可以在VCO 33的雜訊相關性能上略微妥協，以降低VCO 33的功耗。在一些實施例中，VCO 33的雜訊(可稱為VCO雜訊)可能略有增加，但隨著SDM雜訊、CP雜訊和PFD雜訊的降低，小數-N PLL 30的整體相位雜訊可以保持在一定水準。因此，可以在不犧牲相位雜訊相關性能的情況下降低小數-N PLL 30的總功耗。
第16圖是示出根據本發明實施例的小數-N PLL(例如，第3圖中所示的小數-N PLL 30)的被分割的CP的控制方法的工作流程，其中小數-N PLL可以根據第5圖-第14圖中所示的任何配置操作。需要說明的是，第16圖中所示的工作流程僅用於說明目的，並不意味著對本發明的限制。在一些實施例中，可以在第16圖所示的工作流程中增加、刪除或修改一個或多個步驟。另外，如果可以得到相同的結果，則這些步驟不必按照第16圖所示的確切順序執行。
在步驟S161中，小數-N PLL 30可以通過小數-N PLL 30的第一電流源(例如CP 301)提供第一電流(例如ICP,1)。
在步驟S162中，小數-N PLL 30通過小數-N PLL 30的第一PFD(例如PFD 311)根據第一分頻時鐘(例如分頻時鐘CKMMD或分頻時鐘CKDIV,1)產生第一檢測信號，用於控制第一電流源(例如CP 301)，其中第一分頻時鐘(例如分頻時鐘CKMMD或分頻時鐘CKDIV,1)是根據具有振盪週期(例如TVCO)的振盪時鐘(例如VCO時鐘CKVCO)產生的。
在步驟S163中，小數-N PLL 30可以通過小數-N PLL 30的第二電流源(例如CP 302)提供第二電流(例如ICP,2)。
在步驟S164中，小數-N PLL 30通過小數-N PLL 30的第二PFD(例如PFD 312)根據第二分頻時鐘(例如分頻時鐘CKDTC或分頻時鐘CKDIV,2)產生第二檢測信號，用於控制第二電流源(例如CP 302)。
在步驟S165中，小數-N PLL 30可以通過小數-N PLL 30的分頻時鐘控制器(例如分頻時鐘控制器36)控制第二分頻時鐘(例如分頻時鐘CKDTC或分頻時鐘CKDIV,2)相對於第一分頻時鐘(例如分頻時鐘CKMMD或分頻時鐘CKDIV,1)具有可變延遲，其中可變延遲是振盪週期的整數倍(例如B×TVCO)。
綜上所述，本發明實施例提供的小數-N PLL可以提高集成相位雜訊(integrated phase noise,IPN)相關的性能。具體來說，SDM雜訊可以降低6dB、12dB、18dB等，這取決於量化級別的數量。由於較小的TOFFSET，CP雜訊可以降低1到2dB。由於並行的佈置多個PFD，因此PFD雜訊可以降低3dB(或更多，這取決於並行的佈置了多少個PFD。此外，小數-N PLL可能不需要任何PRPS或校準機制，並且所提出的被分割的CP的控制方法可以在參考時鐘CKREF(與VCO時鐘CKVCO相比是相對低的頻率)的速度下操作。因此，小數-N PLL可以實現低抖動性能，例如均方根(root mean square，RMS)抖動<50飛秒(femtosecond)， 而不會大幅增加面積和功耗等額外成本。在上述關於SDM雜訊、CP雜訊和PFD雜訊相關性能的改進下，可以為小數-N PLL內的VCO的低功耗設計獲得更多的VCO雜訊預算，從而降低小數-N PLL的整體功耗。因此，本發明可以在不引入任何副作用的情況下或以不太可能引入副作用的方式提高整體性能。
所屬領域具有通常知識者將容易地觀察到，在保留本發明的教導的同時，可以對裝置和方法進行多種修改和改變。因此，上述公開應被解釋為僅受所附請求項的界限的限制。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬領域具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，因此本發明的保護範圍當以所附請求項為准。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
S161,S162,S163,S164,S165:步驟

Claims (14)

  1. 一種小數-N鎖相環(PLL)，包括：第一電流源，用於提供第一電流；第一相位頻率檢測器(PFD)，耦接於所述第一電流源，用於根據第一分頻時鐘產生第一檢測信號，以控制所述第一電流源，其中所述第一分頻時鐘是根據具有振盪週期的振盪時鐘產生的；第二電流源，用於提供第二電流；第二PFD，耦接於所述第二電流源，用於根據第二分頻時鐘產生第二檢測信號，以控制所述第二電流源；多模分頻器(MMD)，用於將所述振盪時鐘的頻率除以可變除數以產生所述第一分頻時鐘；Σ-△調製器(SDM)，用於根據目標除數產生至少一個調製信號；其中，所述至少一個調製信號的第一部分對應於所述目標除數的整數部分，所述至少一個調製信號的第二部分對應於所述目標除數的小數部分；所述可變除數由所述SDM在所述至少一個調製信號的幫助下控制；累加器，在每個振盪週期中累加所述至少一個調製信號的第二部分的值，以產生累加結果；以及分頻時鐘控制器，其中所述分頻時鐘控制器包括：數位時間轉換器(DTC)，與所述MMD耦接，被配置為基於B倍的振盪週期延遲所述第一分頻時鐘以產生所述第二分頻時鐘，其中，B是由表示所述累加結果的選擇信號控制的整數。
  2. 如請求項1所述的小數-N PLL，其中，所述DTC包括：一個或多個延遲單元，用於分別產生一個或多個延遲時鐘；以及 多工器，用於根據所述選擇信號從多個候選時鐘中選擇時鐘作為第二分頻時鐘，其中所述多個候選時鐘包括所述一個或多個延遲時鐘。
  3. 如請求項1所述的小數-N PLL，其中，所述分頻時鐘控制器還包括：重定時電路，耦接於所述MMD、所述DTC、所述第一PFD和所述第二PFD，用於根據所述振盪時鐘對所述第一分頻時鐘和所述第二分頻時鐘進行重定時。
  4. 如請求項3所述的小數-N PLL，其中，該重定時電路包括：第一觸發器，耦接在所述MMD和所述第一PFD之間，用於在所述振盪時鐘的邊沿將來自所述MMD的所述第一分頻時鐘傳輸到所述第一PFD；以及第二觸發器，耦接在所述DTC和所述第二PFD之間，用於在所述振盪時鐘的邊沿將來自所述DTC的所述第二分頻時鐘傳輸到所述第二PFD。
  5. 如請求項1所述的小數-N PLL，其中，B具有X個候選值，X為大於1的正整數，所述第一電流源和所述第二電流源的總電流為ICP，所述第一電流為(1-(1/X))×ICP，第二電流為(1/X)×ICP。
  6. 如請求項1所述的小數-N PLL，其中，還包括：第三電流源，用於提供第三電流；第三PFD，耦接於所述第三電流源，用於根據第三分頻時鐘產生第三檢測信號，用於控制所述第三電流源；其中，所述分頻時鐘控制器基於B1倍的振盪週期延遲所述第一分頻時鐘以產生所述第二分頻時鐘，並基於B2倍的振盪週期延遲所述第一分頻時鐘以產 生所述第三分頻時鐘，B1和B2中的每一個是由所述選擇信號控制的整數，所述小數-N PLL的總CP電流為ICP，所述第一電流為(1/2n)×ICP，所述第二電流為(1/2n)×ICP，所述第三電流為(2/2n)×ICP，n為大於1的正整數。
  7. 如請求項6所述的小數-N PLL，還包括：第四電流源，用於提供第四電流；第四PFD，與所述第四電流源耦接，用於根據第四分頻時鐘產生第四檢測信號，以控制所述第四電流源；其中所述分頻時鐘控制器根據B3倍的振盪週期延遲所述第一分頻時鐘以產生所述第四分頻時鐘，B3為所述選擇信號控制的整數，所述第四電流為(4/2n)×ICP，n為大於2的正整數。
  8. 一種小數-N鎖相環(PLL)的電荷泵(CP)控制方法，包括：小數-N PLL的第一電流源提供第一電流；所述小數-N PLL的第一相位頻率檢測器(PFD)根據第一分頻時鐘產生第一檢測信號，以控制第一電流源，其中所述第一分頻時鐘是根據具有振盪週期的振盪時鐘產生的；所述小數-N PLL的第二電流源提供第二電流；所述小數-N PLL的第二PFD根據第二分頻時鐘產生第二檢測信號，以控制所述第二電流源；多模分頻器(MMD)將所述振盪時鐘的頻率除以可變除數以產生所述第一分頻時鐘；以及Σ-△調製器(SDM)根據目標除數產生至少一個調製信號；其中，所述至少一個調製信號的第一部分對應於所述目標除數的整數部分，所述至少一個 調製信號的第二部分對應於所述目標除數的小數部分；所述可變除數由所述SDM在所述至少一個調製信號的幫助下控制；累加器在每個振盪週期中累加所述至少一個調製信號的第二部分的值，以產生累加結果；以及所述小數-N PLL的分頻時鐘控制器基於相對於所述第一分頻時鐘的可變延遲來控制所述第二分頻時鐘，其中所述可變延遲是所述振盪週期的整數倍；其中，所述小數-N PLL的分頻時鐘控制器基於相對於所述第一分頻時鐘的可變延遲來控制所述第二分頻時鐘包括：數位時間轉換器(DTC)根據B倍的振盪週期延遲第一分頻時鐘，以產生第二分頻時鐘；其中B是由表示所述累加結果的選擇信號控制的整數。
  9. 根據請求項8所述的方法，其中，根據B倍的振盪週期延遲第一分頻時鐘包括將所述第一分頻時鐘延遲B倍振盪週期，其中，將所述第一分頻時鐘延遲B倍振盪週期包括：分別由一個或多個延遲單元產生一個或多個延遲時鐘；以及多工器根據所述選擇信號從多個候選時鐘中選擇時鐘作為所述第二分頻時鐘，其中所述多個候選時鐘包括所述一個或多個延遲時鐘。
  10. 根據請求項8所述的方法，還包括：重定時電路根據所述振盪時鐘對所述第一分頻時鐘和所述第二分頻時鐘進行重定時。
  11. 根據請求項10所述的方法，其中，根據所述振盪時鐘對所述第一分頻時鐘和所述第二分頻時鐘進行重定時包括： 第一觸發器在所述振盪時鐘的邊沿將來自所述MMD的所述第一分頻時鐘傳輸到所述第一PFD；以及第二觸發器在所述振盪時鐘的邊沿將來自所述DTC的所述第二分頻時鐘傳輸到所述第二PFD。
  12. 根據請求項8所述的方法，其中，B具有X個候選值，X為大於1的正整數，所述第一電流源和所述第二電流源的總電流為ICP，所述第一電流為(1-(1/X))×ICP，第二電流為(1/X)×ICP。
  13. 根據請求項8所述的方法，還包括：第三電流源提供第三電流；第三PFD根據第三分頻時鐘產生第三檢測信號，以控制所述第三電流源；其中，基於B1倍的振盪週期所述第一分頻時鐘被延遲以產生所述第二分頻時鐘，並且基於B2倍的振盪週期所述第一分頻時鐘被延遲以產生所述第三分頻時鐘，B1和B2中的每一個是由所述選擇信號所控制，所述小數-N PLL的總CP電流為ICP，所述第一電流為(1/2n)×ICP，所述第二電流為(1/2n)×ICP，所述第三電流是(2/2n)×ICP，並且n是大於1的正整數。
  14. 如請求項13所述的方法，還包括：第四電流源提供第四電流；第四PFD根據第四分頻時鐘產生第四檢測信號，以控制所述第四電流源；其中，基於B3倍的振盪週期所述第一分頻時鐘被延遲以產生第四分頻時鐘，B3為所述選擇信號所控制的整數，所述第四電流為(4/2n)×ICP，n為大於2的正整數。
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