TWI769852B - 資料延遲均衡的方法 - Google Patents

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Abstract

本發明公開一種資料延遲均衡的方法。該方法包括：提供控制器以執行：放置均衡路徑上的起點和終點單元；放置均衡路徑上的組合邏輯單元；置換均衡路徑中時序單元的類型和驅動強度；置換均衡路徑中組合邏輯單元的類型和強度；圈建遮罩區域；對每一條均衡路徑修復設計規則違例；以及對單元延遲和繞線延遲進行微調。採用本發明中提供的資料延遲均衡的方法，透過提前介入放置單元器件，置換單元器件類型和驅動強度，使得均衡路徑上單元器件延遲趨於一致，繞線延遲趨於一致，均衡路徑偏差大大減小，從而極大地縮短了後端實現的反覆運算週期。

Description

資料延遲均衡的方法
本發明屬積體電路設計領域，尤其涉及一種資料延遲均衡的方法。
隨著數位晶片生產製程越來越複雜，對數位晶片後端設計的要求也越來越高。在一般的積體電路晶片後端設計中，最重要的兩個任務是時序收斂和物理收斂。時序收斂是指電路中的所有邏輯單元能夠滿足預先設定的全部時序達到要求，這些要求通常包括數位邏輯單元設計庫中制定的建立時間(setup time)和保持時間(hold time)，還包括晶片前端開發人員根據晶片的實際使用需求制定的特殊時序要求，這些要求如果得不到滿足，那麼生產出來的晶片就不能在規定的溫度和電壓下實現正確的邏輯功能。而物理收斂則是指所有的佈局佈線必須滿足設計規則檢查(Design Rule Check，DRC)，這些設計規則需要檢查所有的邏輯連接是否在物理上也被連接好，並且滿足連線約束的要求，這些要求一旦得不到滿足，晶片在生產中可能出現短路或者斷路的現象，導致晶片不能正常工作。
並行收發資料介面路徑是提高資料傳輸效率的重要手段，但是由於並行收發資料是用同一時序傳播訊號，用同一時序接收 訊號，隨著數位晶片的時脈頻率越來越高以及並行收發資料介面路徑中的器件增加，佈局佈線稍有差異，將可能導致不同的路徑上產生較大的延遲，可能引起時序的問題。
因此，並行收發資料介面路徑不僅需要滿足正常的建立時間和保持時間的要求，時脈和資料路徑的均衡需求也變得越來越重要。路徑均衡的檢查主要有三種：(1)時脈均衡(clock balance)，即對特定一組或多組暫存器的時脈路徑，需要滿足一定範圍內的時脈偏差；(2)資料均衡(data balance)，即對特定一組或多組並行資料，資料從路徑的起點到路徑的終點的時間偏差需要滿足一定的範圍；(3)時脈和資料均衡，時脈和資料同時需要滿足一定的偏差達到路徑終點。以上三類路徑均衡檢查，一般都需要考慮不同的製程、電壓和溫度處理(Process,Voltage and Temperature，PVT)模式，製程、電壓和溫度是影響電路性能的三個基本因素。由於不同類型的單元器件在不同的PVT條件下延遲模型的變化並非一致，這就給後端實現路徑均衡帶來一定的挑戰。
目前後端工具可以透過指定時脈路徑上的單元器件為固定閾值電壓(Threshold voltage，VT)類型來實現不同PVT條件下時脈均衡。對於資料均衡和時脈資料均衡，目前業界的通常做法是，後端工具實現後，再人工手動調整以達到路徑偏差(skew)要求，但是由於在前期未有人工介入，後端工具在自動佈局佈線過程中，各個資料路徑的相差較大，導致後期均衡路徑很難在不同PVT條件下逼近一個範圍，往往需要花費很長時間多次反覆運算才能達到要求。目前 的並行收發資料介面路徑很難在不同的PVT條件下逼近一個範圍，其主要有以下幾個原因：(1)資料均衡的路徑上通常有許多組合邏輯單元，單元類型多樣，不同的單元器件在不同的PVT條件下，這樣將增大路徑達到均衡的難度；(2)如果均衡路徑跨越距離較長，組合邏輯太分散，為了修復設計規則違例(design rule violation，DRV)中的最大轉換(max transition)和最大電容(max capacitance)違例，後端一般透過***緩衝器或反相器(buffer/inverter)來解決。在***緩衝器之後，一方面將導致均衡路徑上***單元門級數不一致，即不同路徑上邏輯級數的數值不同，從而導致不同路徑上的延遲差異很大；另一方面將導致不同單元門之間的繞線延遲有很大的差異，這樣將導致路徑延遲在不同的PVT條件下偏差變大。這些因素都將會增加路徑延遲在不同PVT條件下的偏差變化。
因此，目前極需一種能資料延遲均衡的方法，能保證各個路徑上的延遲在不同的PVT條件下趨於一致，且器件單元延遲和繞線延遲比值在各個PVT條件下趨於一致，並且能減少反覆運算次數，縮短晶片設計後端的實現週期。
為了上述存在的技術問題，本發明提供一種資料延遲均衡的方法，透過本發明中提供的方法，可以提前置換需要均衡路徑上的組合邏輯單元到特定閾值電壓類型，提前放置組合邏輯單元，***特定級數的反相器或者緩衝器，讓所有均衡路徑上的器件延遲與繞線延遲比值逼近一個特定值，以達到快速反覆運算實現資料均衡的要 求。採用此方法將大大減少反覆運算次數，縮短晶片設計後端實現週期，避免傳統後端在實現資料和時脈路徑均衡時，經過多次反覆運算也難以達到預期效果的情況。
為了實現上述發明目的，本發明提供一種資料延遲均衡的方法，包括以下步驟：提供控制器以執行：放置均衡路徑上的起點和終點單元；放置均衡路徑上的組合邏輯單元；置換均衡路徑中時序單元的類型和驅動強度；置換均衡路徑中組合邏輯單元的類型和強度；圈建遮罩區域；對每一條均衡路徑修復設計規則違例；以及對單元延遲和繞線延遲進行微調。本發明中的資料延遲均衡的方法，透過提前介入放置時序單元和組合邏輯單元，置換單元器件類型和驅動強度，使得均衡路徑上的偏差大大減小，從而極大地縮減了後端實現的反覆運算週期。
優選地，組合邏輯單元在每一條路徑上的位置相同，組合邏輯單元放置的位置為以下位置之一：路徑的起點附近、終點附近或者中間節點區域。透過將組合邏輯單元放置在相同的位置，可以減少因為後端工具組合邏輯單元擺放位置不合適引起的設計規則違例。
優選地，透過置換均衡路徑中時序單元的類型和驅動強度以及置換均衡路徑中組合邏輯單元的類型和強度，解除均衡路徑中因單元類型和驅動強度引起的設計規則違例問題以及使每條均衡路徑符合設計預期。
優選地，對每一條均衡路徑修復設計規則違例時，透 過在路徑上***緩衝器或者反相器進行修復。
優選地，在均衡路徑上***緩衝器或者反相器時，緩衝器或反相器等距離地放置在均衡路徑上，且緩衝器或反相器的級數相等，類型和驅動強度一致。驅動器或反相器等距離地放置在均衡路徑上，有利於減小不同路徑之間的繞線長度差異，進而縮小不同路徑之間的繞線延遲差異；且緩衝器或反相器的級數相等，類型和驅動強度一致時，將可以減小不同路徑上單元類型和邏輯級數值的差異，更容易達到路徑均衡。
優選地，該資料延遲均衡的方法，還包括選擇均衡路徑上的繞線金屬層時，使得繞線延遲在不同的PVT條件下具有漂移一致性。
優選地，選擇均衡路徑上的繞線金屬層時，選擇相同的繞線金屬層或者鄰近的繞線金屬層。透過選擇特定的繞線金屬層，避免因為後端工具自動選擇繞線金屬層導致不同路徑層數之間存在較大差異，進而增大不同路徑的繞線延遲差異。
優選地，該資料延遲均衡的方法適用於並行收發資料介面路徑。因為並行收發資料介面路徑對時脈均衡和路徑均衡皆有較高的要求，採用本方法，使得並行收發資料介面路徑更容易達到均衡。
1:電子裝置
10:控制器
12:記憶元件
101~107:步驟
第1圖為本發明實施例資料延遲均衡方法的流程圖。
第2圖為本發明實施例執行資料延遲均衡的方法的電子裝置的示意 圖。
以下配合附圖及本發明較佳實施例，進一步闡述本發明為達成預定發明目的所採取的技術手段。
本發明提供一種資料延遲均衡的方法，其提前放置均衡路徑上的時序單元和組合邏輯單元，並***特定級數的反相器或者緩衝器，並使所有均衡路徑上的器件延遲和繞線延遲比值逼近一個特定值，以達到快速反覆運算實現資料均衡要求，大大減少反覆運算次數，縮短晶片設計後端的實現週期。
實現路徑均衡目標可以用多項式模型來表示：
Figure 110121148-A0305-02-0008-10
 其中，x ji 為單元延遲，a ji 為單元延遲在各個PVT條件下變化因數，不同PVT條件，a ji 因數不同。y ji 為繞線延遲，單元之間的連線延遲，b ji 為繞線延遲在各個PVT條件下變化因數，b ji 因數不同。d j 為單條均衡路徑的總延遲，n j 為均衡路徑邏輯單元級數。0
Figure 110121148-A0305-02-0009-7
j<m+1，m為資料時脈均衡路徑條數。均衡實現的目標是將d j 在所有條件下逼近一個特定值，滿足均衡路徑偏差(skew)要求。
為了實現上述均衡路徑偏差的要求，在不同的PVT條件下，所有的路徑總延遲dj趨於一個特定值，我們主要目標是保證器件單元延遲和繞線延遲比值在各PVT條件下趨於一致，即要求(1)器件單元延遲需要保持趨於一致；(2)繞線長度需要趨於一致。即 每一條路徑中器件單元延遲和繞線延遲的比值
Figure 110121148-A0305-02-0009-1
滿足在不 同的PVT條件下趨於一致，其中n代表每一條路徑中邏輯單元級數。透過控制每一條路徑中器件單元延遲和繞線延遲的比值，使得每一條路徑在不同PVT條件變化趨於一致，更容易實現不同資料路徑在不同PVT條件下的路徑均衡。
相較於時脈均衡成熟的時脈樹合成(Clock Tree Synthesis，CTS)流程，資料均衡需要人為提前介入，以達到器件單元延遲和繞線延遲比值的一致性。
根據本發明的一方面，提供一種實現時脈資料均衡的方法，如第1圖所示，包括：步驟101：放置均衡路徑上的起點和終點單元，透過提前放置均衡路徑上的起點和終點單元，確定起點和終點的位置，使得每一條均衡路徑的起點和終點在物理上的距離趨於一致，並可以保證多項式中的邏輯單元級數nj相等。在均衡路徑的起點和終點放置的單元可包括暫存器、介面器件單元等。
步驟102：放置均衡路徑上的組合邏輯單元，將組合邏輯單元提前集中放置在路徑的起點附近或者終點附近或者中間節點區域。根據不同的情況，將不同均衡路徑上的組合邏輯單元放置在相同的位置，如對於路徑中有靜態隨機記憶體(Static Random Access Memory，SRAM)的情況，因為其在路徑中且所占面積較大，則可以將所有均衡路徑中的組合邏輯單元均放置在起點附近或終點附近。根據實際的均衡路徑情況，將組合邏輯單元放置在相同的位置，可以將組合邏輯單元放置在路徑的起點附近或者終點附近或者中間節點區域。透過提前將組合邏輯單元放置在相同的位置，將能有效減少由於後端工具組合邏輯單元的擺放不合適而造成的設計規則違例(Design Rule Violation，DRV)問題。
步驟103：置換均衡路徑中時序單元和組合邏輯單元的單元類型(cell type)和驅動強度(driving strength)。首先，透過置換時序單元和組合邏輯單元的單元類型和驅動強度，修復均衡路徑中因為時序單元和組合邏輯單元的單元類型和驅動強度不合適造成的設計規則違例問題；其次，透過置換時序單元和組合邏輯單元的單元類型和驅動強度，使得每一條均衡路徑均符合設計預期。在晶片設計時，對於均衡路徑的延遲有一定的要求，如每一條路徑的最大延遲max[dj]
Figure 110121148-A0305-02-0010-8
500ps(picoseconds)，即每一條均衡路徑在最差情況(worst case)下，也能滿足上述要求。根據不同的製程，均衡路徑最差情況的PVT條件可能存在差異。置換時序單元和組合邏輯單元之後，每一條均衡路徑均能達到設計預期。另外，透過置換時序單元類型和驅動 強度以及置換組合邏輯單元的類型和驅動強度，可以保證所有均衡路徑上的單元類型一致，即多項式中所有的單元延遲xji趨於一致。
步驟104：圈建遮罩區域(blockage)。為了使後端工具將緩衝器或者反相器放置在預期的位置，透過創建適當的遮罩區域，禁止工具在遮罩區域內放置單元器件，來達到預期效果。除此之外，圈建遮罩區域，也能防止後端工具在佈線時，每一條均衡路徑佈線路徑不一致，進而增加繞線延遲的情況。
步驟105：對每一條均衡路徑修復設計規則違例，設計規則違例通常透過在路徑上***緩衝器或者反相器進行修復。如果均衡路徑跨域較遠，***的緩衝器或反相器需要等距離地放置在均衡路徑上，並保證所有均衡路徑上***的緩衝器或者反相器級數相等，保證***單元的類型和驅動強度一致。透過等距離地***緩衝器或者反相器，可以使多項式中單元延遲xji趨於一致，減小均衡路徑之間的差異。
步驟106：為均衡路徑上的線選擇適當的繞線金屬層。目前的積體電路中，均具有多層金屬層，金屬層數的增加，可以使晶片單位面積內的連線密度增加，從而減少晶片的總體面積，還有利於減少佈線擁塞問題。但是，對於設計要求特別高的均衡路徑，如不同路徑的延遲在不同PVT條件下相差不超過60ps，即max[dj]-min[dj]
Figure 110121148-A0305-02-0011-9
60ps。此時，如果不提前人為介入，後端工具則可能對不同的均衡路徑選擇不同層數的金屬層，由於不同金屬層繞線延遲具有一定的差異，跨越多個金屬層的繞線會引入較大的繞線延遲漂 移。因此，對於要求特別高的均衡路徑，需要選擇相同的繞線金屬層或者較為鄰近的繞線金屬層，以減小繞線延遲的漂移，進而保證繞線延遲在不同的PVT條件下漂移的一致性。
步驟107：對單元延遲和繞線延遲進行微調。由於均衡路徑一般條數較多，不可避免地會發生路徑距離略有偏差，即使等距離放置的緩衝器也存在有些路徑線繞得遠一些，有些路徑線繞得近一些。因此，需要微調單元器件延遲和繞線延遲的比例，使得在每個PVT條件下趨於一致。
透過上述步驟可以看出，本發明提供的資料延遲均衡的方法具有以下優點：(1)透過提前放置單元器件，可以使得均衡路徑在物理上的距離趨於一致，且透過選擇擺放位置，減少由於組合邏輯的擺放不合適而造成的設計規則違例問題；(2)透過置換單元元件的類型和驅動強度，使得均衡路徑上的單元類型趨於一致，並可以提前解除因為單元元件的類型和驅動強度引起的設計規則違例問題；(3)在均衡路徑上等距離地***緩衝器或反相器，使得所有均衡路徑上***的緩衝器或反相器級數相等；(4)該方法中均衡路徑上的單元器件延遲趨於一致，繞線延遲趨於一致，並且保證每條路徑上的器件延遲和繞線延遲的比值趨於一致，使得均衡路徑偏差大大減小，從而極大地縮減了後端實現的反覆運算週期，避免了傳統後端實現資料和時脈路徑均衡時，經過多次反覆運算也難以達到預期結果的情況。
請參照第2圖，第2圖為本發明實施例執行資料延遲均 衡的方法的電子裝置1的示意圖。電子裝置1包括控制器10以及記憶元件12。控制器10可用以執行如第1圖的方法流程。記憶元件12耦接至控制器10，並可用以儲存控制器10運作過程所需要的各類資訊。
在本實施例中，控制器10可以為任意形式具運算能力的處理器(processor)。記憶元件12則可以為任意型式的記憶體、硬式磁碟機或光碟等本領域技術人員熟知的資料儲存裝置，沒有一定的限制。
透過本發明資料延遲均衡的方法，在不影響正確性的前提下，控制器10可使所有均衡路徑上的器件延遲和繞線延遲比值逼近一個特定值，達到快速反覆運算實現資料均衡要求，大大減少反覆運算次數，縮短晶片設計後端的實現週期。
以上所述，僅為本發明較佳的具體實施方式，但本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，根據本發明的技術方案及其發明構思加以等同替換或改變，都應涵蓋在本發明的保護範圍之內。
101～107：步驟

Claims (8)

  1. 一種資料延遲均衡的方法，包括：提供控制器以執行：放置均衡路徑上的起點和終點單元，其中每一條均衡路徑的起點和終點在物理上的距離趨於一致；放置均衡路徑上的組合邏輯單元，將不同均衡路徑上的組合邏輯單元放置在相同的位置；置換均衡路徑中時序單元的類型和驅動強度；置換均衡路徑中組合邏輯單元的類型和強度；圈建遮罩區域；對每一條均衡路徑修復設計規則違例；以及對單元延遲和繞線延遲的比例進行微調，使每一條路徑中單元延遲和繞線延遲的比值在不同PVT條件下趨於一致。
  2. 如申請專利範圍第1項所述之資料延遲均衡的方法，其中所述組合邏輯單元在每一條路徑上的位置相同，組合邏輯單元放置的位置為以下位置之一：路徑的起點附近、終點附近或者中間節點區域。
  3. 如申請專利範圍第1項所述之資料延遲均衡的方法，其中透過置換均衡路徑中時序單元的類型和驅動強度以及置換均衡路徑中組合邏輯單元的類型和強度，解除均衡路徑中因單元類型和 驅動強度引起的設計規則違例問題以及使每條均衡路徑符合設計預期。
  4. 如申請專利範圍第1項所述之資料延遲均衡的方法，其中對每一條均衡路徑修復設計規則違例時，透過在路徑上***緩衝器或者反相器進行修復。
  5. 如申請專利範圍第4項所述之資料延遲均衡的方法，其中在均衡路徑上***緩衝器或者反相器時，緩衝器或反相器等距離地放置在均衡路徑上，且緩衝器或反相器的級數相等，類型和驅動強度一致。
  6. 如申請專利範圍第1項所述之資料延遲均衡的方法，其還包括選擇均衡路徑上的繞線金屬層時，使得繞線延遲在不同的PVT條件下具有漂移一致性。
  7. 如申請專利範圍第6項所述之資料延遲均衡的方法，其中選擇均衡路徑上的繞線金屬層時，選擇相同的繞線金屬層或者鄰近的繞線金屬層。
  8. 如申請專利範圍第1項所述之資料延遲均衡的方法，其中所述資料延遲均衡的方法適用於並行收發資料介面路徑。
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