CN2935475Y - 具有备用元件的半导体晶片 - Google Patents

Abstract

本实用新型提供一种具有备用元件的半导体晶片，包含有一基底、一备用元件，配置于该基底之上以及多个金属层及金属洞垂直堆叠于该一输入输出端口之上，其中该多个金属层位于基板最外侧的金属层是为一最高阶金属层，而该输入输出端口是通过该最高阶金属层连接至一***电压或是接地电压。本实用新型由于输入输出端口已使用高阶的金属作为接点，所以只需修改少数几层高阶的金属层即可，大大的节省了成本。

Description

具有备用元件的半导体晶片

技术领域

本实用新型关于一种半导体装置，特别关于一种具有备用元件的半导体装置。

背景技术

在集成电路的设计阶段，为了使产品能避免设计上的错误，有必要对于设计出的样品作测试，并进一步的除错及修改，例如利用新增(删除)元件或是切断(导接)连接的方式。

由于集成电路设计完成后，难免有不可避免的逻辑问题(或之后想改变原始设计的逻辑功能)，需临时变更设计时，由于集成电路无法再额外增加元件。因此，集成电路在布局时，除了有标准的逻辑元件(standard cell)外，一般设计者会将多个备用元件(sp are cell)预先配置进集成电路的布局中，以用来修正设计上的错误。备用元件(spare cell)可以是标准元件中部分的逻辑元件，而结构上也因此一模一样，两者之间的差别只在于其信号输入端与输出端未与其他任何单元相连，而连接至***电压(power)或是接地电压(ground)，因此失去逻辑功能，但这并不影响集成电路设计中标准元件一般的逻辑运算结果。

请参照图1，是显示一般集成电路的除错程序，而除错所最常使用的方法则包括设计变更(engineering change order，ECO)及电子束(fiber ion beams，FIB)除错。如图1所示，当集成电路设计完成110，经测试后进行除错120，此时可先经由电子束除错130验证，或是直接以设计变更140。当以电子束除错130验证，除错成功后150则进行后续集成电路的设计变更140，除错成功后160则完成集成电路的设计170。

电子束(FIB)及设计变更(ECO)改变逻辑方式可依需求只利用金属层做重新连接即可，或使用备用元件的逻辑特性再加上改变金属层连接的模式来完成。一般来说，电子束(FlB)的方法需破坏晶片，找到适当空间的位置向下挖至欲修改的金属，上面除了不能有其他层金属，距离旁边金属亦得有足够距离，再进行化学蚀刻来切割与金属沉积来做连接。电子束(FIB)无法改变基底层(baselayer)的结构而只能改变金属层，因此若要利用备用元件来做电子束(FIB)除错，也只是将输入输出端口的金属接线做切割及重新连接。设计变更(ECO)则是须重新修改部分光罩制作晶片，其方法可以是增加或减少元件及金属接线，甚至也可以取代已存在的元件，而维持大部分元件的位置而只改变少数逻辑运算功能，主要的目的是可保留晶片中大部分的设计特性。

然而，为了减少备用元件对晶片中其他标准元件绕线的影响，在现有集成电路中，备用元件的输入输出端口通常会用低阶金属绕线(例如金属层1(metal 1)及金属层2(metal 2))等来连接***电压(power)或是接地电压(ground)，因此，若欲利用备用元件进行电子束(FIB)或设计变更(ECO)来除错，通常会因为这个限制而难以执行。对于电子束(FIB)除错，这些备用元件输入输出端口的金属线若为低阶金属(例如金属层1及金属层2)接线，意指有太多其他层金属可能会因绕线而覆盖在上面，所以使用备用元件来除错将不会有太多空间可以做电子束(FIB)除错。此外，设计变更(ECO)的原理与电子束(FIB)类似，差别在于ECO除错并不会破坏晶片，而是利用修改光罩的方法，用以制造出具有不同绕线的晶片。然而，传统使用低阶金属作为输入输出端口的备用元件在进行ECO时必需修改多层光罩，因此，修改的光罩层数越多，则造成成本的增加幅度越大。

实用新型内容

在现有集成电路中，所有标准元件及备用元件的输入输出端口的信号接点，皆定义在低阶金属层(第1层金属层)的绕线格子(routing grid)上，虽然可以有效地保留绕线资源，但如此却也影响了进行离子束(FIB)及设计变更(ECO)执行除错的工作能力，因为当我们需利用备用元件时，都得先割断最低阶的金属连接线及移除上面的高阶金属层。因此本实用新型的目的即在提供一具有备用元件的半导体装置，其是使用最高阶金属层作为备用元件输入输出端口的信号接点，避免现有的问题。此外，由于该备用元件是使用最高阶金属层与***电压或是接地电压连接，会牺牲一点其他金属的绕线资源，因此本实用新型进一步搭配新的金属层堆叠结构(例如为交叉形堆叠结构)来节省绕线资源。

本实用新型提供一种具有备用元件的半导体装置，包含有一基底、一备用元件；配置于该基底之上，该备用元件具有一输入输出端口；以及多个金属层及金属洞垂直堆叠于该一输入输出端口之上，其中该多个金属层位于基板最外侧的金属层是为一最高阶金属层，而该输入输出端口是通过该最高阶金属层是使连接至一***电压或是接地电压。

本实用新型所述具有备用元件的半导体装置，其中在该多个金属层中，两两相邻的金属层是以一堆叠结构所堆叠而成，该堆叠结构是符合集成电路布局的设计法则，如金属最小面积、最小宽度的法则，例如为正方形堆叠结构、长条形堆叠结构、或交叉形堆叠结构。

本实用新型所述的具有备用元件的半导体晶片，该基底是为一使用硅材料的p型基板。

本实用新型所述的具有备用元件的半导体晶片，该多个金属层的堆叠高度是不影响电源平面规划。

本实用新型所述的具有备用元件的半导体晶片，该备用元件包含一逻辑元件，具有逻辑功能。

本实用新型所述的具有备用元件的半导体晶片，除了该最高阶金属层外，其他的金属层外包围一金属封锁层(metal blockagelayer)。

本实用新型所述的具有备用元件的半导体晶片，包含一n沟道金属氧化物半导体(NMOS)晶体管。

本实用新型所述的具有备用元件的半导体晶片，包含一p沟道金属氧化物半导体(PMOS)晶体管。

本实用新型所述具有备用元件的半导体晶片，由于输入输出端口已使用高阶的金属作为接点，所以只需修改少数几层高阶的金属层即可，大大的节省了成本。

附图说明

图1是显示一般集成电路的除错程序。

图2是显示本实用新型一较佳实施例所述的具有备用元件的半导体装置，其是为1P6M的集成电路(p型硅基底搭配6层金属层)。

图3为使用图2所述的集成电路进行离子束及设计变更除错的示意图。

图4是显示本实用新型一较佳实施例所述的金属层堆叠结构的正方形堆叠结构。

图5是显示本实用新型一较佳实施例所述的金属层堆叠结构的长条形堆叠结构。

图6a是显示本实用新型一较佳实施例所述的金属层堆叠结构的交叉形堆叠结构。

图6b是为图6a沿A-A’的切线的剖面结构图。

图7是显示本实用新型一较佳实施例的逻辑门备用元件经自动配置及绕线(APR)的数字电路设计的集成电路。

具体实施方式

根据本实用新型一较佳实施例，本实用新型所述的具有备用元件的半导体装置，可为一1P6M的集成电路200(p型硅基底搭配6层金属层)，如图2所示。该集成电路200包含有一基底210，在该基底210上形成有一标准元件、一备用元件220。在此实施例中，备用元件220区包含一n沟道金属氧化物半导体晶体管(nMOStransistor)；其中，该基底210可为一使用硅材料的p型基板、p+掺杂区222、与一多晶硅层240(Polysilicon layer)位于两相邻的N+掺杂区223之上。该多晶硅层240用来形成该n沟道金属氧化物半导体的栅极，经适当绕线连接后，可作为该备用元件220的输入输出端口。另一方面，备用元件220区也可包含一p沟道金属氧化物半导体晶体管(pMOS transistor)，一互补式金属氧化物半导体晶体管(CMOS transistor)，或其它半导体元件。该备用元件220具有预定的逻辑功能，可应用于离子束或设计变更除错制程。该备用元件利用多个金属层(第一层金属层251、第二层金属层252、第三层金属层253、第四层金属层254、第五层金属层255、第六层金属层256)及介层窗插塞(via)241、242、243、244、245及246将输入及输出端导接至最高阶金属层(该最高阶金属层为多个金属层中位于基板最外侧的金属层)，在本实施例为第六层金属层256。该多个金属层的堆叠高度是不影响电源平面规划。

多个金属层间是以金属内连线结构导通，亦即二金属层间以介层窗插塞(via)使二者电连接。在备用元件220中，输入输出端口、第一层金属层251、第二层金属层252、第三层金属层253、第四层金属层254、第五层金属层255及第六层金属层256之间，分别依序利用介层窗插塞(via)241、242、243、244、245及246使其互相电性连接。值得注意的是，在本实用新型中，多个金属层及金属洞垂直堆叠于一输入端口及一输出端口之上，而该输入端口及输出端口是通过该最高阶金属层(第六层金属层256)连接至一***电压或是接地电压。

请参照图3，是使用图2所述的集成电路200进行离子束及设计变更除错的范例。当欲进行离子束除错而需启用备用元件220时，即先利用离子束切断标准元件与前级(或后级)电路的导接部(第四层金属层254)，并以离子束切断备用元件最高阶金属层(第六层金属层256)与***电压或是接地电压的连接。接着，只需利用设计变更将备用元件的最高阶金属层(第六层金属层256)与前级(或后级)电路导接而启用备用元件220。

由于该备用元件是使用最高阶金属层与***电压或是接地电压连接，会牺牲一点其他金属的绕线资源，因此本实用新型进一步搭配新的金属层堆叠结构(例如为交叉形堆叠结构)来节省绕线资源。

在本实用新型另一较佳实施例中，是将备用元件随机放置在晶片中，而电源平面规划的金属线已占去绕线空间，为了避免影响一般的绕线，所以在底下则尽量不摆放，最后才将标准元件放在其他空间位置。我们以6层金属制程的晶片为例，其面积大小为4.4e+7μm²，且大多数模块元件为存储器的晶片。所有标准元件及备用元件共有203563个，其他模块元件大小不列入计算，则标准元件总面积占可放置的面积约76.76％，而备用元件共1890个且包含了8种逻辑型态，占标准元件总数的0.9 3％。接着，在此实施例中是利用新的金属层堆叠结构来节省绕线资源，该新的金属层堆叠结构包含正方形堆叠结构、长条形堆叠结构、及交叉形堆叠结构，说明如下：

正方形堆叠结构：如图4所示，上层金属及下层金属为正方形金属层，在此结构中每一层金属与四周绕线格子上其他金属最小距离较不够，四周无法布置绕线。换句话说，此正方形金属层已占去四周绕线格子上的绕线空间。

长条形堆叠结构：如图5所示，上层金属及下层金属为长条形金属层，并平行堆叠，结构中每一金属层与上方绕线金属最小距离较不足，但左、右、下方及其他金属则符合。换句话说，此长条形金属层已占去上方绕线格子的绕线空间。

交叉形堆叠结构：如图6a所示，根据每一层金属绕线特性摆放，如M2、M4、M6为垂直方向绕线，则M3及M5为水平方向，每一层金属皆有一个方向会与其他绕线金属最小距离不足。换句话说，此交叉形金属层已占去上方与右方绕线格子的绕线空间。请参照图6b，是为图6a沿A-A’的切线的剖面结构图。该备用元件是为一p沟道金属氧化物半导体晶体管(pMOS transistor)，位于n型阱之上，由图中可知，M1/M3与M2/M4绕线方向是不相同。

为使本实用新型的特征能更明确，以下是将本实用新型所述的三种金属层堆叠结构与一般标准元件当做备用元件进行比较：

当标准元件当作备用元件使用时，晶片中绕线总长度为24375091.3μm，而使用正方形堆叠结构时，绕线总长度为24407661.43μm，共增加了0.13％，若使用垂直长条形则增加0.06％，而十字形结构增加最少，只有0.04％。与一个绕线格子距离不足就代表将没有金属可以穿越过，更不用说要放置金属洞与换线，而无论是长条形或交叉形堆叠结构，每一层金属冲击到的只有一个方向的那一层，但正方形堆叠结构的每一层金属则是四周都没有绕线可以经过，所以额外增加的绕线长度最长。请参照图7，是显示逻辑门备用元件经自动配置及绕线(APR)的数字电路设计的集成电路，以该集成电路为例，可知其输入端口皆用最高层金属层(metal 4)连接，圆圈内则为正方形的堆叠结构。此外，为避免在APR步骤中使用堆叠结构最高阶以外的金属来绕线，除了该最高阶金属层外，可将其他的金属层外包围一金属封锁层(metal blockage layer)。

本实用新型最显著的优点在于不需要增加额外光罩，只要在备用元件输入输出端口上堆叠金属与金属洞，覆盖在堆叠结构上面的金属机会也因此变少，使用备用元件做FIB除错成功的机会就越大，解决了使用标准元件当备用元件时，因上面有太多其他层金属，而无法轻易地切断较低阶金属及重新连接的问题。另外要利用备用元件做金属ECO改变逻辑运算功能时，也不需修改所有的金属层，才能使备用元件输入输出信号接至正确位置，本实用新型由于输入输出端口已使用高阶的金属作为接点，所以只需修改少数几层高阶的金属层即可，大大的节省成本。此外，本实用新型所述的具有备用元件的半导体装置虽然需要牺牲一点其他金属的绕线资源，但使用适当的堆叠结构，如交叉形堆叠结构，则能省下绕线资源。

以上所述仅为本实用新型较佳实施例，然其并非用以限定本实用新型的范围，任何熟悉本项技术的人员，在不脱离本实用新型的精神和范围内，可在此基础上做进一步的改进和变化，因此本实用新型的保护范围当以本申请的权利要求书所界定的范围为准。

附图中符号的简单说明如下：

110：集成电路设计

120：经测试后进行除错

130：电子束除错

140：设计变更

150、160：除错成功

170：完成集成电路的设计

200：集成电路

210：基底

220：备用元件

221：n型阱(n-well)

222：P+掺杂区

223：N+掺杂区

240：多晶硅层

241、242、243、244、245及246：介层窗插塞(via)

251：第一层金属层

252：第二层金属层

253：第三层金属层

254：第四层金属层

255：第五层金属层

256：第六层金属层

Claims (9)

1.一种具有备用元件的半导体晶片，其特征在于，所述具有备用元件的半导体晶片包含：

一基底；

一备用元件，配置于该基底之上，该备用元件具有一输入输出端口；及

多个金属层及金属洞垂直堆叠于该一输入输出端口之上，其中该多个金属层中位于基板最外侧的金属层是为一最高阶金属层，而该输入输出端口是通过该最高阶金属层连接至一***电压或是接地电压。

2.根据权利要求1所述的具有备用元件的半导体晶片，其特征在于，相邻的金属层是构成一正方形堆叠结构。

3.根据权利要求1所述的具有备用元件的半导体晶片，其特征在于，相邻的金属层是构成一长条形堆叠结构。

4.根据权利要求1所述的具有备用元件的半导体晶片，其特征在于，相邻的金属层是构成一交叉形堆叠结构。

5.根据权利要求1所述的具有备用元件的半导体晶片，其特征在于，该基底是为一使用硅材料的p型基板。

6.根据权利要求1所述的具有备用元件的半导体晶片，其特征在于，该备用元件包含一逻辑元件。

7.根据权利要求1所述的具有备用元件的半导体晶片，其特征在于，除了该最高阶金属层外，其他的金属层外包围一金属封锁层。

8.根据权利要求1所述的具有备用元件的半导体晶片，其特征在于，包含一n沟道金属氧化物半导体晶体管。

9.根据权利要求1所述的具有备用元件的半导体晶片，其特征在于，包含一p沟道金属氧化物半导体晶体管。

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