CN116504813A - 一种集成二极管的沟槽型碳化硅mosfet - Google Patents

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Abstract

本发明属于功率半导体器件技术领域，涉及一种集成二极管的沟槽型碳化硅MOSFET。本发明引入的分离栅、P型JFET区和P+屏蔽区共同降低了器件的栅漏电容，对器件的开关能力进行了优化；此外所述的P型JFET区和P+屏蔽区，能够有效缓解氧化层内部的电场集中，保护氧化层的可靠性；本发明在沟槽左侧引入的N型注入区与分离栅和P型JFET区组成双栅JFET结构，形成一个导电通道，降低器件导通电阻的同时，箝制了器件的饱和电流，提高了器件的短路耐受时间；在沟槽右侧N型注入区、P+屏蔽区以及分离栅形成了一个SBR结构，代替体二极管起到续流作用，改善器件的第三象限特性。所述N型注入区由本发明所提出的特殊工艺制得，获得高性能N型注入区的同时提高良率并节省成本。

Description

一种集成二极管的沟槽型碳化硅MOSFET
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种集成二极管的沟槽型碳化硅MOSFET及其制作方法。
背景技术
过去的几十年，随着科技快速的发展，电能已经出现在人类生活的方方面面，如何更高效地利用电能一直是研究的重点之一。但是现在无论是水电、核电、火电还是风电，甚至各种电池提供的化学电能，大部分均无法直接使用，75％以上的电能应用需由功率半导体器件进行变换以后才能供设备使用。而在能源问题和环保问题越来越被人们关注的今天，社会对电力电子***的效率有了更高的需求，对功率半导体器件的性能也提出了更高的要求。
自上世纪50年代发明第一只硅(Si)晶闸管开始，各种Si基功率器件的发展已经颇为成熟，占据了市场的主要份额。但经过60余年的发展，硅基器件阻断能力和通态损耗的折衷关系已逐渐逼近其材料的物理极限。因此宽禁带材料与器件受到越来越多的重视，材料特性更为出众的碳化硅器件开始逐渐在某些领域显示出独特的优势。作为第三代半导体材料，相比于Si来说，SiC具有近十倍的击穿电场，可以让SiC功率器件承受更高的电压；更大的禁带宽度和更高的热导率来接受更高的工作温度；更高的电子饱和漂移速度来适应更高的工作频率。SiC材料本身具有的这些优势，使得SiC功率器件能够在目前大部分的功率器件应用范围展现出足以取代Si基功率器件的潜力。
目前，SiC MOSFET已经在650V-1200V等电压等级的区间占有了一部分市场。然而，传统的平面栅结构由于沟道电阻高，沟道密度低等缺点，其性能的提升仍然受到一定的限制。因此，沟道密度更高的沟槽型MOSFET结构成为了SiC功率器件的研究热点之一。图1展示了一种传统沟槽型SiC MOSFET的结构示意图，该结构中沟槽的引入消除了平面栅结构的JFET效应，减小了元胞的尺寸，提升了器件的沟道密度，减小了沟道电阻，显著的提升了器件的性能。然而，沟槽型SiC MOSFET沟道密度的提升进一步提高了器件的饱和电流密度，导致在SiC平面MOSFET中本就存在的短路可靠性问题变得更为严重，使器件的可靠性变差。同时，沟槽的引入也增加了器件的寄生电容，影响了器件的开关速度。而且，因为SiC材料本身的宽禁带特性其沟槽底部氧化层中的电场集中现象较Si基沟槽MOS更为严重，这给沟槽拐角处的氧化层可靠性带来极大的挑战。而且因为SiC材料本身的宽禁带特性，SiC MOSFET的体二极管开启电压较高，且长期使用会发生双极退化效应。所以在实际应用时，经常要在器件外部反并联一个功率二极管来续流，但这样会增加成本，同时引入寄生参数。
发明内容
为了降低器件的开关损耗，提高器件的短路耐受能力，改善器件的第三象限特性，本发明提供一种非对称集成二极管的沟槽型碳化硅MOSFET及其制作方法。本发明所提出的集成二极管的沟槽型碳化硅MOSFET中的沟槽栅结构分为控制栅、与源极短接的栅电极以及与源极短接的分离栅三部分，沟槽底角被N型注入区和P+屏蔽区包裹住。该栅极结构和引入的P+屏蔽区能有效减小器件的栅电容和栅电荷，从而提高了器件的开关速度，降低了器件的动态损耗。此外，本发明在沟槽左侧凹型N型注入区与分离栅结构、P型JFET区在沟槽侧壁位置形成了一个JFET结构。在正常导通时，JFET结构给电子提供了一条在沟槽侧壁的导电通路，而在漏极电压较高时，N型注入区会被夹断，从而达到降低器件的饱和电流，提高了器件的短路耐受能力的目的。而在沟槽右侧，N型注入区在沟槽侧壁形成了一条从源极到漏极的导电通路。在器件正常工作时，导电通路受到P型屏蔽区以及分离栅结构影响关断，而当器件需要在反向电压下续流时，导电通路开启，代替体二极管起到续流作用，改善器件的第三象限特性。本发明中的N型注入区均由离子注入工艺完成，对光刻精度要求不高，降低了工艺门槛。
为解决上述技术问题，本发明实施例提供一种集成二极管的沟槽型碳化硅MOSFET，其元胞结构包括从下至上依次层叠设置的背部漏极金属12、N+衬底11、N-漂移区10和源极金属1；
所述N-漂移区10的顶层一侧中具有第一P+屏蔽层5-1，所述N-漂移区10的顶层另一侧中具有第二P+屏蔽层5-2，所述第一P+屏蔽层5-1和所述第二P+屏蔽层5-2的结深一致，所述第一P+屏蔽层5-1和所述第二P+屏蔽层5-2之间的所述N-漂移区10的顶层中具有沟槽栅结构，且所述第二P+屏蔽层5-2延伸至所述沟槽栅结构下，所述第一P+屏蔽层5-1和所述沟槽栅结构之间的所述N-漂移区10的顶层中具有P型JFET区7，所述P型JFET区7的顶层中具有P型沟道区6，所述P型沟道区6的顶层中具有第一N+源极区4-1，所述第二P+屏蔽层5-2的顶层中具有第二N+源极区4-2，所述P型JFET区7的掺杂浓度低于所述P型沟道区6的掺杂浓度；所述源极金属1位于所述第一N+源极区4-1、第二N+源极区4-2、所述第一P+屏蔽层5-1、所述第二P+屏蔽层5-2和所述沟槽栅结构上，所述源极金属1与所述沟槽栅结构之间具有绝缘介质层2；
所述沟槽栅结构包括从下至上依次层叠设置的分离栅3-3、第四氧化层8-4和控制栅结构，所述控制栅结构包括间隔设置的控制栅3-1和栅电极3-2，所述控制栅3-1和栅电极3-2之间具有第一氧化层8-1，所述栅电极3-2和分离栅3-3均与源极金属1等电位，所述控制栅3-1和栅电极3-2的顶部与沟槽顶部齐平，所述控制栅3-1与沟槽侧壁之间具有第二氧化层8-2，所述栅电极3-2与沟槽侧壁之间具有第三氧化层8-3，所述分离栅3-3与沟槽侧壁之间具有第五氧化层8-5，所述分离栅3-3与沟槽底部之间具有第六氧化层8-6，所述第六氧化层8-6的厚度不小于第五氧化层8-5的厚度；所述控制栅3-1的下表面低于P型沟道区6的下表面，所述P型JFET区7的下表面不低于所述沟槽栅结构的下表面，且不高于所述分离栅3-3的下表面，控制栅3-1、第二氧化层8-2和P型沟道区6组成了MOS结构；
所述P型JFET区7与所述沟槽栅结构之间具有第一N型注入区9-1，且第一N型注入区9-1延伸至所述沟槽栅结构下，使所述第一N型注入区9-1呈“L”状，所述第一N型注入区9-1的上表面与所述P型JFET区7的上表面齐平，所述第一N型注入区9的结深不深于所述第一P+屏蔽层5-1的结深，从而在MOS结构下方形成由P型JFET区7、第一N型注入区9-1以及分离栅3-3组成的寄生双栅JFET结构；所述寄生双栅JFET结构的饱和电流低于所述MOS结构的饱和电流；
所述第二P+屏蔽层5-2与所述沟槽栅结构之间具有第二N型注入区9-2，且第二N型注入区9-2延伸至所述沟槽栅结构下，使所述第二N型注入区9-1呈“L”状，所述第一N型注入区9-1和所述第二N型注入区9-2的宽度不大于所述P型沟道区6宽度的1/4且浓度不小于1e17 cm-3，所述第二N型注入区9-2的上表面与所述第二P+屏蔽层5-2的上表面齐平，从而形成由第二N型注入区9-2、第二P+屏蔽层5-2以及分离栅3-3组成的寄生SBR(超势垒二极管)结构。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步的，N型注入区在形成过程中可根据设计需要，通过调整注入角度及计量获得不同浓度与深度的N型注入区。
进一步的，第二氧化层8-2的厚度小于第四氧化层8-4的厚度。
采用上述进一步方案的有益效果是：可以使N型注入区9的浓度更高，从而降低器件的导通电阻，改善正向导通特性。
进一步的，所述沟槽栅结构侧边的N型注入区的横向宽度与所述沟槽栅结构下方的N型注入区的纵向宽度相同。
进一步的，所述第一N型注入区9-1和第二N型注入区9-2的结深不小于第二P+屏蔽层5-2的结深。
进一步的，所述第一N型注入区9-1和第二N型注入区9-2的结深与所述第二P+屏蔽层5-2的结深相同。
进一步的，所述控制栅3-1和栅电极3-2的形状为鳍状或矩形。
进一步的，所述N-漂移区10中具有交替设置的P柱13和N柱14，从而形成超结结构，该超结结构可占据部分漂移区，也可占据整个漂移区。
进一步的，第六氧化层8-6的厚度不小于第五氧化层8-5的厚度。
进一步的，所述控制栅3-1和栅电极3-2为金属栅电极或多晶硅栅电极。
进一步的，源极金属1选取钛、镍、铜和铝中的一种或前述多种金属构成的多层组合。
进一步的，器件所用的半导体材料为SiC、硅、锗、氮化镓和金刚石中的任意一种或多种。
为解决上述技术问题，本发明实施例提供一种集成二极管的沟槽型碳化硅MOSFET的制作方法，包括以下步骤：
步骤1：选取N型重掺杂SiC片作为器件的N+衬底11，采用外延工艺，在N型重掺杂SiC片上形成N-漂移区10；
步骤2：通过离子注入和退火工艺，形成器件的P型JFET区7；
步骤3：通过离子注入和退火工艺，形成器件的P型沟道区6；
步骤4：采用光刻工艺并通过多次离子注入以及退火工艺，形成器件的第一P+屏蔽层5-1和第二P+屏蔽层5-2；
步骤5：采用光刻工艺并通过多次离子注入以及退火工艺，形成器件的第一N+源极区4-1和第二N+源极区4-2；
步骤6：通过刻蚀工艺形成沟槽，并通过倾斜离子注入在沟槽底部形成“凹”状的N型注入区；
步骤7：在沟槽底部和侧壁以及漂移区表面生成氧化层，并在沟槽内部填充多晶硅；
步骤8：通过刻蚀工艺将部分多晶硅和部分氧化层刻蚀掉，形成分离栅3-3以及第五氧化层8-5；
步骤9：通过淀积和刻蚀工艺，在分离栅顶部和沟槽侧壁形成氧化层，并在沟槽内部填充多晶硅3；
步骤10：通过刻蚀将部分多晶硅3刻蚀掉，形成控制栅3-1、栅电极3-2、第二氧化层8-2和第三氧化层8-3；
步骤11：通过淀积形成第一氧化层8-1，对器件表面进行平整处理后淀积形成介质层2；
步骤12：器件正面淀积金属，形成金属源极1，翻转SiC片，在SiC片背面淀积金属，在N+衬底11下表面形成背部漏极金属12。
本发明的工作原理如下：
本发明通过引入分离栅3-3、P型JFET区7和P+屏蔽区5，有效屏蔽了栅漏之间的耦合，降低了栅漏电容，提高了器件在高频下的工作能力。控制栅3-1和栅电极3-2的设计则极大地减小了栅源之间的交叠面积，从而极大地减小了器件的栅源电容，进一步优化了器件的驱动过程。同时，在所述P型JFET区7与分离栅3-3的双重作用下，引入的窄宽度且高掺杂的第一N型注入区9-1处形成与沟槽MOS结构串联的寄生双栅JFET结构。得益于较高浓度的N型注入区9，器件在该处的导通电阻得到了较大的改善，且寄生双栅JFET结构的饱和电流低于MOS结构；此外，栅电极3-2、N+源极区4和P型JFET区7通过MOSFET的源极金属连接在一起并作为由第二N型注入区9-2、第二P+屏蔽区5-2以及第一分离栅3-3组成的寄生SBR(超势垒二极管)结构的阳极，SBR的阴极共享MOSFET的漏电极。由于第二N型注入区9-2被第一分离栅3-3和第二P+屏蔽区5-2双边耗尽，第二N型注入区9-2导电通道发生夹断。因此，当器件工作在正向导通状态时，SBR的阴极电压高于阳极电压，处于几乎没有漏电流的阻断状态，对器件的耐压能力没有影响。
当器件处于正常工作状态时，由于该寄生双栅JFET结构的存在，N-漂移区11与P型沟道区6之间将只存在第一N型注入区9-1这一电子导电通路，此时由于N型注入区9下漂移区的电位较低且N型注入区9的浓度较高，分离栅3-3与P型JFET区7对N型注入区9的双边耗尽作用较弱，器件在该处的导通电阻得到了较大的改善，极大的改善了器件的正向导通损耗。
当器件发生短路时，N型注入区9下漂移区的电位将迅速上升，此时分离栅3-3与P型JFET区7对第一N型注入区9-1的双边耗尽作用急剧增加，N型注入区9被大幅耗尽，其作为导电通路的能力将被进一步限制，寄生JFET结构的饱和电流将箝制整个器件急剧增大的电流，从而达到改善器件短路耐受能力的目的。
当器件工作在正向阻断状态时，P+屏蔽区5、P型JFET区7与N-漂移区11之间产生的耗尽层对沟槽拐角处氧化层形成双重保护作用；分离栅底部的厚氧化层8-4与低掺杂P型JFET区7带来的耗尽作用进一步提高器件的耐压能力。
功率MOSFET在工作时，会不可避免地进入第三象限(反向导通状态)。此时SiCMOSFET源极电位高于漏极，对SBR则是阳极电压高于阴极电压，第二P+屏蔽区5-2与第二N型注入区9-2之间的PN结处于正偏状态，第一分离栅3-3对第二N型注入区9-2的耗尽作用被抑制，原本被夹断的导电通路将开启。当两端电压高于SBR的开启电压时，SBR将先于体二极管开启，且钳位体二极管两端电压。此外，SBR为多子器件，不存在双极退化效应与反向恢复时间。
特别的，本发明所设计的N型注入区9由沟槽刻蚀后通过倾斜侧壁离子注入工艺完成，该工艺在获得窄宽度且高掺杂N型注入区9的同时极大的降低了对光刻精度的要求，有益于提高良率并节省成本。
本发明的有益效果表现在：
一，本发明中的第一分离栅3-3、P型JFET区7和P+屏蔽区5共同降低了器件的栅漏电容，控制栅3-1和栅电极3-2降低了器件的栅源电容，对器件的开关能力进行了优化，使得器件具有了更高的开关速度和更低的开关损耗，提高了器件在高频下的工作能力，此外所述的P型JFET区7和P+屏蔽区5在器件耐高压时，能够有效缓解沟道底部氧化层内部的电场集中现象，保护氧化层的可靠性，同时分离栅底部的厚氧化层8-4与低掺杂P型JFET区6带来的耗尽作用进一步提高器件的耐压能力；
二，本发明引入的窄宽度且高掺杂的第一N型注入区9-1与上述第一分离栅3-3和第二P+屏蔽区5-2组成寄生双栅JFET结构，在该处形成一个窄宽度的低阻导电通道，降低器件导通电阻的同时，箝制了器件的饱和电流，有效提高了器件的短路耐受时间，提高了器件的可靠性，极大的改善了SiC MOS器件中导通能力与短路能力的折中关系；此外，本发明中存在由第二N型注入区9-2、第二P+屏蔽区5-2以及第一分离栅3-3组成的寄生SBR(超势垒二极管)结构，改善了器件处于第三象限(反向导通状态)时的特性；所述N型注入区9由沟槽刻蚀后通过倾斜侧壁离子注入工艺完成，该工艺在获得窄宽度且高掺杂N型注入区9的同时极大的降低了对光刻精度的要求；窄宽度且高掺杂N型注入区9在降低器件导通电阻的同时，箝制了器件的饱和电流，对光刻精度要求的降低有益于提高良率并节省成本。
附图说明
图1为传统沟槽型SiC MOSFET的元胞结构示意图；
图2为本发明第一实施例的一种集成二极管的沟槽型碳化硅MOSFET的元胞结构示意图；
图3为本发明第一实施例的一种集成二极管的沟槽型碳化硅MOSFET的元胞结构互联的示意图；
图4为本发明第二实施例的一种集成二极管的沟槽型碳化硅MOSFET的元胞结构示意图；
图5为本发明第三实施例的一种集成二极管的沟槽型碳化硅MOSFET的元胞结构示意图；
图6为本发明第四实施例的一种集成二极管的沟槽型碳化硅MOSFET的元胞结构示意图；
图7为本发明第五实施例的一种集成二极管的沟槽型碳化硅MOSFET的元胞结构示意图；
图8为本发明第六实施例的一种集成二极管的沟槽型碳化硅MOSFET的元胞结构示意图；
图9为本发明第七实施例的一种集成二极管的沟槽型碳化硅MOSFET的元胞结构示意图；
图10-20为本发明第一实施例的一种集成二极管的沟槽型碳化硅MOSFET的制作方法的工艺流程示意图。
附图中，各标号所代表的部件列表如下：
1为源极金属、2为介质层、3为多晶硅、3-1为控制栅、3-2为第一分离栅、3-3为第二分离栅、4为N+源极区、5-1为第一P+屏蔽层、5-2为第二P+屏蔽层、6为P型沟道区、7为P型JFET区、8-1为第一氧化层、8-2为第二氧化层、8-3为第三氧化层、8-4为第四氧化层、8-5为第五氧化层、9为N型注入区、9-1为第一N型注入区、9-2为第二N型注入区、10为N-漂移区、11为N+衬底、12为背部漏极金属、13为P柱、14为N柱。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
如图2所示，本发明第一实施例提供的一种集成二极管的沟槽型碳化硅MOSFET，其元胞结构包括从下至上依次层叠设置的背部漏极金属12、N+衬底11、N-漂移区10和源极金属1；
所述N-漂移区10的顶层一侧中具有第一P+屏蔽层5-1，所述N-漂移区10的顶层另一侧中具有第二P+屏蔽层5-2，所述第一P+屏蔽层5-1和所述第二P+屏蔽层5-2的结深一致，所述第一P+屏蔽层5-1和所述第二P+屏蔽层5-2之间的所述N-漂移区10的顶层中具有沟槽栅结构，且所述第二P+屏蔽层5-2延伸至所述沟槽栅结构下，所述第一P+屏蔽层5-1和所述沟槽栅结构之间的所述N-漂移区10的顶层中具有P型JFET区7，所述P型JFET区7的顶层中具有P型沟道区6，所述P型沟道区6的顶层中具有第一N+源极区4-1，所述第二P+屏蔽层5-2的顶层中具有第二N+源极区4-2，所述P型JFET区7的掺杂浓度低于所述P型沟道区6的掺杂浓度；所述源极金属1位于所述第一N+源极区4-1、第二N+源极区4-2、所述第一P+屏蔽层5-1、所述第二P+屏蔽层5-2和所述沟槽栅结构上，所述源极金属1与所述沟槽栅结构之间具有绝缘介质层2；
所述沟槽栅结构包括从下至上依次层叠设置的分离栅3-3、第四氧化层8-4和控制栅结构，所述控制栅结构包括间隔设置的控制栅3-1和栅电极3-2，所述控制栅3-1和栅电极3-2之间具有第一氧化层8-1，所述栅电极3-2和分离栅3-3均与源极金属1等电位，所述控制栅3-1和栅电极3-2的顶部与沟槽顶部齐平，所述控制栅3-1与沟槽侧壁之间具有第二氧化层8-2，所述栅电极3-2与沟槽侧壁之间具有第三氧化层8-3，所述分离栅3-3与沟槽侧壁之间具有第五氧化层8-5，所述分离栅3-3与沟槽底部之间具有第六氧化层8-6，所述第六氧化层8-6的厚度不小于第五氧化层8-5的厚度；所述控制栅3-1的下表面低于P型沟道区6的下表面，所述P型JFET区7的下表面不低于所述沟槽栅结构的下表面，且不高于所述分离栅3-3的下表面，控制栅3-1、第二氧化层8-2和P型沟道区6组成了MOS结构；
所述P型JFET区7与所述沟槽栅结构之间具有第一N型注入区9-1，且第一N型注入区9-1延伸至所述沟槽栅结构下，使所述第一N型注入区9-1呈“L”状，所述第一N型注入区9-1的上表面与所述P型JFET区7的上表面齐平，所述第一N型注入区9的结深不深于所述第一P+屏蔽层5-1的结深，从而在MOS结构下方形成由P型JFET区7、第一N型注入区9-1以及分离栅3-3组成的寄生双栅JFET结构；所述寄生双栅JFET结构的饱和电流低于所述MOS结构的饱和电流；
所述第二P+屏蔽层5-2与所述沟槽栅结构之间具有第二N型注入区9-2，且第二N型注入区9-2延伸至所述沟槽栅结构下，使所述第二N型注入区9-1呈“L”状，所述第一N型注入区9-1和所述第二N型注入区9-2的宽度不大于所述P型沟道区6宽度的1/4且浓度不小于1e17 cm-3，所述第二N型注入区9-2的上表面与所述第二P+屏蔽层5-2的上表面齐平，从而形成由第二N型注入区9-2、第二P+屏蔽层5-2以及分离栅3-3组成的寄生SBR(超势垒二极管)结构。
上述实施例中，器件所用的半导体材料选用SiC。此外，器件所用的半导体材料也可为SiC、Si、Ge、GaN、金刚石和氧化镓中的任意一种或多种。控制栅3-1和栅电极3-2选择为鳍状。如图3所示，相邻两个元胞之间呈平移关系而不是以一侧呈对称关系。
如图4所示，本发明第二实施例提供的一种集成二极管的沟槽型碳化硅MOSFET，是在第一实施例的基础上，使所述第一N型注入区9-1和第二N型注入区9-2的结深与所述第二P+屏蔽层5-2的结深相同。
上述实施例中，N型注入区9-1、9-2的结深与P+屏蔽层5-2的结深相同，能进一步降低器件的比导通电阻和导通压降。
如图5所示，本发明第三实施例提供的一种集成二极管的沟槽型碳化硅MOSFET，是在第一实施例的基础上，形成矩形的控制栅3-1和栅电极3-2。
上述实施例中，控制栅3-1和栅电极3-2采用规则的矩形，对工艺水平的要求降低。
如图6所示，本发明第四实施例提供的一种集成二极管的沟槽型碳化硅MOSFET，是在第一实施例的基础上，使所述N-漂移区10中具有交替设置的P柱13和N柱14，从而形成超结结构。
上述实施例中，引入P柱13，与N柱14交替排列形成超结结构。器件耐压时全耗尽的P柱13和N柱14能够大幅提高击穿电压，改善MOS耐压和导通的折中关系。
如图7所示，本发明第五实施例提供的一种集成二极管的沟槽型碳化硅MOSFET，是在第三实施例的基础上，使所述N-漂移区10中具有交替设置的P柱13和N柱14，从而形成超结结构。
上述实施例中，引入P柱13，与N柱14交替排列形成超结结构。器件耐压时全耗尽的P柱13和N柱14能够大幅提高击穿电压，改善MOS耐压和导通的折中关系。控制栅3-1和栅电极3-2采用规则的矩形，对工艺水平的要求降低。
如图8所示，本发明第六实施例提供的一种集成二极管的沟槽型碳化硅MOSFET，是在第三实施例的基础上，使所述第一N型注入区9-1和第二N型注入区9-2的结深与所述第二P+屏蔽层5-2的结深相同。
上述实施例中，N型注入区9-1、9-2的结深与P+屏蔽层5-2的结深相同，能进一步降低器件的比导通电阻和导通压降。且控制栅3-1和栅电极3-2采用规则的矩形，对工艺水平的要求降低。
如图9所示，本发明第七实施例提供的一种集成二极管的沟槽型碳化硅MOSFET，是在第二实施例的基础上，使所述N-漂移区10中具有交替设置的P柱13和N柱14，从而形成超结结构。
上述实施例中，引入P柱13，与N柱14交替排列形成超结结构。器件耐压时全耗尽的P柱13和N柱14能够大幅提高击穿电压，改善MOS耐压和导通的折中关系。N型注入区9-1、9-2的结深与P+屏蔽层5-2的结深相同，能进一步降低器件的比导通电阻和导通压降。
可选地，N型注入区在形成过程中可根据设计需要，通过调整注入角度及计量获得不同浓度与深度的N型注入区。
可选地，第二氧化层8-2的厚度小于第四氧化层8-4的厚度。
上述实施例可以使N型注入区9的浓度更高，从而降低器件的导通电阻，改善正向导通特性。
可选地，所述沟槽栅结构侧边的N型注入区的横向宽度与所述沟槽栅结构下方的N型注入区的纵向宽度相同。
可选地，所述第一N型注入区9-1和第二N型注入区9-2的结深不小于第二P+屏蔽层5-2的结深。
可选地，第六氧化层8-6的厚度不小于第五氧化层8-5的厚度。
上述实施例中，厚的底部氧化层8-6可以更好地保护沟槽底部氧化层可靠性，薄的侧壁氧化层8-5可以增强电极对N型注入区9的控制能力，从而获得更高浓度的N型注入区9-1，改善器件的导通能力。
可选地，所述第三氧化层8-3、第五氧化层8-5的厚度不大于控制栅侧壁第二氧化层8-2的厚度。
上述实施例中，合适厚度的氧化层8-2可以有效控制器件的阈值电压，薄的氧化层8-3、8-5可以增强电极对N型注入区9-1、9-2的控制能力，改善器件的导通能力和第三象限特性。
可选地，所述控制栅3-1和栅电极3-2为金属栅电极或多晶硅栅电极。
可选地，源极金属1选取钛、镍、铜和铝中的一种或前述多种金属构成的多层组合。
可选地，器件所用的半导体材料为SiC、硅、锗、氮化镓和金刚石中的任意一种或多种。
如图10-20所示，本发明第一实施例的一种集成二极管的沟槽型碳化硅MOSFET的制作方法，包括以下步骤：
步骤1：选取一定厚度和浓度的N型重掺杂SiC片作为器件的N+衬底11，在衬底表面外延生长一定厚度的N-漂移区10；
步骤2：通过离子注入工艺并退火，形成器件的P-JFET区7，注入能量约为500keV～2MeV，剂量约为1011cm-3～1014cm-3；
步骤3：通过离子注入工艺并退火，形成器件的P-沟道区6，注入能量约为20keV～450keV，剂量约为1011cm-3～1013cm-3；
步骤4：通过光刻和离子注入工艺并退火，形成器件的P+屏蔽层5-1、5-2，两者的注入计量和能量保持一致，注入能量约为500keV～2MeV，剂量约为1013cm-3～1016cm-3；
步骤5：通过光刻和离子注入工艺并退火，形成器件的N+型源区4-1、4-2，注入能量约为10keV～100keV，剂量约为1013cm-3～1016cm-3；
步骤6：通过刻蚀形成沟槽结构，并通过倾斜离子注入在沟槽左下角及右下角形成N型注入区9-1、9-2，注入能量约为10keV～100keV，剂量约为1013cm-3～1016cm-3；
步骤7：在沟槽底部和侧壁以及漂移区表面生成氧化层8-5、8-6并在沟槽内部填充多晶硅3-3；
步骤8：通过刻蚀将部分多晶硅3-3和氧化层8-5刻蚀掉，形成分离栅3-3以及氧化层8-5；
步骤9：通过淀积和刻蚀工艺，在分离栅顶部和沟槽侧壁形成氧化层8-2、8-3、8-4，并在沟槽内部填充多晶硅3；
步骤10：通过刻蚀将部分多晶硅3和氧化层8-2、8-3刻蚀掉，形成鳍状栅3-1、3-2以及氧化层8-2、8-3；
步骤11：通过淀积形成氧化层8-1，对表面进行平整处理后淀积形成介质层2；
步骤12：器件正面淀积金属，形成金属源极1，翻转SiC片，在SiC片背面淀积金属，在N+衬底下表面形成金属漏极12。
本发明在采用分离栅结构的同时，还在沟槽底部引入了P+屏蔽层5-2，屏蔽了栅漏电极之间的耦合，降低了器件的栅漏电容，提高了开关速度，降低了开关损耗。引入的P型JFET区还可以降低器件耐高压时氧化层附近的强电场，保护了氧化层的可靠性。同时，本发明还通过引入由P型JFET区7、N型注入区9-1以及分离栅3-3组成的寄生双栅JFET结构。在漏极电压较高时，N型注入区9-1会被夹断，从而达到降低器件的饱和电流，提高了器件的短路耐受能力的目的。在沟槽右侧，本发明还通过引入由N型注入区9-2、P+屏蔽层5-2以及分离栅3-3组成的寄生SBR(超势垒二极管)结构。当器件需要在反向电压下续流时，导电通路开启，代替体二极管起到续流作用，改善器件的第三象限特性。而且本发明所设计的N型注入区均由倾斜离子注入工艺完成，对光刻精度要求不高，降低了工艺门槛。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种集成二极管的沟槽型碳化硅MOSFET，其特征在于，其元胞结构包括从下至上依次层叠设置的背部漏极金属(12)、N+衬底(11)、N-漂移区(10)和源极金属(1)；
所述N-漂移区(10)的顶层一侧中具有第一P+屏蔽层(5-1)，所述N-漂移区(10)的顶层另一侧中具有第二P+屏蔽层(5-2)，所述第一P+屏蔽层(5-1)和所述第二P+屏蔽层(5-2)的结深一致，所述第一P+屏蔽层(5-1)和所述第二P+屏蔽层(5-2)之间的所述N-漂移区(10)的顶层中具有沟槽栅结构，且所述第二P+屏蔽层(5-2)延伸至所述沟槽栅结构下，所述第一P+屏蔽层(5-1)和所述沟槽栅结构之间的所述N-漂移区(10)的顶层中具有P型JFET区(7)，所述P型JFET区(7)的顶层中具有P型沟道区(6)，所述P型沟道区(6)的顶层中具有第一N+源极区(4-1)，所述第二P+屏蔽层(5-2)的顶层中具有第二N+源极区(4-2)，所述P型JFET区(7)的掺杂浓度低于所述P型沟道区(6)的掺杂浓度；所述源极金属(1)位于所述第一N+源极区(4-1)、第二N+源极区(4-2)、所述第一P+屏蔽层(5-1)、所述第二P+屏蔽层(5-2)和所述沟槽栅结构上，所述源极金属(1)与所述沟槽栅结构之间具有绝缘介质层2；
所述沟槽栅结构包括从下至上依次层叠设置的分离栅(3-3)、第四氧化层(8-4)和控制栅结构，所述控制栅结构包括间隔设置的控制栅(3-1)和栅电极(3-2)，所述控制栅(3-1)和栅电极(3-2)之间具有第一氧化层(8-1)，所述栅电极(3-2)和分离栅(3-3)均与源极金属(1)等电位，所述控制栅(3-1)和栅电极(3-2)的顶部与沟槽顶部齐平，所述控制栅(3-1)与沟槽侧壁之间具有第二氧化层(8-2)，所述栅电极(3-2)与沟槽侧壁之间具有第三氧化层(8-3)，所述分离栅(3-3)与沟槽侧壁之间具有第五氧化层(8-5)，所述分离栅(3-3)与沟槽底部之间具有第六氧化层8-6，所述第六氧化层8-6的厚度不小于第五氧化层(8-5)的厚度；所述控制栅(3-1)的下表面低于P型沟道区(6)的下表面，所述P型JFET区(7)的下表面不低于所述沟槽栅结构的下表面，且不高于所述分离栅(3-3)的下表面，控制栅(3-1)、第二氧化层(8-2)和P型沟道区(6)组成了MOS结构；
所述P型JFET区(7)与所述沟槽栅结构之间具有第一N型注入区(9-1)，且第一N型注入区(9-1)延伸至所述沟槽栅结构下，使所述第一N型注入区(9-1)呈“L”状，所述第一N型注入区(9-1)的上表面与所述P型JFET区(7)的上表面齐平，所述第一N型注入区9的结深不深于所述第一P+屏蔽层(5-1)的结深，从而在MOS结构下方形成由P型JFET区(7)、第一N型注入区(9-1)以及分离栅(3-3)组成的寄生双栅JFET结构；所述寄生双栅JFET结构的饱和电流低于所述MOS结构的饱和电流；
所述第二P+屏蔽层(5-2)与所述沟槽栅结构之间具有第二N型注入区(9-2)，且第二N型注入区(9-2)延伸至所述沟槽栅结构下，使所述第二N型注入区(9-1)呈“L”状，所述第一N型注入区(9-1)和所述第二N型注入区(9-2)的宽度不大于所述P型沟道区(6)宽度的1/4且浓度不小于1e17 cm-3，所述第二N型注入区(9-2)的上表面与所述第二P+屏蔽层(5-2)的上表面齐平，从而形成由第二N型注入区(9-2)、第二P+屏蔽层(5-2)以及分离栅(3-3)组成的寄生SBR(超势垒二极管)结构。
2.根据权利要求1所述的一种集成二极管的沟槽型碳化硅MOSFET，其特征在于，所述沟槽栅结构侧边的N型注入区的横向宽度与所述沟槽栅结构下方的N型注入区的纵向宽度相同。
3.根据权利要求1所述的一种集成二极管的沟槽型碳化硅MOSFET，其特征在于，所述第一N型注入区(9-1)和第二N型注入区(9-2)的结深与所述第二P+屏蔽层(5-2)的结深相同。
4.根据权利要求1所述的一种集成二极管的沟槽型碳化硅MOSFET，其特征在于，所述控制栅(3-1)和栅电极(3-2)的形状为鳍状或矩形。
5.根据权利要求1-4任一项所述的一种集成二极管的沟槽型碳化硅MOSFET，其特征在于，所述N-漂移区(10)中具有交替设置的P柱(13)和N柱(14)，从而形成超结结构。
6.根据权利要求1-4任一项所述的一种集成二极管的沟槽型碳化硅MOSFET，其特征在于，第六氧化层8-6的厚度不小于第五氧化层(8-5)的厚度。
7.根据权利要求1-4任一项所述的一种集成二极管的沟槽型碳化硅MOSFET，其特征在于，所述控制栅(3-1)和栅电极(3-2)为金属栅电极或多晶硅栅电极。
8.根据权利要求1-4任一项所述的一种集成二极管的沟槽型碳化硅MOSFET，其特征在于，源极金属(1)选取钛、镍、铜和铝中的一种或前述多种金属构成的多层组合。
9.根据权利要求1-4任一项所述的一种集成二极管的沟槽型碳化硅MOSFET，其特征在于，器件所用的半导体材料为SiC、硅、锗、氮化镓和金刚石中的任意一种或多种。
10.一种权利要求1-9任一项所述的集成二极管的沟槽型碳化硅MOSFET的制作方法，其特征在于，包括以下步骤：
步骤1：选取N型重掺杂SiC片作为器件的N+衬底(11)，采用外延工艺，在N型重掺杂SiC片上形成N-漂移区(10)；
步骤2：通过离子注入和退火工艺，形成器件的P型JFET区(7)；
步骤3：通过离子注入和退火工艺，形成器件的P型沟道区(6)；
步骤4：采用光刻工艺并通过多次离子注入以及退火工艺，形成器件的第一P+屏蔽层(5-1)和第二P+屏蔽层(5-2)；
步骤5：采用光刻工艺并通过多次离子注入以及退火工艺，形成器件的第一N+源极区(4-1)和第二N+源极区(4-2)；
步骤6：通过刻蚀工艺形成沟槽，并通过倾斜离子注入在沟槽底部形成“凹”状的N型注入区；
步骤7：在沟槽底部和侧壁以及漂移区表面生成氧化层，并在沟槽内部填充多晶硅；
步骤8：通过刻蚀工艺将部分多晶硅和部分氧化层刻蚀掉，形成分离栅(3-3)以及第五氧化层(8-5)；
步骤9：通过淀积和刻蚀工艺，在分离栅顶部和沟槽侧壁形成氧化层，并在沟槽内部填充多晶硅3；
步骤10：通过刻蚀工艺将部分多晶硅3刻蚀掉，形成控制栅(3-1)、栅电极(3-2)、第二氧化层(8-2)和第三氧化层(8-3)；
步骤10：通过淀积形成第一氧化层(8-1)，对器件表面进行平整处理后淀积形成介质层2；
步骤11：器件正面淀积金属，形成金属源极(1)，翻转SiC片，在SiC片背面淀积金属，在N+衬底(11)下表面形成背部漏极金属(12)。
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