CN115240732A - 一种1s1c存储器数据读取方法及*** - Google Patents

一种1s1c存储器数据读取方法及*** Download PDF

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Abstract

本发明公开了一种1S1C存储器数据读取方法及***。其中，该方法包括：接收并根据读取指令，将与待读取存储单元相连的位线电压充至位线电压工作值；将与待读取存储单元相连的字线电压充至字线电压工作值，并在读取期间始终维持该字线电压为字线电压工作值；实时检测与待读取存储单元相连的位线上的电压，当该位线上的电压持续下降时，则判断待读取存储单元的状态为逻辑“1”，并输出高电平信号；否则，则判断待读取存储单元的状态为逻辑“0”，并输出低电平信号。本发明通过感测位线上电压的变化来实现数据读取，由于位线上电压的下降是持续存在的，对读取时序控制的要求不高，可以大大提升读操作的准确度，使得读取的数据可靠性更高。

Description

一种1S1C存储器数据读取方法及***
技术领域
本发明属于存储器技术领域，更具体地，涉及一种1S1C存储器数据读取方法及***。
背景技术
针对DRAM存储器在存储密度以及操作时间上存在瓶颈的问题，目前已经提出了一种由两端选通器件和电容串联在一起构成的存储单元(1S1C存储器)，在存储密度、操作时间等方面具有取代DRAM的前景。
1S1C存储器是利用电容中存储的电荷的不同来实现信息存储的，目前已经提出的1S1C存储器读方案均是通过施加一个读电压，观察是否有读电流产生来判断数据的存储状态的，但1S1C存储器的读电流是一个在纳秒级别的电流脉冲，通过检测电流脉冲来判断数据状态存在一定的困难，需要精准的控制读脉冲与检测电路的时序，很容易导致读取出错。
发明内容
针对现有技术的缺陷，本发明的目的在于提供一种1S1C存储器数据读取方法及***，能实现高可靠性的读方案。
为实现上述目的，第一方面，本发明提供了一种1S1C存储器数据读取方法，所述1S1C存储器包括相互垂直排布的字线、位线以及位于字线与位线之间阵列排布的存储单元，所述存储单元包括串联的电容和具有导通阈值电压VTH和保持电压Vhold的两端选通器件，所述方法包括如下步骤：
(1)接收并根据读取指令，将与待读取存储单元相连的位线电压充至位线电压工作值VreadBL，然后停止对该位线的充电；其中，所述位线电压工作值VreadBL满足如下关系：VreadBL-Vcell＜VTH，Vcell表示待读取存储单元中电容两端的电压；
(2)将与所述待读取存储单元相连的字线电压充至字线电压工作值VreadWL，并在读取期间始终维持该字线电压为字线电压工作值VreadWL，所述位线电压工作值VreadBL与所述字线电压工作值VreadWL会在所述待读取存储单元的两端产生大小为Vread的读电压；其中，所述读电压Vread满足如下关系：Vread＝VreadBL-VreadWL，Vread-VC1＞VTH，Vread-VC0＜VTH；式中，VC1表示存储单元处于逻辑“1”状态时，该存储单元中电容两端的电压；VC0表示存储单元处于状态0时，该存储单元中电容两端的电压；
(3)实时检测并根据与所述待读取存储单元相连的位线上的电压，判断待读取存储单元的状态，当该位线上的电压小于设定参考值时，则判断待读取存储单元的状态为逻辑“1”，并输出高电平信号；否则，则判断待读取存储单元的状态为逻辑“0”，并输出低电平信号。
相比于传统采用读电流的方案来判断存储单元的状态，本发明提供的1S1C存储器数据读取方法，控制被读取存储单元相连的位线和字线上的电压，通过感测位线上电压的变化来实现数据读取，由于位线上电压的下降是持续存在的，对读取时序控制的要求不高，可以大大提升读操作的准确度，使得读取的数据可靠性更高。
在其中一个实施例中，所述设定参考值等于所述位线电压工作值VreadBL。
在其中一个实施例中，所述方法还包括如下步骤：
将输出的信号发送至读缓冲器中进行数据暂存；
当接收到所述待读取存储单元数据调用请求时，读取所述读缓冲器中暂存的数据。
在其中一个实施例中，步骤(2)中，采用电压脉冲对与所述待读取存储单元相连的字线进行充电，所述电压脉冲采用小于RonC的脉冲上升沿，其中，Ron表示存储单元中选通管两端的电压大于VTH时的导通电阻，C表示存储单元中电容的容值。
第二方面，本发明提供了一种1S1C存储器数据读取***，所述1S1C存储器包括相互垂直排布的字线和位线，以及位于字线与位线之间阵列排布的存储单元，所述存储单元包括串联的电容和具有导通阈值电压VTH和保持电压Vhold的两端选通器件，所述***包括：
位线预充电模块，用于接收并根据第一控制信号，将与待读取存储单元相连的位线电压充至位线电压工作值VreadBL，然后停止对该位线的充电；
字线电压产生模块，用于接收并根据第二控制信号，将与待读取存储单元相连的字线电压充至字线电压工作值VreadWL，所述位线电压工作值VreadBL与字线电压工作值VreadWL会在所述待读取存储单元的两端产生大小为Vread的读电压；其中，所述读电压Vread满足如下关系：Vread＝VreadBL-VreadWL，Vread-VC1＞VTH，Vread-VC0＜VTH；式中，VC1表示存储单元处于逻辑“1”状态时，该存储单元中电容两端的电压；VC0表示存储单元处于状态0时，该存储单元中电容两端的电压；
电压比较和处理模块，用于接收并根据读取指令，向所述位线预充电模块和所述字线电压产生模块对应发送第一控制信号和第二控制信号，并实时检测并根据与所述待读取存储单元相连的位线上的电压，判断所述待读取存储单元的状态；其中，当该位线上的电压小于设定参考值时，则判断所述待读取存储单元的状态为逻辑“1”，并输出高电平信号；否则，则判断所述待读取存储单元的状态为逻辑“0”，并输出低电平信号。
相比于传统采用读电流的方案来判断存储单元的状态，本发明提供的1S1C存储器数据读取***，控制被读取存储单元相连的位线和字线上的电压，通过感测位线上电压的变化来实现数据读取，由于位线上电压的下降是持续存在的，对读取时序控制的要求不高，可以大大提升读操作的准确度，使得读取的数据可靠性更高。
在其中一个实施例中，所述电压比较和处理模块包括处理器和多个电压比较单元，所述处理器分别与所述位线预充电模块、字线电压产生模块相连，多个电压比较单元对应与所述1S1C存储器中的各位线相连，每个电压比较单元均包括N型晶体管N1、N2、P型晶体管P1、P2和电压比较器，各电压比较单元中的电压比较器的参考端均与所述位线预充电模块相连；
在同一电压比较单元中，电压比较器的参考端分别与晶体管N1的第一控制端、晶体管P1的第一控制端、晶体管N2的第二控制端、晶体管P2的第二控制端相连，所述电压比较器的信号输入端、晶体管N1的第二控制端、晶体管P1的第二控制端、晶体管N2的第一控制端、晶体管P2的第一控制端均与所述1S1C存储器中的其中一位线相连，晶体管N1、N2的第三控制端分别与VSS电源端相连，晶体管P1、P2的第三控制端分别与VCC电源端相连；
其中，所述处理器被配置为：当与待读取存储单元相连的位线电压充至位线电压工作值VreadBL时，控制所述位线预充电模块将与待读取存储单元位线相连的电压比较器的参考端电压充至参考电压值，所述参考端电压值等于所述位线电压工作VreadBL。
在其中一个实施例中，所述电压比较和处理模块包括处理器和多个电压比较单元，多个电压比较单元对应与所述1S1C存储器中的各位线相连，每个电压比较单元均包括N型晶体管N1、N2、P型晶体管P1、P2和电压比较器；
在同一比较和处理单元中，电压比较器的参考端分别与晶体管N1的第一控制端、晶体管P1的第一控制端、晶体管N2的第二控制端、晶体管P2的第二控制端相连，所述电压比较器的信号输入端、晶体管N1的第二控制端、晶体管P1的第二控制端、晶体管N2的第一控制端、晶体管P2的第一控制端均与所述1S1C存储器中的其中一位线相连，晶体管N1、N2的第三控制端分别与VSS电源端相连，晶体管P1、P2的第三控制端分别与VCC电源端相连。
在其中一个实施例中，晶体管N1、N2、P1、P2的第一控制端为栅极端，晶体管N1、N2、P1、P2的第二控制端和第三控制端为源极端和漏极端中的任意一端。
在其中一个实施例中，所述***还包括：
读缓冲器，用于存储所述电压比较和处理模块输出的信号，同时还用于根据接收到的待测存储单元数据调用请求，将存储的数据输出。
附图说明
图1是本发明一实施例提供的1S1C存储器数据读取方法的流程图；
图2是本发明一实施例提供的1S1C存储器数据读取***的模块连接关系示意图；
图3是本发明一实施例提供的电压比较和处理单元的电路原理示意图；
图4是本发明一具体实施例提供的1S1C存储器读“1”电压变化图；
图5是本发明一具体实施例提供的1S1C存储器读“0”电压变化图；
图6是本发明一具体实施例提供的1S1C存储器电流读方案图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
目前1S1C存储器通常采用读电流的方案来判断存储单元的状态，但该种方案的读电流脉冲只有几个纳秒，需要精准的控制读脉冲与检测电路的时序来读取，容易出现读取出错的问题，造成读方案可靠性低。
对此，本发明提供了一种1S1C存储器数据读取方法，该1S1C存储器包括相互垂直排布的字线、位线以及位于字线与位线之间阵列排布的存储单元，该存储单元包括串联的电容C和具有导通阈值电压VTH和保持电压Vhold的两端选通器件Q。
图1是本发明一实施例提供的1S1C存储器数据读取方法的流程图，如图1所示，该方法包括步骤S10～S30，详述如下：
S10，接收并根据读取指令，将与待读取存储单元相连的位线电压充至位线电压工作值VreadBL，然后停止对该位线的充电；
在步骤S10中，当接收到读取指令后，首先将与待读取存储单元相连的位线电压充至VreadBL，然后停止对该位线电压的充电，由于位线上寄生电容的存在，位线电压会保持在VreadBL。
S20，然后将与待读取存储单元相连的字线电压充至字线电压工作值VreadWL，并在读取期间始终维持该字线电压为字线电压工作值VreadWL。此时与待读取存储单元相连的位线电压为VreadBL，字线电压为VreadWL，进而会在待读取存储单元的两端产生大小为Vread＝VreadBL-VreadWL的读电压。
其中，读电压Vread满足如下关系：Vread-VC1＞VTH，Vread-VC0＜VTH；式中，VC1表示存储单元处于逻辑“1”状态时，该存储单元中电容两端的电压；VC0表示存储单元处于状态0时，该存储单元中电容两端的电压。
在步骤S20中，限定Vread-VC1＞VTH，可以使处于逻辑“1”状态的待读取存储单元中的选通管两端电压大于VTH，进而使得该存储单元中的选通管打开，对该存储单元中的电容进行充电，从而使得与该存储单元相连的位线上的电压持续下降。限定Vread-VC0＜VTH，可以处于状态0的存储单元中的选通管两端电压小于VTH，使得选通管处于关断状态，不会对该存储单元中的电容产生操作，从而使得与该存储单元相连的位线上的电压近似保持不变。
且根据步骤S10和S20可知，本实施例对存储单元进行读取操作是需要字线和位线共同作用，从而来完成对字线位线交叉点处(待读取存储单元)的操作，所以在步骤S10中，当只对与待读取存储单元相连的位线充电时，需确保选通管两端的电压小于导通阈值电压VTH，使此时的选通管处于关断状态。故在步骤S10中，位线电压工作值VreadBL需满足如下关系：VreadBL-Vcell＜VTH，Vcell表示待读取存储单元中电容两端的电压。
同时，通过上述对位线电压工作值VreadBL和字线电压工作值VreadWL的限定后，会使得对于未选中的存储单元，即与待读取存储单元既不在同一字线也不在同一位线的存储单元，其所在字线和位线上的电压均为0。对于半选中的存储单元，即与待读取存储单元在于同一位线或同一字线的存储单元，会使得其满足如下关系：|VreadWL|-|VC|＜VTH，|VreadBL|-|VC|＜VTH。因此，本实施例对与待读取存储单元相连的位线和字线进行充电操作，均不会使未选中的存储单元以及半选中的存储单元中的选通管打开，不会造成其存储的数据信息的变化。
因此，根据前述分析可知，本实施例可通过感测位线上电压的变化情况来判断待读取存储单元的状态，具体如下：
S30，实时检测并根据与待读取存储单元相连的位线上的电压，判断待读取存储单元的状态。即当该位线上的电压小于设定参考值时，则判断待读取存储单元的状态为逻辑“1”，并输出高电平信号；否则，则判断待读取存储单元的状态为逻辑“0”，并输出低电平信号。具体地，设定参考值等于位线电压工作值VreadBL。
相比于传统采用读电流的方案来判断存储单元的状态，本实施例提供的1S1C存储器数据读取方法，控制被读取存储单元相连的位线和字线上的电压，通过感测位线上电压的变化来实现数据读取，由于位线上电压的下降是持续存在的，对读取时序控制的要求不高，可以大大提升读操作的准确度，使得读取的数据可靠性更高。
为进一步确保1S1C存储器数据读取的可靠性更高，本发明提供的1S1C存储器数据读取方法还包括步骤S40和S50，详述如下：
S40，将输出的信号发送至读缓冲器(读buffer)中暂存。
S50，当接收到待读取存储单元数据调用请求时，可直接从读buffer中读取该待测存储单元的数据，即逻辑“1”或逻辑“0”状态。
在本实施例中，考虑到数据读取完成之后，待读取存储单元的状态会由逻辑“1”回到逻辑“0”状态，影响该存储单元后续的其他操作，比如写操作或再次读取操作，所以将读出的数据保存在读buffer中，方便读取完成之后***调用该数据进行输出或者其他操作的正常操作。
在一个实施例中，考虑到当对待读取存储单元进行读取操作时，需先在与其相连的位线上预充电至VreadBL，再将其字线电压升至VreadWL，因为字线上存在寄生电容，所以字线电压的上升存在上升沿，在字线电压尚未到达VreadWL之前，该存储单元中选通管两端的压差就已经大于VTH，会使选通管打开，对电容进行充电，此时电容电压快速上升，若电容电压上升的速度大于字线电压的上升速度，会使该选通管两端压差降低，使得在字线电压尚未升至VreadWL之前，选通管已经开启并关断，读过程已经完成。因此在对字线电压进行充电时，需采用具有较为陡峭的脉冲上升沿的电压脉冲。
优选地，本实施例采用电压脉冲可采用小于RonC的脉冲上升沿，其中，Ron表示存储单元中选通管两端的电压大于VTH时的导通电阻，C表示存储单元中电容的容值。
基于同样的发明构思，本发明提供了一种1S1C存储器数据读取***，该1S1C存储器包括相互垂直排布的字线50W和位线50B，以及位于字线50W与位线50B之间阵列排布的存储单元，存储单元包括串联的电容和具有导通阈值电压VTH和保持电压Vhold的两端选通器件。
图2是本发明一实施例提供的1S1C存储器数据读取***的模块连接关系图，如图2所示，该***包括位线预充电模块、字线电压产生模块和电压比较和处理模块，电压比较和处理模块分别与位线预充电模块、字线电压产生模块相连。
其中，位线预充电模块，与1S1C存储器的每根位线50B相连，用于接收并根据电压比较和处理模块发出的第一控制信号，将与待读取存储单元相连的位线电压充至位线电压工作值VreadBL，然后停止对该位线电压的充电。其中，位线电压工作值VreadBL满足如下关系：VreadBL-Vcell＜VTH，Vcell表示待读取存储单元中电容两端的电压。
字线电压产生模块，与1S1C存储器的每根字线50W相连，用于接收并根据电压比较和处理模块发出的第二控制信号，将与待读取存储单元相连的字线电压充至字线电压工作值VreadWL，位线电压工作值VreadBL与字线电压工作值VreadWL会在待读取存储单元的两端产生大小为Vread的读电压。其中，读电压Vread满足如下关系：Vread＝VreadBL-VreadWL，Vread-VC1＞VTH，Vread-VC0＜VTH；式中，VC1表示存储单元处于逻辑“1”状态时，该存储单元中电容两端的电压；VC0表示存储单元处于状态0时，该存储单元中电容两端的电压。
电压比较和处理模块，与1S1C存储器中的每根位线50B相连，用于接收并根据读取指令，向位线预充电模块和字线电压产生模块对应发送第一控制信号和第二控制信号，并实时检测并根据与待读取存储单元相连的位线上的电压，判断待读取存储单元的状态，即当该位线上的电压小于设定参考值时，则判断待读取存储单元的状态为逻辑“1”，并输出高电平信号；否则，则判断待读取存储单元的状态为逻辑“0”，并输出低电平信号。
在本实施例中，位线预充电模块可采用本领域常用的充电电路，优选采用充电过程平稳，不会有太大过冲的充电电路。字线电压产生模块可采用本领域常用的电压产生电路，优选采用电压产生过程平稳，不会有太大过冲的电压产生电路。电压比较和处理模块可采用本领域常用的处理器和电压比较电路，本实施例不作限制。
具体地，本实施例提供的1S1C存储器数据读取***中各模块的功能可参见前述方法实施例中的详细说明，本实施例不再赘述。
相比于传统采用读电流的方案来判断存储单元的状态，本实施例提供的1S1C存储器数据读取***，控制被读取存储单元相连的位线和字线上的电压，通过感测位线上电压的变化来实现数据读取，由于位线上电压的下降是持续存在的，对读取时序控制的要求不高，可以大大提升读操作的准确度，使得读取的数据可靠性更高。
在一个实施例中，为更加可靠地判断待读取存储单元的状态，上述实施例提供的电压比较和处理模块包括处理器和多个电压比较单元，处理器分别与所述位线预充电模块、字线电压产生模块相连，多个电压比较单元对应与1S1C存储器中的各位线相连。优选地，如图3所示，每个电压比较单元均包括N型晶体管N1、N2、P型晶体管P1、P2和电压比较器，各电压比较单元中的电压比较器的参考端均与所述位线预充电模块相连。
在同一电压比较单元中，电压比较器的参考端分别与晶体管N1的第一控制端、晶体管P1的第一控制端、晶体管N2的第二控制端、晶体管P2的第二控制端相连，所述电压比较器的信号输入端、晶体管N1的第二控制端、晶体管P1的第二控制端、晶体管N2的第一控制端、晶体管P2的第一控制端均与所述1S1C存储器中的其中一位线相连，晶体管N1、N2的第三控制端分别与VSS电源端相连，晶体管P1、P2的第三控制端分别与VCC电源端相连。
其中，处理器被配置为：当与待读取存储单元相连的位线电压充至位线电压工作值VreadBL时，控制位线预充电模块将与待读取存储单元位线相连的电压比较器的参考端电压充至参考电压值，参考端电压值等于位线电压工作VreadBL。
在本实施例中，当使待读取存储单元所在的位线和字线上充电至对应电压值后，根据上述记载可知，会使与处于逻辑“1”状态的待读取存储单元相连的位线上的电压从VreadBL开始下降，使得晶体管P2比P1更容易导通，从而使得VCC电源端的电流通过晶体管P2流向电压比较器的参考端BLB，进而使得该参考端BLB的电压快速上升；而电压比较器中的参考端BLB电压为VreadBL，会使得晶体管N1比N2更容易导通，从而该电压比较器的信号输入端BL的电流通过晶体管N1流向接地端，进而使得该信号输入端的电流快速下降。因此，电压比较器检测到其参考端BLB的电压比其信号输入端BL的电压高，从而输出高电平信号。同理可知，当待读取存储单元处于逻辑“0”状态时，该电压比较器的参考端BLB和信号输入端BL的电压相同，会输出低电平。
在一个实施例中，本发明提供的1S1C存储器数据读取***还可包括读buffer，用于存储电压比较和处理模块输出的信号，同时还用于根据接收到的待测存储单元数据调用请求，将存储的数据输出。本实施例提供的读buffer的功能具体可参见前述方法实施例中关于读buffer的详细说明，本实施例不再赘述。
为更清楚地说明本方案，以下结合具体实施例进行相应说明：
一种1S1C存储器，导通阈值电压VTH为4V，保持电压Vhold为3V，其逻辑“1”状态对应得电压范围为-1.4V～0.5V；状态0对应得电压范围为0.5V～1.4V。
如图4所示(图5中1表示位线电压，2表示字线电压，3表示电容电压)，为读取数据“1”时的电压变化图，此时电容电压为-0.8V。首先利用位线预充电模块将位线电压VreadBL充电到2V，然后断开位线预充电模块与位线的连接，再施加一个幅值为-2.5V，上升沿为10ns的VreadWL字线电压，此时可以发现选通管打开，对电容进行充电，位线电压下降，当电压比较放大模块检测到位线电压下降后，会输出一个高电平信号到读buffer中暂存。
如图5所示(图5中1表示位线电压，2表示字线电压，3表示电容电压)，为读取数据“0”时的电压变化图，此时电容电压为0.6V。首先利用位线预充电模块将位线电压VreadBL充电到2V，然后断开位线预充电模块与位线的连接，再施加一个幅值为-2.5V，上升沿为10ns的VreadWL字线电压，此时可以发现选通管保持关闭状态，电容未进行充电，位线电压保持不变，当电压比较和处理模块检测到位线电压不变，会输出一个低电平信号到读buffer中暂存。
进行数据读取时，在字线施加的电压-2.5V，位线施加的电压2V，对于半选单元来说，其选通管两端电压差都小于4V，不会产生误打开，因此不会产生误操作。
如图6所示(图6中1表示位线电压，2表示字线电压，4表示读电压)，为1S1C存储器采用电流读方法时的方案图，当在字线与位线施加读电压之后，会对处于逻辑“1”状态的存储单元产生一个读电流，处于状态0的存储单元不产生读电流，通过判断是否有读电流产生即可判断存储单元处于逻辑“1”状态或者状态0，但是该种方案的读电流脉冲只有几个纳秒，因此需要精准的控制时序去读取，而对于本发明所提出的读方案，如图4所示，进行读取时，位线电压的下降是持续存在的，因此相比于电流读的方案，在读时序的控制以及读准确度方面均得到了一定的提升。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种1S1C存储器数据读取方法，其特征在于，所述1S1C存储器包括相互垂直排布的字线、位线以及位于字线与位线之间阵列排布的存储单元，所述存储单元包括串联的电容和具有导通阈值电压VTH和保持电压Vhold的两端选通器件，所述方法包括如下步骤：
(1)接收并根据读取指令，将与待读取存储单元相连的位线电压充至位线电压工作值VreadBL，然后停止对该位线的充电；其中，所述位线电压工作值VreadBL满足如下关系：VreadBL-Vcell＜VTH，Vcell表示待读取存储单元中电容两端的电压；
(2)将与所述待读取存储单元相连的字线电压充至字线电压工作值VreadWL，并在读取期间始终维持该字线电压为字线电压工作值VreadWL，所述位线电压工作值VreadBL与所述字线电压工作值VreadWL会在所述待读取存储单元的两端产生大小为Vread的读电压；其中，所述读电压Vread满足如下关系：Vread＝VreadBL-VreadWL，Vread-VC1＞VTH，Vread-VC0＜VTH；式中，VC1表示存储单元处于逻辑“1”状态时，该存储单元中电容两端的电压；VC0表示存储单元处于状态0时，该存储单元中电容两端的电压；
(3)实时检测并根据与待读取存储单元相连的位线上的电压，判断待读取存储单元的状态，当该位线上的电压小于设定参考值时，则判断待读取存储单元的状态为逻辑“1”，并输出高电平信号；否则，则判断待读取存储单元的状态为逻辑“0”，并输出低电平信号。
2.根据权利要求1所述的1S1C存储器数据读取方法，其特征在于，所述设定参考值等于所述位线电压工作值VreadBL。
3.根据权利要求1或2所述的1S1C存储器数据读取方法，其特征在于，所述方法还包括如下步骤：
将输出的信号发送至读缓冲器中进行数据暂存；
当接收到所述待读取存储单元数据调用请求时，读取所述读缓冲器中暂存的数据。
4.根据权利要求1所述的1S1C存储器数据读取方法，其特征在于，步骤(2)中，采用电压脉冲对与所述待读取存储单元相连的字线进行充电，所述电压脉冲采用小于RonC的脉冲上升沿，其中，Ron表示存储单元中选通管两端的电压大于VTH时的导通电阻，C表示存储单元中电容的容值。
5.一种1S1C存储器数据读取***，其特征在于，所述1S1C存储器包括相互垂直排布的字线和位线，以及位于字线与位线之间阵列排布的存储单元，所述存储单元包括串联的电容和具有导通阈值电压VTH和保持电压Vhold的两端选通器件，所述***包括：
位线预充电模块，用于接收并根据第一控制信号，将与待读取存储单元相连的位线电压充至位线电压工作值VreadBL，然后停止对该位线的充电；
字线电压产生模块，用于接收并根据第二控制信号，将与待读取存储单元相连的字线电压充至字线电压工作值VreadWL，所述位线电压工作值VreadBL与字线电压工作值VreadWL会在所述待读取存储单元的两端产生大小为Vread的读电压；其中，所述读电压Vread满足如下关系：Vread＝VreadBL-VreadWL，Vread-VC1＞VTH，Vread-VC0＜VTH；式中，VC1表示存储单元处于逻辑“1”状态时，该存储单元中电容两端的电压；VC0表示存储单元处于状态0时，该存储单元中电容两端的电压；
电压比较和处理模块，用于接收并根据读取指令，向所述位线预充电模块和所述字线电压产生模块对应发送第一控制信号和第二控制信号，并实时检测并根据与所述待读取存储单元相连的位线上的电压，判断所述待读取存储单元的状态；其中，当该位线上的电压小于设定参考值时，则判断所述待读取存储单元的状态为逻辑“1”，并输出高电平信号；否则，则判断所述待读取存储单元的状态为逻辑“0”，并输出低电平信号。
6.根据权利要求5所述的1S1C存储器数据读取***，其特征在于，所述电压比较和处理模块包括处理器和多个电压比较单元，所述处理器分别与所述位线预充电模块、字线电压产生模块相连，多个电压比较单元对应与所述1S1C存储器中的各位线相连，每个电压比较单元均包括N型晶体管N1、N2、P型晶体管P1、P2和电压比较器，各电压比较单元中的电压比较器的参考端均与所述位线预充电模块相连；
在同一电压比较单元中，电压比较器的参考端分别与晶体管N1的第一控制端、晶体管P1的第一控制端、晶体管N2的第二控制端、晶体管P2的第二控制端相连，所述电压比较器的信号输入端、晶体管N1的第二控制端、晶体管P1的第二控制端、晶体管N2的第一控制端、晶体管P2的第一控制端均与所述1S1C存储器中的其中一位线相连，晶体管N1、N2的第三控制端分别与VSS电源端相连，晶体管P1、P2的第三控制端分别与VCC电源端相连；
其中，所述处理器被配置为：当与待读取存储单元相连的位线电压充至位线电压工作值VreadBL时，控制所述位线预充电模块将与待读取存储单元位线相连的电压比较器的参考端电压充至参考电压值，所述参考端电压值等于所述位线电压工作VreadBL。
7.根据权利要求6所述的1S1C存储器数据读取***，其特征在于，晶体管N1、N2、P1、P2的第一控制端为栅极端，晶体管N1、N2、P1、P2的第二控制端和第三控制端为源极端和漏极端中的任意一端。
8.根据权利要求5或6所述的1S1C存储器数据读取***，其特征在于，所述***还包括：
读缓冲器，用于存储所述电压比较和处理模块输出的信号，同时还用于根据接收到的待测存储单元数据调用请求，将存储的数据输出。
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