CN116403906A - 屏蔽栅沟槽mosfet的制造方法及mosfet器件 - Google Patents
屏蔽栅沟槽mosfet的制造方法及mosfet器件 Download PDFInfo
- Publication number
- CN116403906A CN116403906A CN202310390632.2A CN202310390632A CN116403906A CN 116403906 A CN116403906 A CN 116403906A CN 202310390632 A CN202310390632 A CN 202310390632A CN 116403906 A CN116403906 A CN 116403906A
- Authority
- CN
- China
- Prior art keywords
- layer
- oxide layer
- gate
- groove
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 33
- 238000002955 isolation Methods 0.000 claims abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 16
- 238000001259 photo etching Methods 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 17
- 210000000746 body region Anatomy 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000012797 qualification Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
Abstract
本发明涉及屏蔽栅沟槽MOSFET的制造方法及MOSFET器件，提供衬底上已形成沟槽，且沟槽内已形成屏蔽栅氧化层、屏蔽栅、隔离层的半导体结构；在半导体结构位于隔离层上部裸露的沟槽侧壁处外延形成单晶硅层，然后在单晶硅层侧壁形成栅氧化层，并在沟槽内填充多晶硅形成栅多晶硅层，最后在衬底表面形成绝缘介质层后进行源极接触孔刻蚀。本发明在栅氧化层形成前，通过外延工艺在屏蔽栅上部的沟槽侧壁上生长一层单晶硅，增大了沟槽到源极接触孔之间的横向距离，能够保证小尺寸MOSFET在进行源极接触孔光刻时有充足的工艺窗口，有利确保了器件VT参数的稳定性，提高了屏蔽栅沟槽MOSFET的生产合格率。
Description
技术领域
本发明涉及半导体器件制造技术领域，具体涉及屏蔽栅沟槽MOSFET的制造方法及MOSFET器件。
背景技术
屏蔽栅沟槽MOSFET在制造过程中，通常在衬底的外延层上刻蚀形成U型沟槽，在沟槽内填充多晶硅形成屏蔽栅，采用高密度等离子体（HDP）氧化层作为屏蔽栅和器件栅极隔离绝缘介质层。屏蔽栅沟槽MOSFET的源极接触孔到沟槽必须留有一定距离，当两者距离过近时，会导致VT参数增大从而造成指标异常。源极接触孔位于相邻沟槽之间的台面处，对于小尺寸屏蔽栅型MOSFET，台面宽度较小，想要源极接触孔到沟槽之间保持足够安全距离，就需要光刻形成源极接触孔的临界尺寸做到很小，目前受制于光刻设备的精度限制，对于小尺寸图形的光刻质量还难以保证，使得现有小尺寸屏蔽栅沟槽MOSFET生产的合格率受到影响。
发明内容
本发明首先公开屏蔽栅沟槽MOSFET的制造方法，在栅氧化层形成前，通过外延工艺在屏蔽栅上部的沟槽侧壁上生长一层单晶硅，目的增加沟槽到源极接触孔之间的横向距离，保证源极接触孔光刻时有充足的工艺窗口，确保器件VT参数的稳定性。
为了实现上述目的，本发明所采用的技术方案为：
屏蔽栅沟槽MOSFET的制造方法，包括：
提供衬底上已形成沟槽，且所述沟槽内已形成屏蔽栅氧化层、屏蔽栅、隔离层的半导体结构；
在所述半导体结构位于所述隔离层上部裸露的所述沟槽侧壁处外延形成单晶硅层；
然后在所述单晶硅层侧壁形成栅氧化层，并在所述沟槽内填充多晶硅形成栅多晶硅层；
在所述衬底表面形成绝缘介质层后进行源极接触孔刻蚀。
进一步，所述沟槽形成之前，先在所述衬底表面形成第一氧化层，然后在所述第一氧化层表面形成氮化硅层，其次在所述氮化硅层表面形成第二氧化层，通过光刻开设沟槽刻蚀窗口，令所述沟槽刻蚀窗口底部的衬底表面暴露。
进一步，所述第一氧化层厚度为0.01微米～0.05微米，所述氮化硅层厚度为0.1微米～0.2微米，所述第二氧化层厚度为0.3微米～0.5微米。
进一步，所述衬底包括基层及位于所述基层表面的外延层，所述基层采用P型掺杂硅片，所述基层厚度为100微米～400微米，所述外延层厚度为2微米～10微米。
进一步，所述屏蔽栅氧化层的厚度为0.1微米～0.15微米。
进一步，所述隔离层形成时，先采用HDP工艺将所述沟槽填满，然后对所述沟槽内的氧化层进行刻蚀，仅保留位于屏蔽栅上部预设厚度的氧化层作为隔离层，所述隔离层上部的所述沟槽侧壁上的氧化层被刻蚀干净。
进一步，所述沟槽侧壁上的所述单晶硅层厚度为0.05微米～0.2微米。
进一步，所述栅氧化层形成之前，先将所述第二氧化层、所述氮化硅层、所述第一氧化层去除，然后热氧化形成栅氧化层，所述栅氧化层厚度为0.05微米～0.1微米。
进一步，所述绝缘介质层形成之前，先在所述衬底上形成P型体区和N型源区，所述绝缘介质层的厚度为0.7微米～1微米。
本发明还同时公开采用上述制造方法制造而成的MOSFET器件。
本发明还另外公开MOSFET器件，包括衬底，所述衬底上形成沟槽，所述沟槽内形成屏蔽栅氧化层、屏蔽栅、隔离层、栅氧化层、栅多晶硅层，其特征在于：所述隔离层上部的所述沟槽侧壁与所述沟槽侧壁的栅氧化层之间设有外延单晶硅层。
本发明改变了传统屏蔽栅沟槽MOSFET结构的工艺，在栅氧化层形成前，通过外延工艺在屏蔽栅上部的沟槽侧壁上生长一层单晶硅，增大了沟槽到源极接触孔之间的横向距离，能够保证小尺寸MOSFET在进行源极接触孔光刻时有充足的工艺窗口，有利确保了器件VT参数的稳定性，提高了屏蔽栅沟槽MOSFET的生产合格率。
附图说明
图1为本发明实施例中屏蔽栅沟槽MOSFET制造方法流程图；
图2至图9为按照图1所示制造方法形成屏蔽栅沟槽MOSFET的不同阶段时的结构剖面图；其中，
图2为在外延层表面依此形成第一氧化层、氮化硅层、第二氧化层后的示意图；
图3为刻蚀形成沟槽刻蚀窗口后的示意图；
图4为刻蚀形成沟槽后的示意图；
图5为在沟槽内形成屏蔽栅氧化层及屏蔽栅后的示意图；
图6为沟槽内形成隔离层后的示意图；
图7为在沟槽内形成单晶硅层后的示意图；
图8为形成栅氧化层及栅多晶硅层后的示意图；
图9为在外延层表面形成绝缘介质层并刻蚀形成源极接触孔后的示意图。
附图标记说明：
100、基层；200、外延层；300、第一氧化层；400、氮化硅层；500、第二氧化层；600、屏蔽栅氧化层；700、屏蔽栅；800、隔离层；900、单晶硅层；1000、栅氧化层；1100、栅多晶硅层；1200、绝缘介质层；1、沟槽刻蚀窗口；2、沟槽；3、源极接触孔。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
本实施例公开一种屏蔽栅沟槽MOSFET的制造方法，该方法主要步骤如图1所示，采用该制造方法所形成屏蔽栅沟槽MOSFET结构时各工艺阶段的结构变化如图2至图9所示，以下结合附图对本发明的制造方法详细说明，具体包括如下步骤：
步骤1：首先提供衬底。
本实施例中的衬底包括基层100以及在基层100表面形成的外延层200。
具体地，本实施例中采用P型掺杂硅片作为基层100，在具体示例中，基层100厚度为100微米～400微米，外延层200厚度为2微米～10微米。
步骤2：在外延层200上刻蚀形成沟槽2，并在沟槽2的侧壁及底部形成屏蔽栅氧化层600，然后在沟槽2内填充多晶硅并对填充的多晶硅进行回刻以形成屏蔽栅700。
具体地，在步骤1的基础上，按如下步骤进行：
2.1）如图2所示，首先，在外延层200的表面沉积氧化硅形成第一氧化层300，本实施例中第一氧化层300厚度为0.01微米～0.05微米；然后，在第一氧化层300的表面沉积氮化硅形成氮化硅层400，本实施例中氮化硅层400厚度为0.1微米～0.2微米；最后，在氮化硅层400的表面沉积氧化硅形成第二氧化层500，本实施例中第二氧化层500厚度为0.3微米～0.5微米。
2.2）如图3所示，采用光刻工艺在掩膜图形处依次刻蚀掉第二氧化层500、氮化硅层400、第一氧化层300，直至暴露出外延层200的表面以形成沟槽刻蚀窗口1。
2.3）如图4所示，在沟槽刻蚀窗口1处采用干法刻蚀工艺沿外延层200厚度方向刻蚀深度2微米～4微米以形成沟槽2，沟槽2的底部未穿透外延层200。
2.4）利用CVD工艺在沟槽2的侧壁及底部形成屏蔽栅氧化层600，本实施例中的屏蔽栅氧化层600的厚度为0.1微米～0.15微米。
2.5）完成步骤2.4）后，在沟槽2内填充多晶硅，然后利用干法刻蚀或湿法刻蚀将填充的多晶硅回刻至第一目标深度以形成屏蔽栅700。形成屏蔽栅氧化层600后，填充在沟槽2内的多晶硅与外延层200之间被屏蔽栅氧化层600隔离，将填充在沟槽2内的多晶硅沿沟槽2深度方向刻蚀0.5微米～0.9微米，令沟槽2内剩余的多晶硅表面至外延层200表面的距离符合第一目标深度。
2.6）完成步骤2.5）后，利用湿法刻蚀工艺将屏蔽栅700上部且位于沟槽2侧壁的氧化层去除干净，令沟槽2侧壁的屏蔽栅氧化层600表面与屏蔽栅700表面平齐，该步骤完成后的结构如图5所示。
步骤3：完成步骤2后，在沟槽2内形成隔离层800以隔离屏蔽栅700和栅多晶硅1100。
具体地，在步骤2的基础上，按如下步骤进行：
3.1）完成步骤2.6）后，采用HDP CVD工艺在沟槽2内的屏蔽栅700上部形成一定厚度的氧化层；
3.2）完成步骤3.1）后，用干法刻蚀工艺对沟槽2内填充的氧化层进行刻蚀，刻蚀深度为0.4微米～0.8微米，将位于屏蔽栅700上部剩余未被刻蚀掉的氧化层作为隔离层800，在对氧化层刻蚀过程中，一并将隔离层800上部的沟槽2侧壁上的氧化层也刻蚀干净。
进一步说明，上述刻蚀沟槽2内填充的氧化层时，可将氮化硅层400作为掩膜层保护外延层200表面，也可以将第一氧化层300作为掩膜层，本实施例给出的附图示意中以第一氧化层300作为掩膜层进行举例，即：刻蚀前，先利用湿法刻蚀工艺将外延层200表面的第二氧化层500和氮化硅层400分别去除干净，保留相邻沟槽2间台面处外延层200表面上的第一氧化层300；然后通过光刻胶将第一氧化层300保护起来再进行沟槽2内氧化层的刻蚀，完成步骤3后的结构图如图6所示。
步骤4：如图7所示，完成步骤3后，在隔离层800上部的沟槽2侧壁利用外延设备形成单晶硅层900，单晶硅层900的表面与外延层200表面平齐，本实施例中单晶硅层900厚度为0.05微米～0.2微米。由于步骤3完成后，隔离层800上部的沟槽2侧壁上的氧化层也被刻蚀干净，采用外延工艺在沟槽2侧壁上形成单晶硅层900后，相当于缩短了隔离层800上部沟槽的宽度，即拉大了源极接触孔3至沟槽2之间的横向距离。
步骤5：完成步骤4后，通过湿法刻蚀工艺将外延层200表面的第一氧化层300去除，然后采用炉管工艺在外延层200表面以及单晶硅层900侧壁生长氧化层，该层氧化层作为栅氧化层1000，本实施例中的栅氧化层1000厚度为0.05微米～0.1微米。
步骤6：完成步骤5后，在隔离层800上部的沟槽2内填充多晶硅，然后对填充的多晶硅进行回刻至其表面与外延层200表面平齐，以形成栅多晶硅层1100，完成本步骤后的结构图如图8所示。
步骤7：利用光刻工艺在外延层200的台面处注入P型杂质以形成P型体区，注入N型杂质以形成N型源区，本环节为现有MOSFET的常规工艺，不做过多说明，按现有工艺执行即可。
步骤8：如图9所示，完成步骤7后，利用CVD工艺在外延层200表面生长一层绝缘介质层1200，本实施例中绝缘介质层1200的厚度为0.7微米～1微米。然后，在相邻沟槽2之间的台面处进行刻蚀以形成源极接触孔3，本实施例中源极接触孔3的深度为0.2微米～0.4微米。
按上述给出的制造方法制造而成的屏蔽栅沟槽型MOSFET剖面结构如图9所示，图9中省略了对P型体区和N型源区的示意。如图9所示，本实施例公开的MOSFET器件包括衬底，衬底由基层100和外延层200构成，外延层200上形成沟槽2，沟槽2内按现有结构分别形成屏蔽栅氧化层600、屏蔽栅700、隔离层800、栅氧化层100、栅多晶硅层1100，与现有结构不同的是，本实施例中的MOSFET器件在隔离层800上部的沟槽2侧壁与沟槽2侧壁的栅氧化层100之间还设有外延单晶硅层900。从图9中可以看出，由于在隔离层800上部的沟槽2侧壁处有一定厚度的单晶硅层900存在，令源极接触孔3至栅多晶硅层1100之间的横向距离增大，不仅保证了源极接触孔3光刻时有充足的工艺窗口，还确保了MOSFET器件VT参数的稳定性。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
Claims (11)
1.屏蔽栅沟槽MOSFET的制造方法，其特征在于，包括：
提供衬底上已形成沟槽，且所述沟槽内已形成屏蔽栅氧化层、屏蔽栅、隔离层的半导体结构；
在所述半导体结构位于所述隔离层上部裸露的所述沟槽侧壁处外延形成单晶硅层；
然后在所述单晶硅层侧壁形成栅氧化层，并在所述沟槽内填充多晶硅形成栅多晶硅层；
在所述衬底表面形成绝缘介质层后进行源极接触孔刻蚀。
2.根据权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述沟槽形成之前，先在所述衬底表面形成第一氧化层，然后在所述第一氧化层表面形成氮化硅层，其次在所述氮化硅层表面形成第二氧化层，通过光刻开设沟槽刻蚀窗口，令所述沟槽刻蚀窗口底部的衬底表面暴露。
3.根据权利要求2所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述第一氧化层厚度为0.01微米～0.05微米，所述氮化硅层厚度为0.1微米～0.2微米，所述第二氧化层厚度为0.3微米～0.5微米。
4.根据权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述衬底包括基层及位于所述基层表面的外延层，所述基层采用P型掺杂硅片，所述基层厚度为100微米～400微米，所述外延层厚度为2微米～10微米。
5.根据权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述屏蔽栅氧化层的厚度为0.1微米～0.15微米。
6.根据权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述隔离层形成时，先采用HDP工艺将所述沟槽填满，然后对所述沟槽内的氧化层进行刻蚀，仅保留位于屏蔽栅上部预设厚度的氧化层作为隔离层，所述隔离层上部的所述沟槽侧壁上的氧化层被刻蚀干净。
7.根据权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述沟槽侧壁上的所述单晶硅层厚度为0.05微米～0.2微米。
8.根据权利要求2所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述栅氧化层形成之前，先将所述第二氧化层、所述氮化硅层、所述第一氧化层去除，然后热氧化形成栅氧化层，所述栅氧化层厚度为0.05微米～0.1微米。
9.根据权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于：所述绝缘介质层形成之前，先在所述衬底上形成P型体区和N型源区，所述绝缘介质层的厚度为0.7微米～1微米。
10.MOSFET器件，其特征在于：采用如权利要求1-9任一项所述制造方法制造而成。
11.MOSFET器件，包括衬底，所述衬底上形成沟槽，所述沟槽内形成屏蔽栅氧化层、屏蔽栅、隔离层、栅氧化层、栅多晶硅层，其特征在于：所述隔离层上部的所述沟槽侧壁与所述沟槽侧壁的栅氧化层之间设有外延单晶硅层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310390632.2A CN116403906A (zh) | 2023-04-13 | 2023-04-13 | 屏蔽栅沟槽mosfet的制造方法及mosfet器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310390632.2A CN116403906A (zh) | 2023-04-13 | 2023-04-13 | 屏蔽栅沟槽mosfet的制造方法及mosfet器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116403906A true CN116403906A (zh) | 2023-07-07 |
Family
ID=87010137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310390632.2A Pending CN116403906A (zh) | 2023-04-13 | 2023-04-13 | 屏蔽栅沟槽mosfet的制造方法及mosfet器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116403906A (zh) |
-
2023
- 2023-04-13 CN CN202310390632.2A patent/CN116403906A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101821413B1 (ko) | 소자분리구조물, 이를 포함하는 반도체 소자 및 그의 소자분리 구조물 제조 방법 | |
| KR20040033361A (ko) | 반도체 소자의 제조 방법 | |
| CN112242305B (zh) | 半导体器件及其制造方法 | |
| JP2009010040A (ja) | 半導体装置の製造方法 | |
| CN113571413A (zh) | 沟槽栅结构及形成方法 | |
| CN116403906A (zh) | 屏蔽栅沟槽mosfet的制造方法及mosfet器件 | |
| KR102600345B1 (ko) | 반도체 전력 소자의 제조 방법 | |
| US11756794B2 (en) | IC with deep trench polysilicon oxidation | |
| EP0402897B1 (en) | Method of manufacturing semiconductor device having elements isolated by trench | |
| KR100949269B1 (ko) | 반도체 소자의 제조방법 | |
| KR100275484B1 (ko) | 트렌치형 게이트 전극을 갖는 전력소자 제조방법 | |
| EP0019456A1 (en) | Semiconductor devices and method for producing the same | |
| CN112233983B (zh) | 沟槽栅功率器件及其制备方法 | |
| TWI813392B (zh) | 半導體裝置及其製作方法 | |
| KR100905463B1 (ko) | 반도체 장치 및 이의 제조방법 | |
| KR100357199B1 (ko) | 반도체 소자의 제조방법 | |
| KR100269623B1 (ko) | 반도체장치의 소자격리방법 | |
| US6300220B1 (en) | Process for fabricating isolation structure for IC featuring grown and buried field oxide | |
| KR940005720B1 (ko) | 반도체 장치의 소자분리 제조방법 | |
| CN113782433A (zh) | 一种解决sgt-mosfet场氧化层横向过腐问题的制备方法 | |
| CN117497419A (zh) | 具有自对准接触孔的沟槽mosfet的制造方法 | |
| KR20070069747A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| JP3844239B2 (ja) | 半導体装置の製造方法 | |
| KR19990066239A (ko) | 셜로우 트랜치 아이솔레이션을 구비한 반도체 소자 및 그 제조방법 | |
| CN116230538A (zh) | 栅极的切断方法及半导体器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |