KR100269623B1 - 반도체장치의 소자격리방법 - Google Patents
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Abstract
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 소자격리를 위한 반도체기판의 트렌치를 매립하는 절연물질의 트렌치 상단 모서리부위에서의 모양을 둥글게 형성하도록 하여 소자격리 공정이 완성되었을 때 기판의 표면과 절연물질의 표면이 완만하게 연결되도록 하므로서 게이트유도 누설전류(3-dimensional gate induced leakage)를 크게 감소시키고 이후 형성되는 게이트산화막의 신뢰성을 향상시키도록한 트렌치(trench)를 이용한 반도체장치의 소자격리방법에 관한 것이다. 본 발명은 반도체기판 상에 마스크층을 형성하고 반도체기판의 소정 부분이 노출되도록 패터닝하여 소자격리영역과 활성영역을 한정하는 공정과, 반도체기판의 노출된 부분에 소정 깊이의 트렌치를 형성하는 공정과, 트렌치 부위의 노출된 반도체기판의 표면에 버퍼산화막을 형성하는 공정과, 트렌치를 채우는 절연층을 기판의 전면에 형성하는 공정과, 절연층의 일부를 제거하여 트렌치 내부에 위치하는 제 1 절연층과 마스크층 위에 위치하는 제 2 절연층으로 분리시켜서 트렌치 상부 모서리 부위의 버퍼산화막 일부를 노출시키는 단계와, 기판의 전면에 희생산화막을 형성하는 단계와, 트렌치 상부 모서리 부위의 일부 희생산화막을 제외하는 희생산화막과 제 2 절연층 그리고 마스크층을 제거하여 제 1 절연층의 표면과 반도체기판의 표면을 노출시키는 단계로 이루어진다.
Description
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 소자격리를 위한 반도체기판의 트렌치를 매립하는 절연물질의 트렌치 상단 모서리부위에서의 모양을 둥글게 형성하도록 하여 소자격리 공정이 완성되었을 때 기판의 표면과 절연물질의 표면이 완만하게 연결되도록 하므로서 게이트유도 누설전류(3-dimensional gate induced leakage)를 크게 감소시키고 이후 형성되는 게이트산화막의 신뢰성을 향상시키도록한 트렌치(trench)를 이용한 반도체장치의 소자격리방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
일반적으로 반도체장치는 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하였다. LOCOS 방법은 활성영역을 한정하는 산화마스크인 질화막과 반도체기판의 열적 특성이 다르기 때문에 발생하는 스트레스를 해소하기 위하여 질화막과 반도체기판 사이에 박막의 버퍼산화막(buffer oxide)을 형성하고 산화시켜 소자격리영역으로 이용되는 필드산화막를 형성한다. 상기에서 필드산화막은 반도체기판의 수직 방향으로 성장할 뿐만 아니라 산화체(Oxidant : 02)가 버퍼산화막을 따라 수평 방향으로도 확산되므로 질화막의 패턴 엣지(edage)밑으로 성장되게 되는 특징을 갖는다.
이와같이 필드산화막이 활성 영역을 잠식하는 현상을 그 형상이 새의 부리 모양과 유사하여 버즈 비크(Bird's Beak)이라 한다. 이러한 버드 비크의 길이는 필드산화막 두께의 1/2이나 된다. 그러므로, 활성 영역의 크기가 감소되는 것을 줄이기 위하여는 버즈 비크의 길이를 최소화 하여야 한다.
버즈 비크의 길이를 줄이기 위한 방법으로 필드산화막의 두께를 감소시키는 방식이 도입되었으나 16M DRAM급 이상에서 필드산화막의 두께를 감소시키면 배선과 반도체기판 사이의 정전 용량이 증가되어 신호전달 속도가 저하되는 문제가 발생된다. 또한, 소자의 게이트로 사용되는 배선에 의해 소자 사이의 격리영역에 형성되는 기생 트랜지스터의 문턱전압(Vt)이 저하되어 소자 사이의 격리특성이 저하되는 문제점이 있다.
따라서, 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 버퍼산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 버퍼산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체기판 내에 필드산화막을 형성시키는 리세스(Recessed) LOCOS 기술들이 있다.
그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.
따라서, 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 메립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 얕은 트렌치를 이용한 소자격리방법을 도시하는 공정도이다.
도 1a를 참조하면, 반도체기판(11) 상에 열산화 방법으로 버퍼산화막(13)을 형성하고, 이 버퍼산화막(13) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 마스크층(15)을 형성한다.
그리고, 마스크층(15) 및 버퍼산화막(13)을 포토리쏘그래피 방법으로 반도체기판(11)이 노출되도록 순차적으로 패터닝하여 소자격리영역과 활성영역을 한정한다.
도 1b를 참조하면, 마스크층(15)을 마스크로 사용하여 반도체기판(11)의 노출된 소자격리영역을 소정 깊이로 식각하여 트렌치(17)를 형성한다. 상기에서 트렌치(17)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다.
도 1c를 참조하면, 마스크층(15) 상에 산화실리콘을 트렌치(17)를 채우도록 CVD 방법으로 증착한다. 그리고, 산화실리콘을 마스크층(15)이 노출되어 화학-기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 방법 또는 RIE 방법으로 에치 백하여 트렌치(17) 내에만 잔류되도록 한다. 이 때, 트렌치(17) 내에 잔류하는 산화실리콘은 소자를 분리하는 필드산화막(19)이 된다.
도 1d를 참조하면, 마스크층(15) 및 버퍼산화막(13)을 습식 식각 방법으로 순차적으로 제거하여 반도체기판(11)의 활성영역을 노출시킨다. 이 때, 필드산화막(19)의 반도체기판(11)의 표면 보다 높은 부분도 식각되어 단차가 감소된다.
상술한 종래의 반도체장치의 소자격리방법은 마스크층 및 버퍼산화막을 습식 식각하여 제거하면서 필드산화막의 반도체기판 표면 보다 높은 부분도 식각할 때 이 필드산화막은 습식 식각에 의해 트렌치와 접합 부분의 상부에 홈(recess hump)이 형성된다.
이 후에 게이트산화막과 다결정실리콘으로 게이트를 형성할 때 홈이 형성된 부분에서 게이트산화막의 두께가 감소되고 이 홈의 내부에 다결정실리콘이 잔류하게 되므로 게이트가 활성영역을 에워싸는 구조가 된다. 그러므로, 소자 구동시 홈의 내부에 잔류하는 다결정실리콘에 의해 전계가 증가되어 누설 전류가 흐르며, 또한, 게이트산화막의 두께가 감소에 의해 전계가 집중되어 소자 특성을 저하시키는 문제점이 있다.
따라서, 본 발명의 목적은 트렌치와 접합 부분의 상부에 홈이 형성되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있는 반도체장치의 소자격리방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 반도체기판 상에 마스크층을 형성하고 반도체기판의 소정 부분이 노출되도록 패터닝하여 소자격리영역과 활성영역을 한정하는 공정과, 반도체기판의 노출된 부분에 소정 깊이의 트렌치를 형성하는 공정과, 트렌치 부위의 노출된 반도체기판의 표면에 버퍼산화막을 형성하는 공정과, 트렌치를 채우는 절연층을 기판의 전면에 형성하는 공정과, 절연층의 일부를 제거하여 트렌치 내부에 위치하는 제 1 절연층과 마스크층 위에 위치하는 제 2 절연층으로 분리시켜서 트렌치 상부 모서리 부위의 버퍼산화막 일부를 노출시키는 단계와, 기판의 전면에 희생산화막을 형성하는 단계와, 트렌치 상부 모서리 부위 및 제 1 절연층 위의 일부 희생산화막을 제외하는 희생산화막과 제 2 절연층 그리고 마스크층을 제거하여 제 1 절연층의 표면과 반도체기판의 표면을 노출시키는 단계를 포함하는 공정으로 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 얕은 트렌치를 이용한 반도체장치의 소자격리방법을 도시하는 공정도이다.
도 2a를 참조하면, 반도체기판(21) 상에 열산화 방법으로 제 1 버퍼산화막(22)을 형성하고, 이 제 1 버퍼산화막(22) 상에 CVD 방법으로 질화실리콘을 증착하여 마스크층(23)을 형성한다.
그리고, 마스크층(23) 및 제 1 버퍼산화막(22)을 포토리쏘그래피 방법으로 반도체기판(21)이 노출되도록 순차적으로 패터닝하여 소자격리영역과 활성영역을 한정한다.
그 다음, 마스크층(23)을 마스크로 사용하여 반도체기판(21)의 노출된 부분, 즉, 소자격리영역을 소정 깊이로 식각하여 트렌치를 형성한다. 상기에서 트렌치를 RIE 또는 플라즈마 식각 등으로 이방성 식각하여 형성한다.
도 2b를 참조하면, 노출된 기판(21)의 표면 즉, 트렌치 표면에 열산화를 실시하여 제 2 버퍼산화막(24)을 노출된 트렌치 vuaisdp 형성한다.
그리고 마스크층(23) 표면 및 제 2 버퍼산화막(24) 표면에 산화실리콘으로 에이치엘디층(high temperature low pressure dielectric, 250)을 트렌치를 채우도록 CVD 방법으로 증착하여 형성한다.
도 2c를 참조하면, 노출된 에이치엘디층(250)에 습식식각을 실시하여 트렌치 상부 모서리 부위의 제 2 버퍼산화막(24)의 일부 표면이 형성하도록 한다. 따라서, 잔류한 에이치엘디층(250)은 제 1 에이치엘디층(251)과 제 2 에이치엘디층(252)으로 분리되며, 트렌치 내에 잔류하는 제 1 에이치엘디층(251)은소자를 분리하는 필드산화막이 된다. 이와 같이 제 2 버퍼산화막(24)의 일부를 노출시키는 이유는 종래기술에서 트렌치 상부 모서리 부위에 홈이 생기는 것을 방지하기 위하여 이 부위에 별도의 산화막을 형성하기 위해서이다.
도 2d를 참조하면, 기판(21)의 전면에 습식산화를 실시하여 제 1 에이치엘디층(251)의 표면, 제 2 에이치엘디층(252)의 노출된 표면과 노출된 제 2 버퍼산화막(24)의 표면에 희생산화막(26)을 형성한다. 이때, 산화막은 트렌치 상부 모서리(A1) 부위에서도 형성되어 도면에서와 같이 마스크층(23)의 하부에도 일부 침투되어 부풀어오른 모습을 같게 된다.
도 2e를 참조하면, 제 1 절연층(251) 상부의 희생산화막(26)의 일부와 제 2 절연층(252) 표면의 희생산화막(26) 그리고 제 2 에이치엘디층(252), 마스크층(23) 및 제 1 버퍼산화막(22)을 습식 식각 방법으로 순차적으로 제거하여 반도체기판(21)의 활성영역을 노출시킨다.
이 때, 종래 기술에서는 필드산화막이 트렌치의 상부 모서리 부분에서 수직 및 수평방향으로 식각되므로 트렌치와 접합 부분의 상부에 홈이 형성되지만, 본 발명에서는 이 부위(A2)에 희생산화막(26)이 형성되어 있으므로 이러한 홈(recess hump)이 형성되는 것을 방지할 수 있다.
따라서 종래기술에서 홈이 생기는 이 부위(A2)는 희생산화막(26) 일부와 제 1 버퍼산화막(24) 일부가 형성하는 단면이 둥근 형태를 갖는 트렌치 상부 모서리의 프로필을 갖는다.
상술한 바와 같이 소자격리공정이 완성된 반도체기판의 표면은 소자격리 필드산화막의 표면과 완만하게 연결되는 즉, 평탄화된 형태를 갖는다.
따라서, 본 발명은 이후 공정인 게이트산화막 및 게이트 형성시 게이트산화막이 얇게 형성되거나 게이트의 식각 잔류물이 남는 것을 방지할 수 있어서 게이트유도 누설전류(3-dimensional gate induced leakage)를 크게 감소시키고 이후 형성되는 게이트산화막의 신뢰성을 향상시키는 장점이 있다.
Claims (6)
- 반도체기판 상에 마스크층을 형성하고 상기 반도체기판의 소정 부분이 노출되도록 패터닝하여 소자격리영역과 활성영역을 한정하는 공정과,상기 반도체기판의 노출된 부분에 소정 깊이의 트렌치를 형성하는 공정과,상기 트렌치 부위의 노출된 상기 반도체기판의 표면에 버퍼산화막을 형성하는 공정과,상기 트렌치를 채우는 절연층을 상기 기판의 전면에 형성하는 공정과,상기 절연층의 일부를 제거하여 상기 트렌치 내부에 위치하는 제 1 절연층과 상기 마스크층 위에 위치하는 제 2 절연층으로 분리시켜서 상기 트렌치 상부 모서리 부위의 상기 버퍼산화막 일부를 노출시키는 단계와,상기 기판의 전면에 희생산화막을 형성하는 단계와,상기 트렌치 상부 모서리 부위 및 상기 제 1 절연층 위의 일부 상기 희생산화막을 제외하는 상기 희생산화막과 상기 제 2 절연층 그리고 상기 마스크층을 제거하여 상기 반도체기판의 표면을 노출시키는 단계로 이루어진 반도체장치의 소자격리방법.
- 청구항 1에 있어서, 상기 마스크층은,상기 반도체기판 표면에 열산화막을 형성하는 단계와,상기 열산화막 위에 질화막을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서, 상기 절연층은 에이치엘디를 증착하여 형성하는 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서, 상기 버퍼산화막의 일부를 노출시키는 단계는 습식식각으로 실시하는 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서, 상기 희생산화막은 습식산화방법으로 형성하는 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서, 상기 반도체 기판의 표면을 노출시키는 단계는 습식식각으로 실시하는 것이 특징인 반도체장치의 소자격리방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019980034793A KR100269623B1 (ko) | 1998-08-27 | 1998-08-27 | 반도체장치의 소자격리방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980034793A KR100269623B1 (ko) | 1998-08-27 | 1998-08-27 | 반도체장치의 소자격리방법 |
Publications (2)
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|---|---|
| KR20000015071A KR20000015071A (ko) | 2000-03-15 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019980034793A KR100269623B1 (ko) | 1998-08-27 | 1998-08-27 | 반도체장치의 소자격리방법 |
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-
1998
- 1998-08-27 KR KR1019980034793A patent/KR100269623B1/ko not_active IP Right Cessation
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| KR20000015071A (ko) | 2000-03-15 |
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