CN116387242B - 硅通孔加工方法 - Google Patents
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Abstract
本申请关于硅通孔加工方法，涉及半导体器件材料技术领域。该方法包括：获取双抛片；在双抛片的表面生成硅化合物层；在第一表面制备预设图形；基于预设图形在双抛片的第一表面的硅化合物层上以第一预设深度进行刻蚀，第一预设深度为200μm~300μm；曝光；对第一表面进行保护；自第二表面在硅化合物层上进行刻蚀至双抛片刻通；对刻通后的双抛片进行去胶。在进行TSV加工的过程中，将双抛面相对的两个表面上分别生成硅化合物层，并在生成硅化合物层后，从第一表面进行部分刻蚀，在刻蚀后，在第二表面制备相同的图案，并从第二表面开始刻蚀至双抛片刻通。该工艺方法能够在高透光率的较厚材料上进行TSV加工，加工后，底部形貌与顶部形貌一致。
Description
技术领域
本申请涉及半导体器件材料技术领域，特别涉及一种硅通孔加工方法。
背景技术
硅通孔（Through-Silicon Vias，TSV）加工是一种常用的加工方法，常用于半导体器件封装环节。
相关技术中，硅通孔加工过程中包括刻蚀底部的过程。
然而，在工艺流程包括刻蚀底部时，硅通孔加工一般为低透光率的加工，涉及厚度也在200um~300um，已有的加工类型主要为低透光率的、或者高透光率大尺寸。而高透光率小尺寸的TSV加工极少，实践中高透光率小尺寸的TSV加工存在的刻蚀底部形貌无法保持，底部形貌与顶部相差过大。
发明内容
本申请关于硅通孔加工方法，能够在高透光率小尺寸的硅材料上进行加工，防止刻蚀后底部形貌与顶部相差过大的问题。该方法包括：
获取双抛片；
在双抛片的表面生成硅化合物层；
在双抛片的第一表面制备预设图形；
基于预设图形在双抛片的第一表面的硅化合物层上以第一预设深度进行刻蚀，第一预设深度为200μm~300μm；
对双抛片进行双面曝光，以在双抛片的第二表面的硅化合物层上制备预设图形；
对第一表面进行保护；
基于第二表面的预设图形，自第二表面在硅化合物层上进行刻蚀至双抛片刻通；
对刻通后的双抛片进行去胶，得到已加工双抛片。
在一个可选的实施例中，硅化合物层可以实现为LPTEOS、PETEOS以及LPSIN中的至少一种；
其中：
LPTEOS指示利用硅酸乙酯源通过低压化学气相沉积得到二氧化硅，以形成硅化合物层的制备方法；
PETEOS指示利用硅酸乙酯源通过等离子体增强化学气相沉积得到二氧化硅，以形成硅化合物层的制备方法；
LPSIN指示通过低压化学气相沉积的得到氮化硅，以形成硅化合物层的制备方法。
在一个可选的实施例中，硅化合物层的厚度至少为2μm。
在一个可选的实施例中，基于预设图形在双抛片的第一表面的硅化合物层上以第一预设深度进行刻蚀，包括：
基于预设图形，在双抛片的第一表面的硅化合物层上通过刻蚀设备以第一预设深度进行刻蚀。
在一个可选的实施例中，刻蚀设备的刻蚀角度不低于80°。
在一个可选的实施例中，对第一表面进行保护，包括：
对第一表面进行涂胶保护；
或，
对第一表面进行贴膜保护。
在一个可选的实施例中，基于第二表面的预设图形，自第二表面在硅化合物层上进行刻蚀至双抛片刻通，包括：
基于第二表面的预设图形，自第二表面在硅化合物层上以第一速度进行刻蚀至第二预设深度；
以第二速度进行刻蚀至双抛片刻通，第二速度小于第一速度。
在一个可选的实施例中，双抛片的厚度为400μm。
本申请提供的技术方案带来的有益效果至少包括：
在进行TSV加工的过程中，将双抛面相对的两个表面上分别生成硅化合物层，并在生成硅化合物层后，从第一表面进行部分刻蚀，在刻蚀后，在第二表面制备相同的图案，并从第二表面开始刻蚀至双抛片刻通。该工艺方法能够在高透光率的较厚材料上进行TSV加工，加工后，底部形貌与顶部形貌一致。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本申请一个示例性实施例提供的一种TSV加工方法的流程示意图。
图2示出了本申请一个示例性实施例提供的另一种TSV加工方法的流程示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
图1示出了本申请一个示例性实施例提供的一种TSV加工方法的流程示意图，该方法包括：
步骤101，获取双抛片。
在本申请实施例中，双抛片的材质为硅。本申请实施例中的双抛片也即用作晶圆。
步骤102，在双抛片的表面生成硅化合物层。
本申请实施例中，硅化合物层作为掩膜，覆盖双抛片的表面。可选地，硅化合物层将至少覆盖双抛片的两个相对表面，该两个相对表面用于承载图形。
步骤103，在双抛片的第一表面制备预设图形。
本申请实施例中，预设图形即为TSV工艺所需制备的图形，该预设图形与晶圆上的走线对应。
步骤104，基于预设图形在双抛片的第一表面的硅化合物层上以第一预设深度进行刻蚀。
在本申请实施例中，第一预设深度小于双抛片的厚度。可选地，第一预设深度为200μm~300μm。
步骤105，对双抛片进行双面曝光。
在经过刻蚀后，本申请实施例中，通过双面曝光的方式，使得在双抛面的第二表面上制备同样的预设图形。
步骤106，对第一表面进行保护。
该过程为对于已具有刻蚀图案的第一表面进行保护，形成保护层的过程。
步骤107，基于第二表面的预设图形，自第二表面在硅化合物层上进行刻蚀至双抛片刻通。
在进行前一阶段的刻蚀后，从第二表面开始进行刻蚀，直至双抛片被贯通。
步骤108，对刻通后的双抛片进行去胶，得到已加工双抛片。
该过程为对于步骤106所示的上胶保护过程进行去胶，已得到成品的过程。
综上所述，本申请实施例提供的方法，在进行TSV加工的过程中，将双抛面相对的两个表面上分别生成硅化合物层，并在生成硅化合物层后，从第一表面进行部分刻蚀，在刻蚀后，在第二表面制备相同的图案，并从第二表面开始刻蚀至双抛片刻通。该工艺方法能够在高透光率的较厚材料上进行TSV加工，加工后，底部形貌与顶部形貌一致。
图2示出了本申请一个示例性实施例提供的另一种TSV加工方法的流程示意图，该方法包括：
步骤201，获取双抛片。
本申请实施例中，双抛片的厚度为400μm。
步骤202，在双抛片的表面制备硅化合物层。
本申请实施例中，硅化合物层可以实现为LPTEOS、PETEOS以及LPSIN中的至少一种。其中：LPTEOS指示利用硅酸乙酯源通过低压化学气相沉积得到二氧化硅，以形成硅化合物层的制备方法；PETEOS指示利用硅酸乙酯源通过等离子体增强化学气相沉积得到二氧化硅，以形成硅化合物层的制备方法；LPSIN指示通过低压化学气相沉积的得到氮化硅，以形成硅化合物层的制备方法。
在上述情况下，硅化合物层的厚度为至少2μm。
步骤203，在双抛片的第一表面制备预设图形。
该过程与步骤101所示的过程一致，在此不作赘述。
步骤204，基于预设图形，在双抛片的第一表面的硅化合物层上通过刻蚀设备以第一预设深度进行刻蚀。
本申请实施例中，刻蚀设备可以实现为刻蚀机。本申请对于刻蚀设备号不做限定。可选地，在刻蚀过程中，刻蚀角度不低于80°。
步骤205，对双抛片进行双面曝光，以在双抛片的第二表面的硅化合物层上制备预设图形。
该过程与步骤105所示的过程对应，在此不作赘述。
步骤206，对第一表面进行保护。
本申请实施例中，保护的方式包括涂胶保护或贴膜保护，其中，涂胶厚度不低于3μm。
步骤207，基于第二表面的预设图形，自第二表面在硅化合物层上以第一速度进行刻蚀至第二预设深度。
步骤208，以第二速度进行刻蚀至双抛片刻通。
本申请实施例中，第二速度小于第一速度。也即，在刻蚀的结尾采用低速刻蚀的方式，降低可能存在的对于双抛片的损害几率。
步骤209，对刻通后的双抛片通过干法或湿法进行去胶，得到已加工双抛片。
综上所述，本申请实施例提供的方法，在进行TSV加工的过程中，将双抛面相对的两个表面上分别生成硅化合物层，并在生成硅化合物层后，从第一表面进行部分刻蚀，在刻蚀后，在第二表面制备相同的图案，并从第二表面开始刻蚀至双抛片刻通。该工艺方法能够在高透光率的较厚材料上进行TSV加工，加工后，底部形貌与顶部形貌一致。
上述仅为本申请的可选实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (7)
1.一种硅通孔加工方法，其特征在于，所述方法包括：
获取双抛片；
在所述双抛片的表面生成硅化合物层；
在所述双抛片的第一表面制备预设图形；
基于所述预设图形在所述双抛片的第一表面的硅化合物层上以第一预设深度进行刻蚀，所述第一预设深度为200μm~300μm；
对所述双抛片进行双面曝光，以在所述双抛片的第二表面的硅化合物层上制备所述预设图形；
对所述第一表面进行保护；
基于所述第二表面的所述预设图形，自所述第二表面在所述硅化合物层上进行刻蚀至所述双抛片刻通；
对刻通后的所述双抛片进行去胶，得到已加工双抛片；
其中，所述对所述第一表面进行保护，包括：
对所述第一表面进行涂胶保护；
或，
对所述第一表面进行贴膜保护；
所述基于所述第二表面的所述预设图形，自所述第二表面在所述硅化合物层上进行刻蚀至所述双抛片刻通，包括：
基于所述第二表面的所述预设图形，自所述第二表面在所述硅化合物层上以第一速度进行刻蚀至第二预设深度；
以第二速度进行刻蚀至所述双抛片刻通，所述第二速度小于所述第一速度。
2.根据权利要求1所述的方法，其特征在于，所述硅化合物层可以实现为LPTEOS、PETEOS以及LPSIN中的至少一种；
其中：
所述LPTEOS指示利用硅酸乙酯源通过低压化学气相沉积得到二氧化硅，以形成所述硅化合物层的制备方法；
所述PETEOS指示利用硅酸乙酯源通过等离子体增强化学气相沉积得到二氧化硅，以形成所述硅化合物层的制备方法；
所述LPSIN指示通过低压化学气相沉积的得到氮化硅，以形成所述硅化合物层的制备方法。
3.根据权利要求2所述的方法，其特征在于，所述硅化合物层的厚度至少为2μm。
4.根据权利要求1所述的方法，其特征在于，所述基于所述预设图形在所述双抛片的第一表面的硅化合物层上以第一预设深度进行刻蚀，包括：
基于所述预设图形，在所述双抛片的第一表面的硅化合物层上通过刻蚀设备以第一预设深度进行刻蚀。
5.根据权利要求4所述的方法，其特征在于，所述刻蚀设备的刻蚀角度不低于80°。
6.根据权利要求1所述的方法，其特征在于，所述对刻通后的所述双抛片进行去胶，得到已加工双抛片，包括：
对刻通后的所述双抛片通过干法或湿法进行去胶，得到所述已加工双抛片。
7.根据权利要求1所述的方法，其特征在于，所述双抛片厚度为400μm。
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| KR20130101918A (ko) * | 2012-03-06 | 2013-09-16 | (주) 이피웍스 | 반도체 기판의 관통 실리콘 비아 형성방법 |
| CN108793064A (zh) * | 2018-05-07 | 2018-11-13 | 瑞声科技(新加坡)有限公司 | 导电结构的加工方法 |
| CN111834285A (zh) * | 2020-07-20 | 2020-10-27 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
| CN113053805A (zh) * | 2021-03-11 | 2021-06-29 | 长鑫存储技术有限公司 | 半导体结构的形成方法及半导体结构 |
| CN115440653A (zh) * | 2022-04-02 | 2022-12-06 | 合肥本源量子计算科技有限责任公司 | 半导体结构的制备方法、半导体结构及超导量子器件 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130101918A (ko) * | 2012-03-06 | 2013-09-16 | (주) 이피웍스 | 반도체 기판의 관통 실리콘 비아 형성방법 |
| CN108793064A (zh) * | 2018-05-07 | 2018-11-13 | 瑞声科技(新加坡)有限公司 | 导电结构的加工方法 |
| CN111834285A (zh) * | 2020-07-20 | 2020-10-27 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
| CN113053805A (zh) * | 2021-03-11 | 2021-06-29 | 长鑫存储技术有限公司 | 半导体结构的形成方法及半导体结构 |
| CN115440653A (zh) * | 2022-04-02 | 2022-12-06 | 合肥本源量子计算科技有限责任公司 | 半导体结构的制备方法、半导体结构及超导量子器件 |
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