JP7476485B2 - 窒化物半導体装置 - Google Patents
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Description
本発明は上記課題に着目してなされたものであって、ゲート電極の容量を低減することが可能な窒化物半導体装置を提供することを目的とする。
(GaN半導体装置の構成例)
図1は、本発明の実施形態1に係る窒化ガリウム半導体装置(本発明の「窒化物半導体装置」の一例;以下、GaN半導体装置)の構成例を示す平面図である。図1は、X-Y平面図である。X軸方向(本発明の「第1方向」の一例)及びY軸方向は、後述のGaN層20の表面20a(図2参照)に平行な方向である。X軸方向は、後述するトレンチ30(図2参照)の幅方向でもある。Z軸方向(本発明の「第2方向」の一例)は、GaN層20の表面20aに直交する方向である。Z軸方向は、後述するトレンチ30の深さ方向でもある。X軸方向、Y軸方向及びZ軸方向は、互いに直交する。
Z軸方向からの平面視で、エッジ終端領域130は、活性領域110の周囲を囲んでいる。エッジ終端領域130は、ガードリング構造、フィールドプレート構造及びJTE(Junction Termination Extension)構造の一以上を有してよい。エッジ終端領域130は、活性領域110で発生した空乏層をエッジ終端領域130まで広げることにより、活性領域110での電界集中を防ぐ機能を有してよい。
図2は、本発明の実施形態1に係る縦型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)1の構成例を示す断面図である。図2は、図1に示す活性領域110に含まれる縦型MOSFET1の繰り返しの単位構造を示している。図3は、本発明の実施形態1に係る縦型MOSFET1において、窒化ガリウム半導体層(以下、GaN層)20の表面20a側の構成例を示す平面図である。図3をA-A’線で切断した断面が、図2の断面図に対応している。
図2に示すように、縦型MOSFET1は、窒化ガリウム基板(以下、GaN基板)10と、GaN層20と、GaN層20に設けられたトレンチ30と、ゲート絶縁膜42と、トレンチ30の底面30a上に設けられた絶縁膜43と、ゲート電極51と、ソース電極53及びドレイン電極55を有する。
なお、GaN基板10は、転位密度が1×107cm-2未満の低転位自立基板であってもよい。GaN基板10が低転位自立基板であることにより、GaN基板10上に形成されるGaN層20の転位密度も低くなる。また、低転位基板をGaN基板10に用いることで、GaN基板10に大面積のパワーデバイスが形成される場合でも、パワーデバイスにおけるリーク電流を少なくすることができる。これにより、製造装置は、パワーデバイスを高い良品率で製造することができる。また、熱処理において、イオン注入された不純物が転位に沿って深く拡散することを防止することができる。
ドリフト領域21は、GaN基板10とJFET領域24との間の電流経路として機能する。ドリフト領域21は、GaN層20を形成するエピタキシャル成長の過程でN型不純物がドープされることにより形成される。ドリフト領域21は、ソース領域23及びJFET領域24の各々と比べて、N型の不純物濃度が低い。
ソース領域23は、GaN層20の表面20a側に設けられており、ウェル領域22の内側に位置する。X軸方向、Y軸方向及びZ軸方向において、ソース領域23とウェル領域22は互いに接している。ソース領域23は、GaN層20の表面20aから所定の深さにN型不純物がイオン注入され、熱処理されることにより形成される。
Na×da>Nd1×dd1>Nd2×dd2…(1)
NA×da>ND1×dd1>ND2×dd2…(1)’
ソース電極53は、ソース領域23上に設けられており、ソース領域23と電気的に接続している。ソース電極53は、図示しない層間絶縁膜を介してゲート電極51を覆うように設けられてもよい。
ドレイン電極55は、GaN基板10の裏面側に設けられており、GaN基板10と電気的に接続している。ドレイン電極55もソース電極53と同様の材料で構成されている。
次に、本発明の実施形態1に係る縦型MOSFET1の製造方法を説明する。図4Aから図4Eは、本発明の実施形態1に係る縦型MOSFET1の製造方法を工程順に示す断面図である。縦型MOSFET1は、成膜装置、露光装置、エッチング装置など、各種の製造装置によって製造される。
図4Aに示すように、製造装置は、GaN基板10上にGaN層20を形成する。例えば、製造装置は、有機金属成長法(MOCVD)又はハライド気相成長法(HVPE)等により、N+型のGaN基板10上にGaN層20をエピタキシャル形成する。GaN層20の形成工程では、N型不純物としてSiを含むドリフト領域21と、P型不純物としてMgを含むウェル領域22とが連続して形成される。
例えば、製造装置は、トレンチ30の底面30aと側面30bとに1回目のイオン注入を行った後、マスクM1を除去する。次に、製造装置は、トレンチ30の側面30bを露出し、それ以外の領域(トレンチ30の底面30aを含む)を覆う形状のマスク(図示せず)を形成する。そして、製造装置は、このマスクから露出している側面に2回目のイオン注入を行う。これにより、製造装置は、トレンチ30の底面30aよりも側面30bにより多くのN型不純物を導入することができる。
次に、図4Eに示すように、製造装置は、ウェル領域22上にゲート絶縁膜42を形成する。例えば、製造装置は、CVD法により絶縁膜を形成し、次にフォトリソグラフィー及びエッチング技術を用いて絶縁膜を所定形状に成形する。これにより、製造装置は、ウェル領域22上にゲート絶縁膜42を形成する。次に、製造装置は、ゲート電極51、ソース電極53(図2参照)、ドレイン電極55(図2参照)を順次形成する。以上の工程を経て、縦型MOSFET1が完成する。
また、縦型MOSFET1は、GaN層20において、GaN層20の裏面20b側とJFET領域24との間に設けられ、ウェル領域22とJFET領域24とに隣接するN-型のドリフト領域21、をさらに備える。ドリフト領域21よりもJFET領域24の方がN型の不純物濃度が高い。これによれば、縦型MOSFET1は、オン抵抗の上昇をさらに抑制することができる。
上記の実施形態1では、GaN層20をエピタキシャル形成する過程で、GaN層に含まれる不純物をN型不純物からP型不純物に切り替えることで、GaN層20にウェル領域22が形成されることを説明した。しかしながら、本発明の実施形態において、ウェル領域22の形成方法はこれに限定されるものではない。本発明の実施形態において、ウェル領域22はイオン注入により形成されてもよい。
図5Aから図5Eは、本発明の実施形態1に係る縦型MOSFET1の製造方法(変形例1)を工程順に示す断面図である。図5Aに示すように、製造装置は、MOCVD又はHVPE等により、N+型のGaN基板10上にGaN層20をエピタキシャル形成する。GaN層20の形成工程では、N型不純物としてSiを含むドリフト領域21を形成する。
次に、図5Bに示すように、製造装置は、GaN層20にトレンチ30を形成する。トレンチ30の形成方法は、上記の実施形態1で説明した方法と同じである。例えば、製造装置は、GaN層20上にマスクM1(図4B参照)を形成し、GaN層20においてマスクM1から露出している部分をエッチングすることによって、GaN層20にトレンチ30を形成する。
これ以降の工程は、上記の実施形態1と同様である。製造装置は、GaN基板10及びGaN層20を備える積層体に、最大温度が1000℃以上1200℃以下の熱処理を施す。この熱処理により、GaN層20に導入されたSi、O等のN型不純物と、Mg等のP型不純物とが活性化される。図5Cに示すように、GaN層20に、JFET領域24とソース領域23とが形成されるとともに、ドリフト領域21が画定される。また、この熱処理により、GaN層20において、イオン注入により生じた欠陥をある程度回復することができる。
上記の実施形態1と、その変形例1では、トレンチ30の底面30aにN型不純物を導入して、底面30a下に第2JFET領域24Bを形成することを説明した。しかしながら、本発明の実施形態では、トレンチ30の底面30aにN型不純物を導入しなくてもよい。トレンチ30の底面30a下に第2JFET領域24Bは存在しなくてもよい。
次に、製造装置は、トレンチ30の底面30a上に絶縁膜43(図2参照)を形成し、ウェル領域22上にゲート絶縁膜42(図2参照)を形成する。次に、製造装置は、ゲート電極51(図2参照)、ソース電極53(図2参照)、ドレイン電極55(図2参照)を順次形成する。以上の工程を経て、縦型MOSFET1が完成する。
上記の実施形態1では、GaN層20において、N-型のドリフト領域21とP型のウェル領域22とがZ軸方向で隣接している態様を示した。しかしながら、本発明の実施形態では、ドリフト領域21とウェル領域22との間に、ウェル領域22と同じ導電型の不純物領域が存在していてもよい。また、この不純物領域は電位が固定されていてもよい。
実施形態2において、トレンチ30は、ウェル領域22よりも深く形成されている。トレンチ30の厚さをT30とし、ウェル領域22の厚さをT22としたとき、T30>T22となっている。また、トレンチ30の底面30a下にJFET領域24は存在しない。トレンチ30の底面30aは、ドリフト領域21となっている。JFET領域24は、トレンチ30の側面30bにのみ設けられている。JFET領域24は、Z軸方向において、ドリフト領域21に接している。
本発明の実施形態では、トレンチ30の底面30a下に第2JFET領域24Bが存在する領域と、トレンチ30の底面30a下に第2JFET領域24Bが存在しない領域とが混在していてもよい。
図8から図10は、本発明の実施形態3に係る縦型MOSFET1Bの構成例を示す断面図である。図11は、本発明の実施形態3に係る縦型MOSFET1Bにおいて、GaN層20の表面20a側の構成例を示す平面図である。図11をB-B’線で切断した断面が、図8の断面図に対応している。図11をC-C’線で切断した断面が、図9の断面図に対応している。図11をD-D’線で切断した断面が、図10の断面図に対応している。
図8に示すように、第1領域R1では、N-型のドリフト領域21とN型の第1JFET領域24Aとの間がN型の第2JFET領域24Bによって電気的に接続されており、ドリフト領域21から第1JFET領域24Aへの電流経路が確保されている。これに対して、図9に示すように、第2領域R2では、N-型のドリフト領域21とN型の第1JFET領域24Aとの間にP型のウェル領域22が介在しており、ドリフト領域21から第1JFET領域24Aへの電流経路が遮断されている。図11に示すように、第1領域R1と第2領域R2は、例えばY軸方向に沿って交互に配置されている。
上記のように、本発明は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。
例えば、ゲート絶縁膜42には、シリコン酸窒化(SiON)膜、ストロンチウム酸化物(SrO)膜、シリコン窒化物(Si3N4)膜も使用可能である。また、ゲート絶縁膜42には、単層の絶縁膜をいくつか積層した複合膜等も使用可能である。ゲート絶縁膜42としてSiO2膜以外の絶縁膜を用いた縦型MOSFETは、縦型MISFETと呼んでもよい。MISFETは、MOSFETを含む、より包括的な絶縁ゲート型トランジスタを意味する。
なお、本発明は以下のような構成も取ることができる。
前記窒化物半導体層の表面側に設けられた第1導電型のソース領域と、
前記窒化物半導体層に設けられ、前記窒化物半導体層の表面に平行な第1方向及び前記第1方向と交差する第2方向において前記ソース領域に隣接する第2導電型のウェル領域と、
前記窒化物半導体層に設けられ、前記第1方向において前記ウェル領域を挟んで前記ソース領域の反対側に位置するトレンチと、
前記窒化物半導体層に設けられ、前記ウェル領域と前記トレンチとの間に位置する第1導電型の不純物領域と、
前記トレンチの底面上に設けられた絶縁膜と、
前記ウェル領域上に設けられたゲート絶縁膜と、
前記絶縁膜上から前記ゲート絶縁膜上にかけて設けられたゲート電極と、を備え、
前記ゲート絶縁膜の厚さよりも前記絶縁膜の厚さの方が大きい、窒化物半導体装置。
前記ドリフト領域よりも前記不純物領域の方が第1導電型の不純物濃度が高い、
前記(1)に記載の窒化物半導体装置。
前記ウェル領域と前記トレンチとの間に位置する第1不純物領域と、
前記窒化物半導体層の表面の反対側である裏面と前記トレンチとの間に位置し、前記第1不純物領域に隣接する第2不純物領域と、を有し、
前記第1不純物領域は、前記第2不純物領域よりも第1導電型の不純物濃度が高い、
前記(1)又は(2)に記載の窒化物半導体装置。
前記ウェル領域と前記トレンチとの間に位置する第1不純物領域と、
前記窒化物半導体層の表面の反対側である裏面と前記トレンチとの間に位置し、前記第1不純物領域に隣接する第2不純物領域と、を有し、
第1導電型はN型であり、第2導電型はP型であり、
前記ウェル領域においてP型の不純物濃度からN型の不純物濃度を相殺したアクセプタ濃度をNaとし、
前記ウェル領域において前記ゲート絶縁膜で覆われている部位の前記第1方向の長さをdaとし、
前記第1不純物領域においてN型の不純物濃度からP型の不純物濃度を相殺したドナー濃度をNd1とし、
前記第1不純物領域の前記第2方向の長さをdd1とし、
前記第2不純物領域におけるドナー濃度をNd2とし、
前記第2不純物領域の前記第2方向の長さをdd2としたとき、
Na×da>Nd1×dd1>Nd2×dd2、を満たす、
前記(1)から(3)のいずれか1項に記載の窒化物半導体装置。
前記ウェル領域と前記トレンチとの間に位置する第1不純物領域と、
前記窒化物半導体層の表面の反対側である裏面と前記トレンチとの間に位置し、前記第1不純物領域に隣接する第2不純物領域と、を有し、
前記ウェル領域における第2導電型の不純物濃度をNAとし、
前記ウェル領域において前記ゲート絶縁膜で覆われている部位の前記第1方向の長さをdaとし、
前記第1不純物領域における第1導電型の不純物濃度をND1とし、
前記第1不純物領域の前記第2方向の長さをdd1とし、
前記第2不純物領域における第1導電型の不純物濃度をND2とし、
前記第2不純物領域の前記第2方向の長さをdd2としたとき、
NA×da>ND1×dd1>ND2×dd2、を満たす、
前記(1)から(3)のいずれか1項に記載の窒化物半導体装置。
前記(1)から(5)のいずれか1項に記載の窒化物半導体装置。
(7)前記ウェル領域に隣接し、前記ウェル領域よりも第2導電型の不純物濃度が高い第2導電型の高濃度不純物領域、をさらに備える
前記(1)から(5)のいずれか1項に記載の窒化物半導体装置。
前記(7)に記載の窒化物半導体装置。
(9)前記不純物領域として前記第1不純物領域及び前記第2不純物領域が存在する第1領域と、
前記不純物領域として前記第1不純物領域が存在し、かつ前記第2不純物領域は存在しない第2領域と、さらに備える
前記(3)から(5)のいずれか1項に記載の窒化物半導体装置。
10 GaN基板
10a、20a 表面
20 GaN層
20b 裏面
21 ドリフト領域
22 ウェル領域
22’ ウェル形成領域
22-1 第1ウェル領域
22-2 第2ウェル領域
23 ソース領域
23’ ソース形成領域
23-1 第1ソース領域
23-2 第2ソース領域
24 JFET領域
24’ JFET形成領域
24A 第1JFET領域
24B 第2JFET領域
25 P+領域
26 コンタクトホール
30 トレンチ
30a 底面
30b 側面
42 ゲート絶縁膜
43 絶縁膜
51 ゲート電極
53 ソース電極
55 ドレイン電極
100 GaN半導体装置
110 活性領域
112 ゲートパッド
114 ソースパッド
130 エッジ終端領域
Cgd 容量
CL 仮想線
M1、M2、M3、M4 マスク
R1 第1領域
R2 第2領域
Claims (10)
- 窒化物半導体層と、
前記窒化物半導体層の表面側に設けられた第1導電型のソース領域と、
前記窒化物半導体層に設けられ、前記窒化物半導体層の表面に平行な第1方向及び前記第1方向と交差する第2方向において前記ソース領域に隣接する第2導電型のウェル領域と、
前記窒化物半導体層に設けられ、前記第1方向において前記ウェル領域を挟んで前記ソース領域の反対側に位置するトレンチと、
前記窒化物半導体層に設けられ、前記ウェル領域と前記トレンチとの間に位置する第1導電型の不純物領域と、
前記トレンチの底面上に設けられた絶縁膜と、
前記ウェル領域上に設けられたゲート絶縁膜と、
前記絶縁膜上から前記ゲート絶縁膜上にかけて設けられたゲート電極と、を備え、
前記ゲート絶縁膜の厚さよりも前記絶縁膜の厚さの方が大きく、
前記不純物領域は、
前記第1方向において前記ウェル領域と前記トレンチとの間に位置する第1不純物領域と、
前記第2方向において前記窒化物半導体層の表面の反対側である裏面と前記トレンチとの間に位置し、前記第1不純物領域に隣接する第2不純物領域と、を有し、
前記第1不純物領域は、前記第2不純物領域よりも第1導電型の不純物濃度が高い、窒化物半導体装置。 - 窒化物半導体層と、
前記窒化物半導体層の表面側に設けられた第1導電型のソース領域と、
前記窒化物半導体層に設けられ、前記窒化物半導体層の表面に平行な第1方向及び前記第1方向と交差する第2方向において前記ソース領域に隣接する第2導電型のウェル領域と、
前記窒化物半導体層に設けられ、前記第1方向において前記ウェル領域を挟んで前記ソース領域の反対側に位置するトレンチと、
前記窒化物半導体層に設けられ、前記ウェル領域と前記トレンチとの間に位置する第1導電型の不純物領域と、
前記トレンチの底面上に設けられた絶縁膜と、
前記ウェル領域上に設けられたゲート絶縁膜と、
前記絶縁膜上から前記ゲート絶縁膜上にかけて設けられたゲート電極と、を備え、
前記ゲート絶縁膜の厚さよりも前記絶縁膜の厚さの方が大きく、
前記不純物領域は、
前記第1方向において前記ウェル領域と前記トレンチとの間に位置する第1不純物領域と、
前記第2方向において前記窒化物半導体層の表面の反対側である裏面と前記トレンチとの間に位置し、前記第1不純物領域に隣接する第2不純物領域と、を有し、
第1導電型はN型であり、第2導電型はP型であり、
前記ウェル領域においてP型の不純物濃度からN型の不純物濃度を相殺したアクセプタ濃度をNaとし、
前記ウェル領域において前記ゲート絶縁膜で覆われている部位の前記第1方向の長さをdaとし、
前記第1不純物領域においてN型の不純物濃度からP型の不純物濃度を相殺したドナー濃度をNd1とし、
前記第1不純物領域の前記第1方向の長さをdd1とし、
前記第2不純物領域におけるドナー濃度をNd2とし、
前記第2不純物領域の前記第1方向の長さをdd2としたとき、
Na×da>Nd1×dd1>Nd2×dd2、を満たす、窒化物半導体装置。 - 窒化物半導体層と、
前記窒化物半導体層の表面側に設けられた第1導電型のソース領域と、
前記窒化物半導体層に設けられ、前記窒化物半導体層の表面に平行な第1方向及び前記第1方向と交差する第2方向において前記ソース領域に隣接する第2導電型のウェル領域と、
前記窒化物半導体層に設けられ、前記第1方向において前記ウェル領域を挟んで前記ソース領域の反対側に位置するトレンチと、
前記窒化物半導体層に設けられ、前記ウェル領域と前記トレンチとの間に位置する第1導電型の不純物領域と、
前記トレンチの底面上に設けられた絶縁膜と、
前記ウェル領域上に設けられたゲート絶縁膜と、
前記絶縁膜上から前記ゲート絶縁膜上にかけて設けられたゲート電極と、を備え、
前記ゲート絶縁膜の厚さよりも前記絶縁膜の厚さの方が大きく、
前記不純物領域は、
前記第1方向において前記ウェル領域と前記トレンチとの間に位置する第1不純物領域と、
前記第2方向において前記窒化物半導体層の表面の反対側である裏面と前記トレンチとの間に位置し、前記第1不純物領域に隣接する第2不純物領域と、を有し、
前記ウェル領域に隣接し、前記ウェル領域よりも第2導電型の不純物濃度が高い第2導電型の高濃度不純物領域、をさらに備え、
前記窒化物半導体層の表面から前記トレンチの底面までの深さは、前記窒化物半導体層の表面から前記高濃度不純物領域の底面までの深さよりも深い、窒化物半導体装置。 - 前記不純物領域として前記第1不純物領域及び前記第2不純物領域が存在する第1領域と、
前記不純物領域として前記第1不純物領域が存在し、かつ前記第2不純物領域は存在しない第2領域と、をさらに備える請求項1に記載の窒化物半導体装置。 - 前記窒化物半導体層において、前記裏面側と前記不純物領域との間に設けられ、前記ウェル領域と前記不純物領域とに隣接する第1導電型のドリフト領域、をさらに備え、
前記ドリフト領域よりも前記不純物領域の方が第1導電型の不純物濃度が高い、請求項1に記載の窒化物半導体装置。 - 前記窒化物半導体層の表面から前記トレンチの底面までの深さは、前記窒化物半導体層の表面から前記ウェル領域の底面までの深さよりも浅い、請求項1に記載の窒化物半導体装置。
- 前記ウェル領域に隣接し、前記ウェル領域よりも第2導電型の不純物濃度が高い第2導電型の高濃度不純物領域、をさらに備える請求項1に記載の窒化物半導体装置。
- 窒化物半導体層と、
前記窒化物半導体層の表面側に設けられた第1導電型のソース領域と、
前記窒化物半導体層に設けられ、前記窒化物半導体層の表面に平行な第1方向及び前記第1方向と交差する第2方向において前記ソース領域に隣接する第2導電型のウェル領域と、
前記窒化物半導体層に設けられ、前記第1方向において前記ウェル領域を挟んで前記ソース領域の反対側に位置するトレンチと、
前記窒化物半導体層に設けられ、前記ウェル領域と前記トレンチとの間に位置する第1導電型の不純物領域と、
前記トレンチの底面上に設けられた絶縁膜と、
前記ウェル領域上に設けられたゲート絶縁膜と、
前記絶縁膜上から前記ゲート絶縁膜上にかけて設けられたゲート電極と、を備え、
前記ゲート絶縁膜の厚さよりも前記絶縁膜の厚さの方が大きく、
前記不純物領域は、
前記ウェル領域と前記トレンチとの間に位置する第1不純物領域と、
前記窒化物半導体層の表面の反対側である裏面と前記トレンチとの間に位置し、前記第1不純物領域に隣接する第2不純物領域と、を有し、
前記第1不純物領域は、前記第2不純物領域よりも第1導電型の不純物濃度が高い、窒化物半導体装置。 - 窒化物半導体層と、
前記窒化物半導体層の表面側に設けられた第1導電型のソース領域と、
前記窒化物半導体層に設けられ、前記窒化物半導体層の表面に平行な第1方向及び前記第1方向と交差する第2方向において前記ソース領域に隣接する第2導電型のウェル領域と、
前記窒化物半導体層に設けられ、前記第1方向において前記ウェル領域を挟んで前記ソース領域の反対側に位置するトレンチと、
前記窒化物半導体層に設けられ、前記ウェル領域と前記トレンチとの間に位置する第1導電型の不純物領域と、
前記トレンチの底面上に設けられた絶縁膜と、
前記ウェル領域上に設けられたゲート絶縁膜と、
前記絶縁膜上から前記ゲート絶縁膜上にかけて設けられたゲート電極と、を備え、
前記ゲート絶縁膜の厚さよりも前記絶縁膜の厚さの方が大きく、
前記ウェル領域に隣接し、前記ウェル領域よりも第2導電型の不純物濃度が高い第2導電型の高濃度不純物領域、をさらに備え、
前記窒化物半導体層の表面から前記トレンチの底面までの深さは、前記窒化物半導体層の表面から前記高濃度不純物領域の底面までの深さよりも深い、窒化物半導体装置。 - 前記不純物領域として前記第1不純物領域及び前記第2不純物領域が存在する第1領域と、
前記不純物領域として前記第1不純物領域が存在し、かつ前記第2不純物領域は存在しない第2領域と、をさらに備える請求項8に記載の窒化物半導体装置。
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