KR20150050468A - 수직 반도체 디바이스 제조 방법 및 수직 반도체 디바이스 - Google Patents

수직 반도체 디바이스 제조 방법 및 수직 반도체 디바이스 Download PDF

Info

Publication number
KR20150050468A
KR20150050468A KR1020140148703A KR20140148703A KR20150050468A KR 20150050468 A KR20150050468 A KR 20150050468A KR 1020140148703 A KR1020140148703 A KR 1020140148703A KR 20140148703 A KR20140148703 A KR 20140148703A KR 20150050468 A KR20150050468 A KR 20150050468A
Authority
KR
South Korea
Prior art keywords
semiconductor
layer
hard mask
mesa
rti
Prior art date
Application number
KR1020140148703A
Other languages
English (en)
Other versions
KR101618979B1 (ko
Inventor
피터 브랜들
허만 페리
Original Assignee
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 아게 filed Critical 인피니언 테크놀로지스 아게
Publication of KR20150050468A publication Critical patent/KR20150050468A/ko
Application granted granted Critical
Publication of KR101618979B1 publication Critical patent/KR101618979B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/6634—Vertical insulated gate bipolar transistors with a recess formed by etching in the source/emitter contact region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

수직 반도체 디바이스 제조 방법은 제 1 도전형의 제 1 반도체층, 제 1 층과 제 1 pn-접합부를 형성하는 제 2 도전형의 제 2 반도체층, 및 제 2 층과 제 2 pn-접합부를 형성하고 웨이퍼의 주표면으로 연장하는 제 1 도전형의 제 3 반도체층을 포함하는 반도체 웨이퍼를 제공하는 단계; 제 1 개구에 의해 서로로부터 이격된 하드 마스크 부분을 포함하는 하드 마스크를 주표면 상에 형성하는 단계; 각각의 하드 마스크 부분에 의해 주표면에서 커버된 메사 영역이 인접한 트렌치들 사이에 형성되도록 주표면으로부터 제 1 층 내로 딥 트렌치를 에칭하도록 하드 마스크를 사용하는 단계; 하드 마스크의 제 1 개구 및 트렌치를 충진하는 단계; 및 메사의 주표면에서 하드 마스크 내에 제 2 개구를 형성하도록 하드 마스크를 에칭하는 단계를 포함한다.

Description

수직 반도체 디바이스 제조 방법 및 수직 반도체 디바이스 {METHOD FOR MANUFACTURING A VERTICAL SEMICONDUCTOR DEVICE AND VERTICAL SEMICONDUCTOR DEVICE}
본 발명의 실시예는 수직 반도체 디바이스, 특히 수직 전계-효과 반도체 디바이스를 제조하기 위한 방법에 관한 것이다.
반도체 디바이스, 특히 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor: MOSFET) 및 절연 게이트 쌍극 트랜지스터(Insulated Gate Bipolar Transisitor: IGBT)는 이들에 한정되는 것은 아니지만, 전원 및 전력 컨버터, 전기 자동차, 에어컨 및 심지어 스테레오 시스템의 스위치로서 사용을 포함하는 다양한 용례를 위해 사용되어 왔다.
특히 전력 용례와 관련하여, 반도체 디바이스는 종종 낮은 칩 영역(A), 특히 낮은 Ron×A의 적(product), 고속 스위칭 및/또는 저속 스위칭 손실에서 낮은 온-상태 저항(Ron)과 관련하여 최적화된다. 더욱이, 반도체 디바이스는 종종 예를 들어 유도 부하의 스위칭 중에 발생할 수 있는 고전압 피크에 대해 보호되어야 한다.
반대 도핑형의 본체 영역 및 소스 영역을 형성하기 위한 이중 확산 프로세스를 사용하여 제조된 채널 구조체를 갖는 DMOSFET(double-diffused metal-oxide semiconductor field effect transistor: 이중-확산 금속 산화물 반도체 전계 효과 트랜지스터)이 특히 큰 전류 및/또는 고전압에서 동작하는 전력 회로에서 종종 사용된다. 지금까지, DMOSFET은 평면형 DMOSFET, 즉 평면형 게이트 전극 구조체를 갖는 DMOSFET 및 절연 게이트 전극이 반도체 기판 내로 연장하는 트렌치(trench) 내에 형성되는 트렌치-DMOSFET으로서 구현된다. 평면형 DMOSFET은 소정의 Ron에서 비교적 큰 칩 영역(A)을 필요로 하고, 따라서 비교적 고가이다. 이는 특히 30 V 초과의 정격 파괴 전압을 갖는 평면형 MOSFET에 적용된다. 트렌치 MOSFET(T-MOSFET)의 MOS-채널들은 트렌치의 통상적으로 수직벽들을 따라 설계되기 때문에, 트렌치-DMOSFET의 셀 피치는 작아져서 소정의 Ron에서 비교적 작은 칩 영역(A)을 생성할 수 있다. 그러나, 제조는 통상적으로 평면형 MOSFET에서보다 T-MOSFET에 대해 더 복잡하다. 통상적으로, T-MOSFET의 감소된 칩 영역은 더 높은 처리 비용을 가중시킨다. 그러나, 예를 들어 자동차 용례에서 에너지-제한된 제품 및/또는 추가의 신호 패드 및 배선을 필요로 하는 소위 멀티-칩 제품은, 특정 칩 영역이 정류 중에 에너지 소산을 위해 그리고/또는 신호 패드를 위해 그리고/또는 추가의 배선을 위해 요구되기 때문에, T-MOSFET-구조체의 감소된 요구된 칩 영역으로부터 완전히 이익을 얻지 않을 수도 있다. 이는 제품의 비용을 증가시킨다.
이들 및 다른 이유로, 본 발명에 대한 요구가 존재한다.
수직 반도체 디바이스 제조 방법의 실시예에 따르면, 방법은 제 1 도전형의 제 1 반도체층, 제 1 반도체층과 제 1 pn-접합부를 형성하는 제 2 도전형의 제 2 반도체층, 및 제 2 반도체층과 제 2 pn-접합부를 형성하고 반도체 웨이퍼의 주표면으로 연장하는 제 1 도전형의 제 3 반도체층을 포함하는 반도체 웨이퍼를 제공하는 단계; 주표면 상에 하드 마스크를 형성하는 단계 - 하드 마스크는 제 1 개구에 의해 서로로부터 이격된 하드 마스크 부분을 포함함 - ; 하드 마스크 부분의 각각의 것들에 의해 주표면에서 커버된 반도체 메사가 딥 트렌치의 인접한 것들 사이에 형성되도록 주표면으로부터 제 1 반도체층 내로 딥 트렌치를 에칭하도록 하드 마스크를 사용하는 단계; 하드 마스크의 제 1 개구 및 딥 트렌치를 충진하는 단계; 및 반도체 메사의 주표면에서 하드 마스크 내에 제 2 개구를 형성하도록 하드 마스크를 에칭하는 단계를 포함한다.
수직 반도체 디바이스 제조 방법의 실시예에 따르면, 방법은 주표면, 주표면에 실질적으로 평행한 제 1 pn-접합부, 및 주표면에 실질적으로 평행하고 제 1 pn-접합부와 주표면 사이에 배열된 제 2 pn-접합부를 포함하는 웨이퍼를 제공하는 단계; 주표면에 제 1 재료의 제 1 하드 마스크층을 형성하는 단계; 제 1 하드 마스크층 상에 제 2 재료의 제 2 하드 마스크층을 형성하는 단계; 반도체 기판 내에 반도체 메사를 형성하는 개구를 포함하는 메사 마스크를 제 2 하드 마스크층 상에 형성하는 단계; 주표면이 제 1 영역에서 노출되고 그 각각이 제 2 하드 마스크층의 잔여 부분 및 제 1 하드 마스크층의 잔여 부분을 포함하고, 제 1 하드 마스크층의 잔여 부분은 주표면에 실질적으로 평행한 방향에서 제 2 하드 마스크층의 잔여 부분보다 큰 연장부를 갖도록 하드 마스크 부분을 형성하기 위해 메사 마스크를 사용하여 제 1 하드 마스크층 및 제 2 하드 마스크층을 에칭하는 단계; 반도체 메사를 형성하기 위해 하드 마스크를 사용하여 제 1 영역으로부터 적어도 제 1 pn-접합부까지 딥 트렌치를 에칭하는 단계; 및 주표면의 제 2 영역으로부터 반도체 메사 내로 쉘로우 트렌치를 에칭하는 단계 - 주표면의 제 2 영역은 주표면 상의 제 2 하드 마스크층의 잔여 부분의 투영부에 실질적으로 대응함 - 를 포함한다.
수직 반도체 디바이스의 실시예에 따르면, 수직 반도체 디바이스는 이면을 갖고 주변 영역에서 그리고 이면에 실질적으로 수직인 수직 방향에서 반도체 본체의 이면으로부터 제 1 표면으로 연장하는 반도체 본체, 반도체 본체로부터 절연된 복수의 게이트 전극, 및 이면 상에 배열된 이면 금속화부를 포함한다. 반도체 본체는 능동 영역에서, 수직 방향에서 제 1 표면으로부터 제 1 표면 위에 배열된 반도체 본체의 주표면으로 연장하는 복수의 이격된 반도체 메사를 포함한다. 수직 단면에서, 주변 영역은 이면과 제 1 표면 사이로 연장하는 에지와 능동 영역 사이로 연장한다. 수직 단면에서 각각의 반도체 메사는 제 1 측벽, 제 2 측벽 및 제 1 측벽과 제 2 측벽 사이로 연장하는 제 1 pn-접합부, 및 반도체 메사와 저항 접촉하고 주표면으로부터 반도체 메사 내로 연장하는 도전성 영역을 포함한다. 각각의 게이트 전극은 한 쌍의 인접한 반도체 메사들 사이에 배열되고 인접한 반도체 메사의 제 1 pn-접합부를 가로질러 수직 방향으로 연장한다.
당 기술 분야의 숙련자들은 이하의 상세한 설명을 숙독할 때 그리고 첨부 도면을 고찰할 때 부가의 특징 및 장점을 인식할 수 있을 것이다.
도면의 구성 요소들은 반드시 실제 축적대로 도시된 것은 아니며, 대신에 본 발명의 원리를 도시할 때 강조가 부여된다. 더욱이, 도면에서, 유사한 도면 부호는 대응 부분을 나타낸다.
도 1 내지 도 7은 실시예에 따른 방법의 방법 단계 중에 반도체 본체를 통한 수직 단면도이다.
도 8a 내지 도 8d는 실시예에 따른 방법의 방법 단계 중에 반도체 본체를 통한 수직 단면도이다.
이하의 상세한 설명에서, 그 부분을 형성하고 본 발명이 실시될 수 있는 특정 실시예가 예시로서 도시되어 있는 첨부 도면을 참조한다. 이와 관련하여, "상부", "저부", "후방", "선단", "후단" 등과 같은 방향성 용어는 설명되고 있는 도면(들)의 배향을 참조하여 사용된다. 실시예의 구성 요소는 다수의 상이한 배향으로 위치될 수 있기 때문에, 방향성 용어는 예시의 목적으로 사용되고 결코 한정은 아니다. 다른 실시예가 이용될 수도 있고 구조적 또는 논리적 변경이 본 발명의 범주로부터 벗어나지 않고 이루어질 수 있다는 것이 이해되어야 한다. 따라서, 이하의 상세한 설명은 한정의 개념으로 취해져서는 안되고, 본 발명의 범주는 첨부된 청구범위에 의해 규정된다.
이제 그 하나 이상의 실시예가 도면에 도시되어 있는 다양한 실시예가 상세히 참조될 것이다. 각각의 예는 예로서 제공된 것이고, 본 발명의 한정으로서 의도된 것은 아니다. 예를 들어, 일 실시예의 부분으로서 도시되거나 설명된 특징은 또 다른 실시예를 생성하도록 다른 실시예에 또는 그와 함께 사용될 수 있다. 본 발명은 이러한 수정 및 변형을 포함하는 것으로 의도된다. 예는 첨부된 청구범위의 범주를 한정하는 것으로서 해석되어서는 안되는 특정 언어를 사용하여 설명된다. 도면은 실제 축적대로 도시되어 있지 않고 단지 예시를 위한 것이다. 명료화를 위해, 동일한 요소 또는 제조 단계들은 달리 언급되지 않으면 상이한 도면에서 동일한 도면 부호로 나타내고 있다.
용어 "수평"은 본 명세서에 사용될 때 반도체 기판 또는 본체의 주표면에 실질적으로 평행한 배향을 설명하도록 의도된다. 이는 예를 들어 웨이퍼 또는 다이의 상부면 또는 정면 뿐만 아니라 하부면 또는 이면일 수 있다.
용어 "수직"은 본 명세서에 사용될 때 주표면에 실질적으로 수직으로, 즉 반도체 기판 또는 본체의 주표면의 법선 방향에 평행한 배향을 설명하도록 의도된다.
용어 "위" 및 "아래"는 이 배향의 고려에 의해 다른 구조적 특징부에 대한 구조적 특징부의 상대 위치를 설명하도록 의도된다.
본 명세서에서, n-도핑은 제 1 도전형을 칭하고, p-도핑은 제 2 도전형을 칭한다. 대안적으로, 반도체 디바이스는 제 1 도전형이 p-도핑일 수 있고 제 2 도전형이 n-도핑일 수 있도록 반대 도핑 관계로 형성될 수 있다. 더욱이, 몇몇 도면은 도핑형의 옆에 "-" 또는 "+"를 지시함으로써 상대 도핑 농도를 도시하고 있다. 예를 들어, "n-"는 "n"-도핑 영역의 도핑 농도보다 낮은 도핑 농도를 의미하고, 반면에 "n+"-도핑 영역은 "n"-도핑 영역보다 큰 도핑 농도를 갖는다. 그러나, 상대 도핑 농도를 지시하는 것은 달리 지시되지 않으면 동일한 상대 도핑 농도의 도핑 영역이 동일한 절대 도핑 온도를 갖는 것을 의미하지는 않는다. 예를 들어, 2개의 상이한 n+-도핑 영역은 상이한 절대 도핑 농도를 가질 수 있다. 동일한 것이 예를 들어 n+-도핑 및 p+-도핑 영역에 적용된다.
본 명세서에 설명된 특정 실시예는 이에 한정되는 것은 아니지만, 수직 n-채널 또는 p-채널 MOSFET 또는 IGBT와 같은 수직 반도체 디바이스, 특히 수직 전력 MOSFET 및 수직 전력 IGBT 및 그 제조 방법에 관한 것이다.
본 명세서에 있어서, 용어 "MOS"(metal-oxide-semiconductor: 금속 산화물 반도체)는 더 일반적인 용어 "MIS"(metal-insulator-semiconductor: 금속 절연체 반도체)를 포함하는 것으로서 이해되어야 한다. 예를 들어, 용어 MOSFET(metal-oxide-semiconductor field-effect transistor: 금속 산화물 반도체 전계 효과 트랜지스터)은 산화물이 아닌 게이트 절연체를 갖는 FET(field-effect transistor: 전계 효과 트랜지스터)를 포함하는 것으로 이해되어야 하는데, 즉 용어 MOSFET은 IGFET(insulated-gate field-effect transistor: 절연 게이트 전계 효과 트랜지스터) 및 MISFET(metal-insulator-semiconductor field-effect transistor: 금속 절연체 반도체 전계 효과 트랜지스터) 각각의 더 일반적인 용어 의미로 사용된다.
용어 "전계 효과"는 본 명세서에 사용될 때, 제 1 도전형의 도전성 "채널"의 전계 효과 매개 형성 및/또는 제 2 도전형의 반도체 영역, 통상적으로 제 2 도전형의 본체 영역 내의 채널의 전도도 및/또는 형상의 제어를 설명하도록 의도된다. 전계 효과에 기인하여, 채널 영역을 통한 단극 전류 경로가 제 1 도전형의 소스 영역과 제 1 도전형의 드리프트 영역 사이에 형성되고 그리고/또는 제어된다. 드리프트 영역은 드레인 영역과 접촉할 수도 있다.
본 명세서에 있어서, 용어 "게이트 전극"은 채널 영역의 옆에 위치되어 채널 영역을 형성하고 그리고/또는 제어하도록 구성된 전극을 설명하도록 의도된다. 용어 "게이트 전극"은 본체 영역의 옆에 위치되고 게이트 유전 영역을 형성하는 절연 영역에 의해 본체 영역으로부터 절연되고 적절한 전압으로 하전함으로써 본체 영역을 통해 채널 영역을 형성하고 그리고/또는 제어하도록 구성된 전극 또는 도전성 영역을 포함할 것이다.
통상적으로, 게이트 전극은 트렌치-게이트 전극, 즉 주표면으로부터 반도체 기판 또는 본체 내로 연장하는 트렌치 내에 배열된 게이트 전극으로서 구현된다.
통상적으로, 반도체 디바이스는 2개의 부하 금속화부(metallization) 사이의 부하 전류를 제어하기 위한 복수의 FET-셀(MOSFET-셀, IGBT-셀 및 역도전성 IGBT-셀과 같은 전계 효과 트랜지스터 셀)을 갖는 능동 영역을 가지는 전력 반도체 디바이스이다. 더욱이, 전력 반도체 디바이스는 위로부터 볼 때 FET-셀의 능동 영역을 적어도 부분적으로 둘러싸는 적어도 하나의 에지-종료 구조체를 갖는 주변 영역을 가질 수도 있다.
본 명세서에 있어서, 용어 "금속화부"는 전기 전도도와 관련하여 금속 또는 거의 금속 특성을 갖는 영역 또는 층을 설명하도록 의도된다. 금속화부는 반도체 디바이스의 전극, 패드 및/또는 단자를 형성하기 위해 반도체 영역과 접촉할 수도 있다. 금속화부는 Al, Ti, W, Cu 및 Mo와 같은 금속, 또는 NiAl과 같은 금속 합금으로 제조되고 그리고/또는 포함할 수 있지만, 또한 고농도 도핑된 n-형 또는 p-형 폴리-Si, TiN, TaSi2, TiSi2, PtSi, WSi2, MoSi와 같은 전기 도전성 실리사이드, 또는 AlC, NiC, MoC, TiC, PtC, WC 등과 같은 전기 도전성 카바이드와 같은 전기 전도도와 관련하여 금속 또는 거의 금속 특성을 갖는 재료로 제조될 수도 있다. 금속화부는 상이한 전기 도전성 재료, 예를 들어 이들 재료의 스택을 또한 포함할 수 있다.
본 명세서에 있어서, 용어 "저항 접촉으로", "저항성 전기 접촉으로" 및 "저항성 전기 접속으로"는 적어도 반도체 디바이스로 및/또는 반도체 디바이스를 가로질러 어떠한 전압도 인가되지 않을 때 또는 단지 낮은 시험 전압만이 인가될 때 반도체 디바이스의 각각의 요소들 또는 부분들 사이의 저항 전류 경로가 존재한다는 것을 설명하도록 의도된다. 마찬가지로, 용어 "저저항 접촉으로", "저저항성 전기 접촉으로" 및 "저저항성 전기 접속으로"는 적어도 반도체 디바이스로 및/또는 반도체 디바이스를 가로질러 어떠한 전압도 인가되지 않을 때 반도체 디바이스의 각각의 요소들 또는 부분들 사이의 저저항성 저항 전류 경로가 존재한다는 것을 설명하도록 의도된다. 본 명세서에서, 용어 "저저항 접촉으로", "저저항성 전기 접촉으로", "전기적으로 결합된" 및 "저저항성 전기 접속으로"는 동의어로 사용된다.
본 명세서에 있어서, 용어 "고갈 가능 영역" 또는 "고갈 가능 구역"은 대응 반도체 영역 또는 대응 반도체 구역이 소정의 임계값을 초과하여 있는 인가된 역전압을 갖는 반도체 구성 요소의 오프 상태 중에 실질적으로 완전히 고갈되는(실질적으로 자유 전하 캐리어가 없음) 사실을 설명하도록 의도된다. 이 목적으로, 고갈 가능 영역의 도핑 전하는 이에 따라 설정되고, 하나 이상의 실시예에서, 고갈 가능 영역은 저농도 도핑된 영역이다. 오프 상태에서, 고갈 가능 영역(들)은, 통상적으로 반도체 본체에 접속된 2개의 전극들 또는 금속화부들 사이의 전류 흐름이 방지될 수 있는 연속적인 고갈 영역인 공간 전하 영역(들)이라 또한 칭하는 고갈된 영역(들)을 형성한다.
본 명세서에 있어서, 용어 "반도체 메사(mesa)"는 공통 반도체 기판 또는 공통 반도체층으로부터 반도체 본체 또는 웨이퍼의 주표면으로 연장하거나 적어도 이 주표면을 형성하고 서로로부터 이격되는 통상적으로 다수의 반도체 부분 또는 구역들 중 하나를 설명하도록 의도된다. 통상적으로, 반도체 메사는 주표면에 실질적으로 직교하는 수직 단면에서, 주표면으로부터 반도체 본체 또는 웨이퍼 내로 연장하는 2개의 인접한 트렌치 사이에 배열된다. 트렌치들은 실질적으로 수직일 수 있는데(수직 트렌치), 즉 트렌치 및 반도체 메사 각각의 측벽은 수직 단면에서 주표면에 실질적으로 직교할 수도 있다. 수직 단면에서, 트렌치와 반도체 메사 각각의 2개의 측벽은 또한 테이퍼질 수 있다. 용어 "반도체 메사", "메사 영역" 및 "메사"는 본 명세서에서 동의어로 사용된다. 이하에서, 트렌치 및 반도체 메사 각각의 2개의 측벽은 또한 제 1 측벽 및 제 2 측벽이라 칭한다.
통상적으로, 반도체 디바이스는 트렌치에 의해 서로로부터 이격된 복수의 반도체 메사를 포함하고, 서로 pn-접합부를 형성하는 반대 도전형의 반도체 영역을 적어도 포함한다. 더 통상적으로, 각각의 반도체 메사는 서로 아래에 배열되고 수직 단면에서 제 1 측벽과 제 2 측벽 사이에 또는 그 사이로 연장하는 2개의 pn-접합부(제 1 및 제 2 접합부)를 포함한다. 트렌치는 적어도 능동 영역에서, 각각의 제 1 및 제 2 벽 사이로 연장하는 저부벽을 포함한다. 트렌치는 통상적으로 측벽들에 게이트 유전 영역을 형성하는 각각의 유전층에 의해 공통 기판 및 인접한 메사 영역으로부터 절연된 도전성 게이트 전극을 또한 포함한다. 이에 따라, 이하에 MesaFET-구조체라 또한 칭하는 FET-구조체가 형성된다. 마찬가지로, 이러한 MESAFET-구조체를 갖는 수직 반도체 디바이스는 또한 MesaFET, 예를 들어 MesaMOSFET 및 MesaIGBT라 각각 칭한다.
전력 MesaFET의 능동 영역의 단위 셀은 수평 단면에서, 위로부터 볼 때 2개의 인접한 영역의 각각의 부분 및 트렌치-게이트 전극을 포함할 수도 있다. 이들 실시예에서, 트렌치-게이트 전극, 메사 및 단위 셀은 각각의 1차원 격자를 형성할 수 있다.
대안적으로, MesaFET의 능동 영역의 단위 셀은 수평 단면에서, 트렌치-게이트 전극이 예를 들어 위로부터 볼 때 바둑판의 형태의 2차원 격자를 형성할 때, 메사의 주위부 및 트렌치-게이트 전극을 포함할 수 있다.
용어 "전력 반도체 디바이스"는 본 명세서에 사용될 때, 고전압 및/또는 고전류 스위칭 능력을 갖는 단일 칩 상의 반도체 디바이스를 설명하도록 의도된다. 달리 말하면, 전력 반도체 디바이스는 통상적으로 암페어 범위 및/또는 고전압에서, 통상적으로 약 30 V 초과, 더 통상적으로 약 100 V 초과, 더욱 더 통상적으로 약 400 V 초과의 고전류에 대해 의도된다.
용어 "에지-종료 구조체"는 본 명세서에 사용될 때 반도체 디바이스의 능동 영역 주위의 높은 전기장이 디바이스의 에지 또는 에지에 근접한 그리고/또는 예를 들어 반도체 디바이스의 에지 및/또는 이면에서 접지 및 고전압과 같은 기준 전위 사이의 전위로 점진적으로 변화하는 전이 영역을 제공하는 구조체를 설명하도록 의도된다. 에지-종료 구조체는 예를 들어, 종료 영역을 가로질러 전기장 라인을 확산시킴으로써 정류 접합부의 종료 영역 주위의 필드 강도를 낮출 수도 있다.
이하, 반도체 디바이스 및 반도체 디바이스를 형성하기 위한 제조 방법에 관한 실시예가 단결정질 Si 반도체 본체를 갖는 실리콘(Si) 반도체 디바이스를 참조하여 주로 설명된다. 이에 따라, 반도체 영역 또는 층은 통상적으로 달리 언급되지 않으면 단결정질 Si-영역 또는 Si-층이다.
그러나, 반도체 본체는 반도체 디바이스를 제조하기 위해 적합한 임의의 반도체 재료로 제조될 수 있다는 것이 이해되어야 한다. 이러한 재료의 예는 몇몇 예를 들면, 이들에 한정되는 것은 아니지만, 실리콘(Si) 또는 게르마늄(Ge)과 같은 원소 반도체 재료, 실리콘 카바이드(SiC) 또는 실리콘 게르마늄(SiGe)과 같은 IV족 화합물 반도체 재료, 갈륨 니트라이드(GaN), 갈륨 비소(GaAs), 갈륨 포스파이드(GaP), 인듐 포스파이드(InP), 인듐 갈륨 포스파이드(InGaP), 알루미늄 갈륨 니트라이드(AlGaN), 알루미늄 인듐 니트라이드(AlInN), 인듐 갈륨 니트라이드(InGaN), 알루미늄 갈륨 인듐 니트라이드(AlGaInN) 또는 인듐 갈륨 비소 포스파이드(InGaAsP)와 같은 2원, 3원 또는 4원 III-V족 반도체 재료, 및 카드뮴 텔룰라이드(CdTe) 및 수은 카드뮴 텔룰라이드(HgCdTe)와 같은 2원 또는 3원 II-VI족 반도체 재료를 포함한다. 상기 언급된 반도체 재료들은 또한 호모접합(homojunction) 반도체 재료라 칭한다. 2개의 상이한 반도체 재료를 조합할 때, 헤테로접합(heterojunction) 반도체 재료가 형성된다. 헤테로접합 반도체 재료의 예는 이들에 한정되는 것은 아니지만, 알루미늄 갈륨 니트라이드(AlGaN)-알루미늄 갈륨 인듐 니트라이드(AlGaInN), 인듐 갈륨 니트라이드(InGaN)-알루미늄 갈륨 인듐 니트라이드(AlGaInN), 인듐 갈륨 니트라이드(InGaN)-갈륨 니트라이드(GaN), 알루미늄 갈륨 니트라이드(AlGaN)-갈륨 니트라이드(GaN), 인듐 갈륨 니트라이드(InGaN)-알루미늄 갈륨 니트라이드(AlGaN), 실리콘-실리콘 카바이드(SixC1 -x) 및 실리콘-SiGe 헤테로접합 반도체 재료를 포함한다. 전력 반도체 용례에서, 현재 주로 Si, SiC, GaAs 및 GaN이 사용된다. 반도체 본체가 넓은 대역갭(band-gap) 재료, 즉 SiC 또는 GaN과 같은 적어도 2개의 전자 볼트의 대역갭을 갖고 높은 파괴장 강도 및 높은 임계 사태장 강도(avalanche field strength)를 각각 갖는 반도체 재료로 제조되면, 온-상태 저항(Ron)을 감소시키는 각각의 반도체 영역의 도핑이 더 높이 선택될 수 있다.
도 1 내지 도 7과 관련하여, 수직 반도체 트랜지스터(100)를 형성하기 위한 방법 단계들이 반도체 본체(40)를 통한 각각의 수직 단면에서 도시되어 있다. 명료화를 위해, 각각의 도면은 웨이퍼-레벨에서 병렬로 통상적으로 제조되는 복수의 반도체 디바이스(100) 중 단지 하나를 도시한다. 동일한 이유로, 반도체 디바이스(100)의 단지 몇 개의 단위 셀만이 도시되어 있다.
제 1 단계에서, 주표면 또는 상부면(103) 및 주표면(103)에 대향하여 배열된 이면(102) 사이로 연장하는 반도체 기판 또는 웨이퍼(40), 예를 들어 Si-웨이퍼가 제공된다. 통상적으로, 웨이퍼(40)는 제 1 도전형(n-형)의 제 1 반도체층(1), 제 1 반도체층(1) 위에 배열되고 제 1 pn-접합부(14)를 형성하는 (p-형) 제 2 반도체층(2), 및 제 2 반도체층(2) 위에 배열되고 제 2 반도체층(2)과 제 2 pn-접합부(15)를 형성하고 제 2 반도체 웨이퍼(40)의 주표면(103)으로 연장하는 (n-형) 제 3 반도체층(3)을 포함한다.
이후의 프로세스 단계에서, 제 1 pn-접합부(14) 및 제 2 pn-접합부(15)를 가로질러 수직 방향으로 연장하고 채널 영역이 절연 게이트 전극을 따라 그리고 디바이스 동작 중에 제 1 pn-접합부(14) 및 제 2 pn-접합부(15)를 가로질러 형성될 수 있도록 각각의 게이트 유전 영역에 의해 반도체 본체(40)로부터 절연되는 게이트 전극들이 형성된다. 임의의 메사 및 트렌치를 각각 형성하기 전에 제 1 pn-접합부(14) 및 제 2 pn-접합부(15)를 형성하는 것에 기인하여 프로세스 편차는 통상적으로 제 1 및 제 2 pn-접합부(소스 및 본체 영역)가 메사를 형성하기 위해 트렌치를 에칭한 후에 주입에 의해 형성되는 프로세스에 비교하여 감소된다. 이는 트렌치 및 메사를 각각 형성하기 전에 수행될 때 주입 중에 에지 및 단계에서의 산란이 회피되는 사실에 기인한다. 감소된 프로세스 편차에 기인하여, 피치는 감소될 수도 있다. 이에 따라, 칩 영역이 절약될 수도 있다.
웨이퍼(40)는 이면(102)으로 연장하고 제 1 반도체층(1) 아래에 배열된 고농도 도핑된 기판(4)(예시적인 실시예에서 n-도핑됨)을 포함할 수도 있다. 제조될 반도체 디바이스(100)에서, 기판(4) 및 그 부분은 각각 통상적으로 접촉층 또는 접촉부(4)(IGBT가 제조될 때 드레인 영역 또는 p-도핑 집전체 영역)를 형성한다.
실시예에 따르면, 웨이퍼(40)를 제공하는 단계는 고농도 도핑된 기판(4)을 갖는 웨이퍼를 제공하는 단계, 기판(4) 상에 동일한 또는 반대 도전형의 하나 이상의 더 저농도 도핑된 에피택셜층을 형성하는 단계 - 에피택셜층의 최상부의 표면은 주(수평)표면(103)을 형성함 -, 위로부터 p-형 및 n-형 도펀트의 비마스킹된 주입 단계, 및 하나 이상의 에피택셜층 내에 2개의 실질적으로 수평으로 배향된 pn-접합부(14, 15)를 형성하기 위한 예를 들어 급속 열 프로세스(rapid thermal process: RTP)와 같은 선택적 열적 어닐링 단계를 포함한다. 제조될 반도체 디바이스의 유형 및 전압 클래스(로직 레벨, 정상 레벨, 전력 레벨)는 에피택셜층의 두께 및/또는 도핑 농도를 선택함으로써 설정될 수 있다.
그 후, 하드 마스크층(31a, 31b, 31c)의 스택이 주표면(103) 상에 형성될 수 있다.
그 후에, 메사 마스크(7)는 하드 마스크층(31a 31b, 31c) 상에 형성될 수 있다. 메사 마스크(7)는 통상적으로 웨이퍼(40) 내에 메사 영역을 형성한다. 도 1에 도시된 예시적인 실시예에서, 제 1 폭(w1)의 개구에 의해 서로 이격되고 수평 방향에서 형성될 3개의 메사 영역을 형성하는 메사 마스크(7)의 3개의 마스크부(7)가 도시되어 있다. 즉, 마스크부(7)는 형성될 메사를 커버한다. 제 1 폭(w1)은 능동 칩 영역 내의 메사의 지정된 간격에 따라 설정될 수 있다. 최종 구조체(100)가 도 1에 도시되어 있다.
예시적인 실시예에서, n-채널 MOSFET-디바이스를 제조하기 위한 도핑 관계가 선택된다. p-채널 OSFET-디바이스가 제조되는 다른 실시예에서, 도핑 관계는 역전되어야 한다.
도 1은 통상적으로 웨이퍼(40)를 통한 작은 섹션에만 대응한다. 점선(41)은 제조될 반도체 디바이스(100)의 수직 배향된 측방향 에지 및 웨이퍼(40)의 절단 에지(sawing edge)를 각각 지시한다.
제조될 상이한 반도체 디바이스(100)의 2개의 인접한 마스크부(7) 사이의 간격(수직 단면에서 개구들의 폭)(w3)은 절단의 영역 손실 및/또는 능동 영역과 능동 영역의 트랜지스터 셀보다 큰 칩 영역을 사용할 수도 있는 에지-종료부가 제조될 수 있는 측방향 에지(41) 사이에 배열된 주변 영역을 고려하기 위해 제 1 폭(w1)보다 통상적으로 크다.
통상적으로, 제 1 및 제 2 pn-접합부(14, 15)는 주표면(103)과 이면(102)에 실질적으로 평행하다. 제 2 반도체층(2)과 제 3 반도체층(3)의 부분은 제조될 전계 효과 반도체 디바이스(100) 내에 MOSFET-셀의 본체 영역 및 소스 영역을 형성할 수 있다.
도 1에 도시된 예시적인 실시예에서, 하드 마스크층(31)은 3개의 층(31a, 31b, 31c)의 스택으로서, 통상적으로 ONO-스택(산화물-질화물-산화물, SiO2-Si3N4-SiO2)으로서 형성된다.
제 1 하드 마스크층(31a)은 실리콘 웨이퍼(40)를 위한 열적 산화에 의해 또는 증착에 의해 주표면(103)에 형성될 수도 있다.
제 2 하드 마스크층(31b) 및 제 3 하드 마스크층(31c)은 제 1 하드 마스크층(31a) 및 제 2 하드 마스크층(31b) 상에 각각 증착에 의해 형성될 수 있다.
실시예에 다르면, 하드 마스크층의 재료는 제 2 마스크층(31b)이 제 1 마스크층(31a) 및/또는 선택적 제 3 마스크층(31c)에 선택적으로 에칭 가능하도록 선택된다. 이는 단지 하나의 포토 기술(메사 마스크(7)를 형성하기 위한)로 메사 및 메사 접점의 형성을 가능하게 한다. 이와 같이 함으로써, 처리 비용이 감소될 수 있고, 프로세스 편차가 통상적으로 더 감소된다.
그 후에, 하드 마스크층(31a, 31b, 31c)은 메사 마스크(7)를 사용하여 에칭된다. 이에 따라, 제 3 반도체층(3) 및 웨이퍼(40)는 각각 주표면(103)에서 노출된다.
도 2에 도시된 바와 같이, 제 3 반도체층(3)의 노출된 영역(제 1 영역)은 통상적으로 제 3 반도체층(3) 및 주표면(103) 각각 상의 메사 마스크(7)의 개구의 투영부에 실질적으로 대응한다.
더욱이, 하드 마스크(31)를 형성하기 위해 하드 마스크층(31a, 31b, 31c)을 에칭하는 것은 각각의 하드 마스크 부분(31)이 이하에 또한 하부 부분(31a)이라 칭하는 제 1 파트(31a)와, 하부 부분(31b) 상에 배열된 제 2 파트(31b)를 갖도록 통상적으로 수행된다. 제 1 파트(31a)는 주표면(103)에 배열되고, 제 2 파트(31b)의 수평 연장부(p-w2)보다 큰 수평 연장부(p-w1)를 갖고, 여기서 p는 형성될 단위 셀의 피치이다.
실시예에 따르면, 각각의 하드 마스크 부분(31)은 각각의 제 2 파트(31b) 상에 배열되고 제 2 파트(31b)의 수평 연장부(p-w2)보다 작은 수평 연장부(w1)를 또한 갖는 제 3 부분(31c)을 더 갖는다.
예시적인 실시예에서, 하드 마스크 부분(31)이 제 1 파트(31a) 및 제 3 부분(31c)의 수평 연장부는 실질적으로 정합한다.
하드 마스크(31)를 형성하는 것은 선택적 에칭을 이용하여 성취될 수 있다. 예를 들어, 3개의 선택적 에칭, 즉 질화물에 선택적인 제 1 버퍼링된 산화물 에칭(HF-에칭), 이어서 산화물에 선택적인 질화물 에칭(질화물 산 에칭) 및 질화물에 선택적인 후속의 제 2 버퍼링된 산화물 에칭(HF-에칭)이 ONO 하드 마스크층(31)을 구성하는데 사용될 수 있다.
선택적 에칭에 기인하여, 제 2 파트(31b)는 위로부터 볼 때 제 1 파트(31a)와 실질적으로 중심 설정된다. 이는 메사 및 메사 접점의 후속의 자기 조정 형성을 용이하게 한다.
통상적으로, 하드 마스크(31)는 에지 영역에서 하드 마스크(31)의 개구가 능동 디바이스 영역에서 주표면(103)에서 다른 개구(38)의 제 1 폭(w1)보다 큰 제 3 폭(w3)을 주표면(103)에 갖도록 형성된다.
그 후에, 하드 마스크(31)는 주표면(103)으로부터 제 1 반도체층(1) 내로 딥 트렌치(50, 50a)를 에칭하는데 사용된다. 이에 따라, 각각의 하드 마스크 부분(31)에 의해 주표면(103)에서 커버되는 메사 영역(20)이 인접한 딥 트렌치(50, 50a) 사이에 형성된다.
도 3은 예를 들어 열 산호에 의해 딥 트렌치(50, 50a)의 측벽(21) 및 저부벽(22)에 유전 영역(33)을 더 형성한 후에 최종 반도체 구조체(100)를 도시한다. 또한, 제 1 pn-접합부(14) 및 제 2 pn-접합부(15)의 나머지 부분은 메사(20)의 측벽(21) 사이로 연장한다.
메사(20) 및 딥 트렌치(50, 50a)의 각각의 수직 연장부(hM)는 전압 클래스에 따라, 약 500 nm 내지 약 5 ㎛의 범위, 더 통상적으로 약 500 nm 내지 약 2 ㎛의 범위에 있을 수도 있다.
이와 같이 함으로써, 소스 영역(3) 및 본체 영역(2)은 능동 디바이스 영역(110)을 형성하는 메사 영역(20)에 형성될 수 있다.
통상적으로, 제조될 반도체 디바이스 내에 공통 드리프트 영역을 통상적으로 형성하는 제 1 반도체층(1)의 상부 부분은 메사 영역(20) 내로 연장한다.
더 넓은 딥 트렌치(50a)에 의해 형성된 주변 영역(120)에서, 반도체 본체(40)는 단지 이면(102)과 주표면(103) 사이에 배열된 제 1 표면(101)으로 연장한다.
주변 영역(120)은 능동 영역(110)을 둘러쌀 수 있고, 약 30 ㎛ 내지 약 50 ㎛, 내지 약 100 ㎛ 또는 심지어 약 200 ㎛의 범위의 수평 연장부를 가질 수 있다.
그 후에 게이트 전극(12, 12a)은 딥 트렌치(50, 50a) 내에 그리고 유전 영역(33) 상에 형성될 수 있다. 이는 통상적으로 폴리-실리콘 및 부분 후방-에칭(back-etching)으로서 도핑된 것과 같은 도전성 재료를 증착하는 단계를 포함한다. 최종 반도체 구조체(100)가 도 4에 도시되어 있다.
주변 영역(120) 내의 게이트 전극(12a)은 능동 영역(110) 내의 게이트 전극(12)과는 상이하게 성형될 수도 있다. 게이트 전극(12a)은 또한 차단 모드 중에 필드 전극으로서 작용할 수 있다.
주변 영역(120) 내의 하강된 상부면(101)에 기인하여, 어떠한 부가의 에지-종료 구조체도 요구되지 않을 수도 있다. 이에 따라, 제조는 간단해질 수 있고 따라서 비용이 감소된다.
그 후에, 제 2 마스크층(31b)(제 2 파트(31b), Si3N4)의 재료에 선택적 에칭 가능한 TEOS(테트라에틸오쏘실리케이트)와 같은 유전 재료(9)가 증착될 수 있고, 하드 마스크(31)의 제 2 파트(31b)에서 정지하는 CMP-프로세스가 수행될 수도 있다. 완전히 충진된 딥 트렌치(50, 50a) 및 하드 마스크 개구를 갖는 최종 반도체 구조체(100)는 도 5에 도시되어 있다. 선택적으로, 산화물층(34)이 통상적으로 열 산화에 의해 유전 재료(9)를 증착하기 전에 게이트 전극(12, 12a) 상에 형성될 수도 있다.
그 후에, 잔여 하드 마스크(31)는 주표면(103)에서 반도체 메사(20)를 오목하게 하도록 에칭된다. 이는 통상적으로 제 1 마스크층(31)을 선택적 에칭 및 이방성 에칭함으로써 제 2 파트(31b)를 제거하는 단계를 포함한다.
그 후에, 쉘로우 트렌치(51)가 주표면(103)으로부터 반도체 메사(20)로 또는 그 내로 에칭될 수 있다. 최종 반도체 구조체(100)가 도 6에 도시되어 있다. 쉘로우 트렌치(51)는 통상적으로 접촉 트렌치를 형성하고, 제 2 pn-접합부(15)를 통해 연장할 수도 있다. 통상적으로, 쉘로우 트렌치(51)는 제 1 pn-접합부(15)로 연장하지 않는다.
그 후에, 도전성 영역 또는 플러그(10a)는 쉘로우 트렌치(51) 내에 형성될 수 있다. 이는 쉘로우 트렌치(51)의 측벽 및/또는 저부벽에서 실리사이드를 형성하는 단계, 폴리-실리콘 또는 금속과 같은 도전성 재료를 증착하는 단계 및 선택적 평탄화 프로세스를 포함할 수 있다. 통상적으로, 플러그(10a)는 주표면(103) 상에 제 1 공통 금속화부(10)(예를 들어, 소스 금속화부)와 접촉한다.
게다가, 게이트 전극(12, 12a)과 접촉하고 제 1 공통 금속화부(10)로부터 절연된 게이트 금속화부(도시 생략)가 주표면(103) 상에 형성될 수 있다.
그 후에, 제 2 공통 금속화부(이면 금속화부, 드레인 금속화부)(11)가 이면(102) 상에 형성될 수도 있다.
그 후에, 웨이퍼(40) 내에 형성된 다수의 디바이스(100)는 수직선을 따라 절단함으로써 분리될 수도 있다. 최종 3-단자 수직 반도체 디바이스(100)가 도 7에 도시되어 있고 MOSFET으로서 동작될 수 있다.
예시적인 실시예에서, 하드 마스크(31)의 부분(31a)은 제조된 반도체 디바이스(100) 내에 잔류한다.
실시예에 따르면, 제조된 수직 반도체 디바이스(100)는 이면(102)을 갖고 주변 영역(120) 내에서 그리고 수직 방향으로 이면(102)으로부터 제 1 표면(101)으로 연장하는 반도체 본체(40)를 포함한다. 능동 영역(110)에서, 반도체 본체(40)는 제 1 표면(101)으로부터 주표면(103)으로 수직 방향으로 연장하는 복수의 이격된 반도체 메사(20)를 포함한다. 수직 단면에서, 주변 영역(120)은 이면(102)과 제 1 표면(101) 사이로 연장하는 에지(41)와 능동 영역(110) 사이로 연장한다. 각각의 반도체 메사(20)는 수직 단면에서 제 1 측벽(21), 제 2 측벽(21), 제 1 측벽(21)과 제 2 측벽(21) 사이로 연장하는 제 1 pn-접합부(14), 제 1 pn-접합부(14) 위에 배열되고 제 1 측벽(21)과 제 2 측벽(21) 사이로 연장하는 제 2 pn-접합부(15), 및 반도체 메사(20)와 저항 접촉하고 주표면(103)으로부터 반도체 메사(20) 내로 연장하는 도전성 영역(10a)을 갖는다. 인접한 메사 영역(20) 사이에는, 반도체 본체(40)로부터 절연되고 수직 방향에서 인접 메사 영역(20)의 제 1 pn-접합부(14) 및 제 2 pn-접합부(15)를 가로질러 연장하는 각각의 게이트 전극(12)이 배열된다. 이면 금속화부(11)가 이면(102) 상에 배열된다.
통상적으로, 반도체 디바이스(100)는 최외측 반도체 메사(20)로부터 절연되고 그에 인접하고 주변 영역(120) 내로 연장하는 게이트 전극(12a)을 더 포함한다.
제조에 기인하여, 도전성 영역(10a)은 위로부터 볼 때 반도체 메사(20)에 대해 실질적으로 중심 설정된다.
도 8a 내지 도 8d와 관련하여, 수직 반도체 트랜지스터(100')를 형성하기 위한 방법의 방법 단계들이 반도체 본체(40)를 통한 각각의 수직 단면에 도시된다. 명료화를 위해, 각각의 도면은 웨이퍼 레벨에서 통상적으로 평행하게 제조되는 복수의 반도체 트랜지스터(100') 중 단지 하나만을 도시하고 있다. 제조될 반도체 트랜지스터(100')는 도 7과 관련하여 전술된 반도체 디바이스(100)와 유사하다.
제 1 단계에서, 주표면(103), 주표면(103)에 실질적으로 평행한 제 1 pn-접합부(14) 및 주표면(103)에 실질적으로 평행하고 제 1 pn-접합부(14)와 주표면(103) 사이에 배열된 제 2 pn-접합부(15)가 제공된다.
그 후에, 제 1 재료의 제 1 하드 마스크층(31a)은 예를 들어 열 산화에 의해 주표면(103)에 형성된다.
그 후에, 제 1 재료와는 상이한 제 2 재료의 제 2 하드 마스크층(31b)이 제 1 하드 마스크층(31) 상에 형성된다.
그 후에, 반도체 기판(40) 내에 메사 영역(20)을 형성하는 개구를 갖는 메사 마스크(7)가 제 2 하드 마스크층(31b) 상에 형성된다.
그 후에, 제 1 하드 마스크층(31a) 및 제 2 하드 마스크층(31b)은 제 1 영역에서 주표면(103)에서 실질적으로 반도체 본체(40)를 노출하는 제 1 개구(38)를 갖는 하드 마스크 부분(31)을 가지는 하드 마스크(31)를 형성하기 위해 메사 마스크(7)를 사용하여 에칭된다. 최종 반도체 구조체(100')는 도 8a에 도시되어 있다.
하드 마스크(31)는 각각의 하드 마스크 부분(31)이 제 2 하드 마스크층(31b)의 부분(31b)과 수평 방향에서 제 2 하드 마스크층(31b)의 인접한 부분(31b)보다 큰 연장부(p-w1)(w2>w1)를 갖는 제 1 하드 마스크층(31a)의 부분을 포함하도록 형성된다.
그 후에, 딥 트렌치(50)는 반도체 메사(20)를 형성하기 위해 하드 마스크(31)를 사용하여 제 1 영역(38)으로부터 적어도 제 1 pn-접합부(14)로 에칭된다. 최종 반도체 구조체(100')는 도 8b에 도시되어 있다.
그 후에, 하드 마스크(31)의 제 1 개구(38) 및 딥 트렌치(50)가 충진된다. 이는 통상적으로 도 4 및 도 5와 관련하여 전술된 바와 유사하게 행해진다. 최종 반도체 구조체(100')는 도 8c에 도시되어 있다.
그 후에, 쉘로우 트렌치(51)는 주표면(103) 상의 제 2 하드 마스크층(31b)의 부분(31b)의 투영부에 실질적으로 대응하는 제 2 영역(39)으로부터 반도체 메사(20) 내로 에칭된다. 이는 통상적으로 도 6과 관련하여 전술된 바와 유사하게 행해진다. 최종 반도체 구조체(100')는 도 8d에 도시되어 있다.
통상적으로, 쉘로우 트렌치(51)는 딥 트렌치(50)보다 웨이퍼(40) 내로 수직으로 덜 깊게 연장한다.
그 후에, 도 7과 관련하여 전술된 바와 유사한 추가의 제조 단계가 전계 효과 트랜지스터(100')를 형성하도록 수행될 수도 있다.
도 1 내지 도 8d와 관련하여 전술된 방법은 제 1 도전형의 제 1 반도체층(1), 제 1 반도체층(1)과 제 1 pn-접합부(14)를 형성하는 제 2 도전형의 제 2 반도체층(2) 및 제 2 반도체층(2)과 제 2 pn-접합부(15)를 형성하고 반도체 기판(40)의 주표면(103)으로 연장하는 제 1 도전형의 제 3 반도체층(3)을 포함하는 웨이퍼(40)를 제공하는 단계; 주표면(103) 상에 적층된 하드 마스크층(31a, 31b, 31c)을 형성하는 단계; 주표면(103)에 실질적으로 직교하는 단면에서 개구에 의해 이격되고 반도체 기판(40)에 메사 영역(20)을 형성하는 마스크부(7)를 포함하는 메사 마스크(7)를 하드 마스크층(71) 상에 형성하는 단계; 교번적인 메사 영역(20) 및 딥 트렌치(50, 50a)가 형성되도록 메사 마스크(7)를 사용하여 하드 마스크층(31)을 통해 웨이퍼(40) 내로 에칭하는 단계 - 딥 트렌치(50, 50a)는 주표면(103)으로부터 제 1 반도체층(1) 내로 연장하고, 각각의 메사 영역(20)은 하드 마스크층(31)의 잔여 부분으로 실질적으로 커버되고, 잔여 부분은 단면에서 주표면(103)에 실질적으로 평행한 방향에서, 각각의 메사 영역(20)보다 작은 최소 연장부를 갖는 제 2 파트(31b)를 포함함 - ; 및 주표면(103) 상의 제 2 파트(31a)의 투영부에 의해 형성된 영역의 메사 영역(20)을 노출하는 단계로서 또한 설명될 수도 있다.
본 발명의 다양한 예시적인 실시예가 개시되었지만, 본 발명의 사상 및 범주로부터 벗어나지 않고 본 발명의 장점들 중 몇몇을 성취할 다양한 변경 및 수정이 이루어질 수 있다는 것이 당 기술 분야의 숙련자들에게 명백할 것이다. 동일한 기능을 수행하는 다른 구성 요소들이 적합하게 치환될 수도 있다는 것이 당 기술 분야의 숙련자들에게 명백할 것이다. 이것이 명시적으로 언급되어 있지 않은 이들 경우에도, 특정 도면을 참조하여 설명된 특징들은 다른 도면들의 특징들과 조합될 수도 있다는 것이 언급되어야 한다. 본 발명의 개념에 대한 이러한 수정은 첨부된 청구범위에 의해 커버되도록 의도된다.
"하부", "아래", "밑", "위", "상부" 등과 같은 공간적 사대 용어는 제 2 요소에 대한 제 1 요소의 위치설정을 설명하기 위해 설명의 용이를 위해 사용된다. 이들 용어는 도면에 도시된 것들과 상이한 배향에 추가하여 디바이스의 상이한 배향을 포함하도록 의도된다. 또한, "제 1", "제 2" 등과 같은 용어는 다양한 요소, 영역, 섹션 등을 설명하는데 또한 사용되고, 또한 한정으로 의도되는 것은 아니다. 유사한 용어는 상세한 설명 전체에 걸쳐 유사한 요소를 나타낸다.
본 명세서에 사용될 때, 용어 "갖는", "함유하는", "구비하는", "포함하는" 등은 언급된 요소 또는 특징부들의 존재를 지시하지만, 부가의 요소 또는 특징부들을 배제하는 것은 아닌 개방형 용어이다. 단수 표현은 문맥상 명백히 달리 지시되지 않으면, 복수 뿐만 아니라 단수를 포함하도록 의도된다.
상기 변형 및 용례의 범위를 명심하여, 본 발명은 상기 설명에 의해 한정되지 않고, 또한 첨부 도면에 의해 한정되지도 않는다는 것이 이해되어야 한다. 대신에, 본 발명은 단지 이하의 청구범위 및 이들의 법적 등가물에 의해서만 한정된다.
1: 제 1 반도체층 2: 제 2 반도체층
3: 제 3 반도체층 4: 기판
14: 제 1 pn-접합부 15: 제 2 pn-접합부
31: 하드 마스크 40: 웨이퍼
100: 수직 반도체 트랜지스터 103: 주표면

Claims (20)

  1. 수직 반도체 디바이스 제조 방법에 있어서,
    제 1 도전형의 제 1 반도체층, 상기 제 1 반도체층과 제 1 pn-접합부를 형성하는 제 2 도전형의 제 2 반도체층, 및 상기 제 2 반도체층과 제 2 pn-접합부를 형성하고 반도체 웨이퍼의 주표면으로 연장하는 제 1 도전형의 제 3 반도체층을 포함하는 반도체 웨이퍼를 제공하는 단계와,
    상기 주표면 상에 하드 마스크를 형성하는 단계 - 상기 하드 마스크는 제 1 개구에 의해 서로로부터 이격된 하드 마스크 부분을 포함함 - 와,
    상기 하드 마스크 부분의 각각에 의해 상기 주표면에서 커버된 반도체 메사(semiconductor mesas)가 딥 트렌치의 인접한 트렌치들 사이에 형성되도록, 상기 하드 마스크를 사용하여 상기 주표면으로부터 상기 제 1 반도체층 내로 상기 딥 트렌치를 에칭하는 단계와,
    상기 하드 마스크의 제 1 개구 및 상기 딥 트렌치를 충진하는 단계와,
    상기 하드 마스크를 에칭하여 상기 반도체 메사의 주표면에서 상기 하드 마스크 내에 제 2 개구를 형성하는 단계를 포함하는
    수직 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    쉘로우 트렌치가 상기 제 1 pn-접합부로 연장하지 않도록, 상기 하드 마스크를 에칭한 후에 상기 주표면으로부터 상기 반도체 메사 내로 상기 쉘로우 트렌치를 에칭하는 단계를 더 포함하는
    수직 반도체 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 하드 마스크 부분들의 각각이, 제 2 파트와, 상기 주표면에 배열되고 상기 제 2 파트와 제 1 반도체층 사이에 배열되며 상기 주표면에 실질적으로 평행한 방향에서 상기 제 2 파트보다 큰 연장부를 갖는 제 1 파트를 포함하도록, 상기 하드 마스크가 형성되는
    수직 반도체 디바이스 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 1 파트는 상기 제 2 파트와 상이한 재료를 포함하는
    수직 반도체 디바이스 제조 방법.
  5. 제 1 항에 있어서,
    상기 주표면에 실질적으로 직교하는 수직 단면에서, 상기 제 1 개구 중 적어도 두 개의 개구가 상기 주표면에서 다른 제 1 개구의 제 1 폭보다 큰 주표면에서의 제 3 폭을 갖도록, 상기 하드 마스크가 형성되는
    수직 반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    각각이 상기 수직 단면에서 상기 제 3 폭을 갖는 제 1 개구 중 하나의 개구 내에 놓이는 실질적인 수직 라인을 따라 웨이퍼를 분할하는 단계를 더 포함하는
    수직 반도체 디바이스 제조 방법.
  7. 제 1 항에 있어서,
    상기 하드 마스크를 형성하는 단계는,
    상기 주표면 상에 하드 마스크층을 형성하는 단계와,
    상기 주표면에 제 1 마스크층을 형성하는 단계와,
    상기 제 1 마스크층에 대해 선택적 에칭 가능한 제 2 마스크층을 상기 제 1 마스크층 상에 형성하는 단계와,
    상기 제 2 마스크층에 대해 선택적 에칭 가능한 제 3 마스크층을 상기 제 2 마스크층 상에 형성하는 단계와,
    상기 하드 마스크층, 상기 제 2 마스크층 및 상기 제 3 마스크층 중 적어도 하나의 층 상에 반도체 기판 내에서 반도체 메사를 정의하는 메사 마스크를 형성하는 단계 - 상기 주표면에 실질적으로 직교하는 단면에서, 상기 메사 마스크는 상기 제 1 개구를 정의하는 개구를 포함함 - 와,
    상기 하드 마스크를 형성하기 위해, 상기 하드 마스크층, 상기 제 1 마스크층, 상기 제 2 마스크층 및 상기 제 3 마스크층 중 적어도 하나의 층을 에칭하는 단계
    중 적어도 하나를 포함하는
    수직 반도체 디바이스 제조 방법.
  8. 제 7 항에 있어서,
    상기 하드 마스크의 제 1 개구 및 상기 딥 트렌치를 충진하는 단계는,
    상기 딥 트렌치의 적어도 측벽에 유전 영역을 형성하는 단계와,
    상기 유전 영역에 도전성 영역을 형성하는 단계와,
    상기 제 2 마스크층에 대해 선택적 에칭 가능한 유전 재료를 증착하는 단계와,
    CMP-프로세스
    중 적어도 하나를 포함하는
    수직 반도체 디바이스 제조 방법.
  9. 제 8 항에 있어서,
    상기 하드 마스크층은 ONO-스택으로서 형성되는
    수직 반도체 디바이스 제조 방법.
  10. 제 7 항에 있어서,
    상기 하드 마스크를 에칭하는 단계는,
    유전 재료와 상기 제 1 마스크층의 재료 중 적어도 하나에 대해 선택적인 제 2 마스크층을 에칭하는 단계와,
    상기 반도체 메사를 노출하기 위해 상기 제 1 마스크층을 에칭하는 단계
    중 적어도 하나를 포함하는
    수직 반도체 디바이스 제조 방법.
  11. 제 1 항에 있어서,
    상기 하드 마스크는 수직 반도체 디바이스를 제조하는 동안 완전히 제거되지 않는
    수직 반도체 디바이스 제조 방법.
  12. 제 1 항에 있어서,
    상기 반도체 웨이퍼를 제공하는 단계는,
    하나 이상의 에피택셜층의 상부면이 상기 주표면을 형성하도록 상기 하나 이상의 에피택셜층보다 더 높은 도핑 농도를 갖는 기판 상에 제 1 도전형의 상기 하나 이상의 에피택셜층을 형성하는 단계와,
    상기 하나 이상의 에피택셜층 내로 p-형 도펀트 및 n-형 도펀트 중 적어도 하나를 위로부터 주입하는 단계와,
    열적 어닐링(thermal annealing)
    중 적어도 하나를 포함하는
    수직 반도체 디바이스 제조 방법.
  13. 수직 반도체 디바이스 제조 방법에 있어서,
    주표면, 상기 주표면에 실질적으로 평행한 제 1 pn-접합부, 및 상기 주표면에 실질적으로 평행하고 상기 제 1 pn-접합부와 상기 주표면 사이에 배열된 제 2 pn-접합부를 포함하는 웨이퍼를 제공하는 단계와,
    상기 주표면에 제 1 재료의 제 1 하드 마스크층을 형성하는 단계와,
    상기 제 1 하드 마스크층 상에 제 2 재료의 제 2 하드 마스크층을 형성하는 단계와,
    반도체 기판 내에 반도체 메사를 정의하는 개구를 포함하는 메사 마스크를 상기 제 2 하드 마스크층 상에 형성하는 단계와,
    상기 웨이퍼가 제 1 영역에서 노출되도록 또한 하드 마스크 부분이 형성되도록, - 상기 하드 마스크 부분의 각각은, 제 2 하드 마스크층의 잔여 부분, 및 상기 주표면에 실질적으로 평행한 방향에서 상기 제 2 하드 마스크층의 잔여 부분보다 큰 연장부를 갖는 제 1 하드 마스크층의 잔여 부분을 포함함 - 하드 마스크를 형성하기 위해 메사 마스크를 사용하여 상기 제 1 하드 마스크층 및 상기 제 2 하드 마스크층을 에칭하는 단계와,
    상기 반도체 메사를 형성하기 위해 상기 하드 마스크를 사용하여 상기 제 1 영역으로부터 적어도 상기 제 1 pn-접합부까지 딥 트렌치를 에칭하는 단계와,
    상기 주표면의 제 2 영역으로부터 상기 반도체 메사 내로 쉘로우 트렌치를 에칭하는 단계 - 상기 제 2 영역은 상기 주표면 상으로의 상기 제 2 하드 마스크층의 잔여 부분의 투영부(projections)에 실질적으로 대응함 - 를 포함하는
    수직 반도체 디바이스 제조 방법.
  14. 제 13 항에 있어서,
    상기 쉘로우 트렌치를 에칭하기 전에 상기 하드 마스크의 제 1 개구와 상기 딥 트렌치를 충진하는 단계를 더 포함하는
    수직 반도체 디바이스 제조 방법.
  15. 제 13 항에 있어서,
    상기 쉘로우 트렌치를 에칭하기 전에 상기 하드 마스크를 에칭하는 단계를 더 포함하는
    수직 반도체 디바이스 제조 방법.
  16. 제 13 항에 있어서,
    상기 쉘로우 트렌치는 상기 주표면에 실질적으로 직교하는 방향에서, 상기 딥 트렌치보다 상기 웨이퍼 내로 덜 깊게 연장하는
    수직 반도체 디바이스 제조 방법.
  17. 제 13 항에 있어서,
    상기 쉘로우 트렌치 내에 도전성 영역을 형성하는 단계를 더 포함하는
    수직 반도체 디바이스 제조 방법.
  18. 수직 반도체 디바이스에 있어서,
    반도체 본체 - 상기 반도체 본체는 이면(backside)을 가지며, 주변 영역에서 그리고 상기 이면에 실질적으로 수직인 수직 방향에서 상기 이면으로부터 상기 반도체 본체의 제 1 표면으로 연장하며, 상기 반도체 본체는 능동 영역에서, 수직 방향에서 상기 제 1 표면으로부터 상기 제 1 표면 위에 배열된 주표면으로 연장하는 복수의 이격된 반도체 메사를 포함하고, 수직 단면에서 상기 주변 영역은 상기 이면과 상기 제 1 표면 사이에서 연장하는 에지와 상기 능동 영역 사이에서 연장하고, 상기 수직 단면에서 상기 반도체 메사의 각각은 제 1 측벽, 제 2 측벽, 상기 제 1 측벽과 상기 제 2 측벽 사이에서 연장하는 제 1 pn-접합부, 및 상기 반도체 메사와 저항 접촉하고 상기 주표면으로부터 상기 반도체 메사 내로 연장하는 도전성 영역을 포함함 - 와,
    상기 반도체 본체로부터 절연된 복수의 게이트 전극 - 상기 게이트 전극의 각각은 한 쌍의 인접한 반도체 메사들 사이에 배열되고 상기 인접한 반도체 메사의 제 1 pn-접합부를 가로질러 수직 방향으로 연장함 - 과,
    상기 이면 상에 배열된 이면 금속화부를 포함하는
    수직 반도체 디바이스.
  19. 제 18 항에 있어서,
    상기 도전성 영역은 위에서 관찰할 때 상기 반도체 메사에 대해 실질적으로 중심 설정되는
    수직 반도체 디바이스.
  20. 제 18 항에 있어서,
    최외측 반도체 메사로부터 절연되고 상기 최외측 반도체 메사에 인접되며 상기 주변 영역 내로 연장하는 게이트 전극을 더 포함하는
    수직 반도체 디바이스.
KR1020140148703A 2013-10-30 2014-10-29 수직 반도체 디바이스 제조 방법 및 수직 반도체 디바이스 KR101618979B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/067,065 2013-10-30
US14/067,065 US9184281B2 (en) 2013-10-30 2013-10-30 Method for manufacturing a vertical semiconductor device and vertical semiconductor device

Publications (2)

Publication Number Publication Date
KR20150050468A true KR20150050468A (ko) 2015-05-08
KR101618979B1 KR101618979B1 (ko) 2016-05-09

Family

ID=52811854

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140148703A KR101618979B1 (ko) 2013-10-30 2014-10-29 수직 반도체 디바이스 제조 방법 및 수직 반도체 디바이스

Country Status (4)

Country Link
US (2) US9184281B2 (ko)
KR (1) KR101618979B1 (ko)
CN (2) CN104599971B (ko)
DE (1) DE102014114897A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136397B2 (en) 2013-05-31 2015-09-15 Infineon Technologies Ag Field-effect semiconductor device
US9184281B2 (en) 2013-10-30 2015-11-10 Infineon Technologies Ag Method for manufacturing a vertical semiconductor device and vertical semiconductor device
US10056461B2 (en) * 2016-09-30 2018-08-21 Alpha And Omega Semiconductor Incorporated Composite masking self-aligned trench MOSFET
DE102018200676A1 (de) * 2018-01-17 2019-07-18 Robert Bosch Gmbh Leistungselektronisches Bauelement
KR102635376B1 (ko) 2019-01-30 2024-02-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 수직 확산판을 갖는 커패시터 구조
CN113539806A (zh) * 2020-04-15 2021-10-22 苏州能讯高能半导体有限公司 电极的制造方法、电极及半导体器件
CN113611738B (zh) * 2021-08-10 2023-08-29 重庆邮电大学 一种异质结注入的沟槽型GaN绝缘栅双极型晶体管

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US6750095B1 (en) * 1998-09-25 2004-06-15 Infineon Technologies Ag Integrated circuit with vertical transistors
US6570218B1 (en) 2000-06-19 2003-05-27 International Rectifier Corporation MOSFET with a buried gate
GB0229217D0 (en) 2002-12-14 2003-01-22 Koninkl Philips Electronics Nv Vertical insulated gate transistor and manufacturing method
US20050067630A1 (en) 2003-09-25 2005-03-31 Zhao Jian H. Vertical junction field effect power transistor
JP4717014B2 (ja) 2004-01-22 2011-07-06 インターナショナル・ビジネス・マシーンズ・コーポレーション 垂直型ｆｉｎ−ｆｅｔｍｏｓデバイス
CN101506956A (zh) * 2005-08-17 2009-08-12 国际整流器公司 半导体设备的制作方法
US9190494B2 (en) 2008-02-19 2015-11-17 Micron Technology, Inc. Systems and devices including fin field-effect transistors each having U-shaped semiconductor fin
US20090272982A1 (en) * 2008-03-03 2009-11-05 Fuji Electric Device Technology Co., Ltd. Trench gate type semiconductor device and method of producing the same
US7994548B2 (en) 2008-05-08 2011-08-09 Semisouth Laboratories, Inc. Semiconductor devices with non-punch-through semiconductor channels having enhanced conduction and methods of making
US8203181B2 (en) 2008-09-30 2012-06-19 Infineon Technologies Austria Ag Trench MOSFET semiconductor device and manufacturing method therefor
CN102034822B (zh) * 2009-09-25 2013-03-27 力士科技股份有限公司 一种具有台阶状沟槽栅和改进的源体接触性能的沟槽mosfet及其制造方法
CN102648514A (zh) * 2009-12-08 2012-08-22 Ssscip有限公司 制造具有植入侧壁的半导体器件的方法和由其制成的器件
CN101866923B (zh) * 2010-05-18 2011-12-07 苏州硅能半导体科技股份有限公司 三层光罩沟槽mos器件及制造方法
US8664048B2 (en) 2010-12-28 2014-03-04 Northrop Grummen Systems Corporation Semiconductor devices with minimized current flow differences and methods of same
JP2012256698A (ja) * 2011-06-08 2012-12-27 Hitachi Cable Ltd 半導体ダイオード
US9136397B2 (en) 2013-05-31 2015-09-15 Infineon Technologies Ag Field-effect semiconductor device
DE102013111966B4 (de) * 2013-10-30 2017-11-02 Infineon Technologies Ag Feldeffekthalbleiterbauelement und Verfahren zu dessen Herstellung
US9184281B2 (en) * 2013-10-30 2015-11-10 Infineon Technologies Ag Method for manufacturing a vertical semiconductor device and vertical semiconductor device

Also Published As

Publication number Publication date
KR101618979B1 (ko) 2016-05-09
CN104599971A (zh) 2015-05-06
US20150115356A1 (en) 2015-04-30
CN108281351A (zh) 2018-07-13
US9184281B2 (en) 2015-11-10
CN104599971B (zh) 2018-01-19
US9412827B2 (en) 2016-08-09
CN108281351B (zh) 2021-11-26
US20160035845A1 (en) 2016-02-04
DE102014114897A1 (de) 2015-04-30

Similar Documents

Publication Publication Date Title
US9941365B2 (en) Method for forming a stress-reduced field-effect semiconductor device
KR101618979B1 (ko) 수직 반도체 디바이스 제조 방법 및 수직 반도체 디바이스
US9373692B2 (en) Method for forming a semiconductor device with an integrated poly-diode
US9209242B2 (en) Semiconductor device with an edge termination structure having a closed vertical trench
US9660047B2 (en) Method for forming semiconductor components having self-aligned trench contacts
KR102088181B1 (ko) 반도체 트랜지스터 및 그 제조 방법
US9847387B2 (en) Field effect semiconductor component and method for producing it
US9000520B2 (en) Semiconductor device with an insulating structure for insulating an electrode from a semiconductor body
US8803230B2 (en) Semiconductor transistor having trench contacts and method for forming therefor
US10374032B2 (en) Field-effect semiconductor device having N and P-doped pillar regions
US11545561B2 (en) Methods for manufacturing a MOSFET

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right