CN114765218A - 半导体装置 - Google Patents

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Abstract

本发明公开一种半导体装置，其包括基底与设置于基底上的第一晶体管。第一晶体管包括多个第一半导体片以及两个第一源极/漏极结构。多个第一半导体片于垂直方向上堆叠设置且彼此互相分离。各第一半导体片包括两个第一掺杂层以及一第二掺杂层于垂直方向上设置于两个第一掺杂层之间。第二掺杂层的导电型态与各第一掺杂层的导电型态互补。两个第一源极/漏极结构分别设置于各第一半导体片于水平方向上的两相对侧，且两个第一源极/漏极结构与多个第一半导体片相连接。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，尤其是涉及一种具有半导体片的半导体装置。
背景技术
随着半导体元件技术持续发展，使用传统平面式(planar)的金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管制作工艺难以持续微缩，因此，业界已提出以立体或非平面(non-planar)多栅极晶体管元件来取代平面式晶体管元件的解决途径。举例来说，双栅极(dual-gate)鳍式场效晶体管(Fin Field effect transistor，以下简称为FinFET)元件、三栅极(tri-gate)FinFET元件、以及Ω(omega)式FinFET元件等都已被提出。此外，近来更发展出利用纳米线作为通道的全栅极(gate-all-around，GAA)晶体管元件，作为继续提升元件集成度与元件效能的方案。然而，在GAA的设计概念下，如何经由制作工艺或/及结构上的设计来进一步提升元件特性(例如电性表现)仍是相关领域人士持续努力的方向。
发明内容
本发明提供了一种半导体装置，在两个第一掺杂层之间夹设不同导电型态的第二掺杂层以形成半导体片(semiconductor sheet)，由此达到提升半导体装置电性表现的效果。
本发明的一实施例提供一种半导体装置，其包括一基底以及一第一晶体管设置于基底上。第一晶体管包括多个第一半导体片以及两个第一源极/漏极结构。多个第一半导体片于一垂直方向上堆叠设置且彼此互相分离。各第一半导体片包括两个第一掺杂层以及一第二掺杂层于垂直方向上设置于两个第一掺杂层之间。第二掺杂层的导电型态与各第一掺杂层的导电型态互补(complementary)。两个第一源极/漏极结构分别设置于各第一半导体片于一水平方向上的两相对侧，且两个第一源极/漏极结构与多个第一半导体片相连接。
附图说明
图1为本发明第一实施例的半导体装置的示意图；
图2为本发明第一实施例的第一半导体片的示意图；
图3为本发明第一实施例的第二半导体片的示意图；
图4为本发明第一实施例的第一半导体片或第二半导体片在操作状态下的示意图；
图5为本发明另一实施例的半导体片在操作状态下的示意图；
图6为本发明又一实施例的半导体片在操作状态下的示意图；
图7至图15为本发明第一实施例的半导体装置的制作方法示意图，其中
图8为图7之后的状况示意图；
图9为图8之后的状况示意图；
图10为图9之后的状况示意图；
图11为图10之后的状况示意图；
图12为图11之后的状况示意图；
图13为图12之后的状况示意图；
图14为图13之后的状况示意图；
图15为图14之后的状况示意图；
图16为本发明第二实施例的半导体装置的示意图；
图17至图22为本发明第二实施例的半导体装置的制作方法示意图，其中
图18为图17之后的状况示意图；
图19为图18之后的状况示意图；
图20为图19之后的状况示意图；
图21为图20之后的状况示意图；
图22为图21之后的状况示意图。
主要元件符号说明
10 基底
12 牺牲材料
14 第一半导体堆叠结构
14A 第一掺杂层
14B 第二掺杂层
14P 第一半导体片
16 第二半导体堆叠结构
16A 第三掺杂层
16B 第四掺杂层
16P 第二半导体片
18 隔离结构
20 虚置栅极结构
22 介电层
24 虚置栅极材料
26 栅极盖层
28 间隙壁
32 间隙壁
34 第一外延材料
34P 第一源极/漏极结构
42 介电层
44 第二外延材料
44P 第二源极/漏极结构
52 蚀刻停止层
54 介电层
56 栅极介电层
58 栅极材料层
58A 第一栅极材料层
58B 第二栅极材料层
82 第一图案化掩模层
84 第二图案化掩模层
91 图案化制作工艺
92 掘入制作工艺
101 半导体装置
102 半导体装置
D1 第一方向
D2 第二方向
D3 第三方向
DR1 第一空乏区
DR2 第二空乏区
FS 堆叠结构
FS1 第一堆叠结构
FS2 第二堆叠结构
GS 栅极结构
GS1 第一栅极结构
GS2 第二栅极结构
OP 开口
S1 第一部分
S2 第二部分
T1 第一晶体管
T2 第二晶体管
TK1 厚度
TK2 厚度
TK3 厚度
TK4 厚度
TK5 厚度
TK6 厚度
TR 沟槽
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的元件，除非特别说明，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。当“蚀刻”一材料时，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括蚀刻。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1至图3。图1所绘示为本发明第一实施例的半导体装置的示意图，图2所绘示为本实施例的第一半导体片的示意图，而图3所绘示为本实施例的第二半导体片的示意图。如图1至图3所示，半导体装置101包括一基底10以及一第一晶体管T1设置于基底10上。第一晶体管T1包括多个第一半导体片(semiconductor sheet)14P以及两个第一源极/漏极结构34P。多个第一半导体片14P于一垂直方向(例如图1中所示的第一方向D1)上堆叠设置且彼此互相分离。各第一半导体片14P包括两个第一掺杂层14A以及一第二掺杂层14B于第一方向D1上设置于两个第一掺杂层14A之间。第二掺杂层14B的导电型态与各第一掺杂层14A的导电型态互补(complementary)。两个第一源极/漏极结构34P分别设置于各第一半导体片14P于一水平方向(例如图1中所示的第二方向D2)上的两相对侧，且两个第一源极/漏极结构34P与多个第一半导体片14P相连接。
在一些实施例中，上述的第一方向D1可被视为基底10的厚度方向，而基底10可于第一方向D1上具有相对的一上表面与一下表面，而第一晶体管T1可设置于基底10的上表面的一侧，但并不以此为限。此外，与第一方向D1大体上正交的水平方向(例如图1中所示的第二方向D2与第三方向D3)可大体上与基底10的上表面或/及下表面平行，但并不以此为限。此外，在本文中所述在第一方向D1上相对较高的位置或/及部件与基底10之间在第一方向D1上的距离大于在第一方向D1上相对较低的位置或/及部件与基底10之间在第一方向D1上的距离，各部件的下部或底部可比此部件的上部或顶部在第一方向D1上更接近基底10，在某个部件之上的另一部件可被视为在第一方向D1上相对较远离基底10，而在某个部件之下的另一部件可被视为在第一方向D1上相对较接近基底10。
各第一半导体片14P的至少一部分可被视为第一晶体管T1中的通道区，而各第一源极/漏极结构34P可与各第一半导体片14P的两个第一掺杂层14A以及第二掺杂层14B直接接触而彼此相连接。在一些实施例中，各第一半导体片14P的厚度可介于5纳米至100纳米之间，故各第一半导体片14P可被视为纳米片(nanosheet)，而第一晶体管T1可被视为纳米片晶体管，但并不以此为限。各第一半导体片14P可由两个第一掺杂层14A以及在第一方向D1上夹设于这两个第一掺杂层14A之间的第二掺杂层14B所构成。在各第一半导体片14P中，第二掺杂层14B可于第一方向D1上分别与两个第一掺杂层14A直接接触而彼此相连接，且第二掺杂层14B的导电型态可与第一掺杂层14A的导电型态互补。
举例来说，当第一晶体管T1为n型晶体管时，第一掺杂层14A可为n型掺杂半导体层而具有n型的导电型态，而第二掺杂层14B可为p型掺杂半导体层而具有p型的导电型态。相对地，当第一晶体管T1为p型晶体管时，第一掺杂层14A可为p型掺杂半导体层而具有p型的导电型态，而第二掺杂层14B可为n型掺杂半导体层而具有n型的导电型态。上述的p型掺杂半导体层中可包括p型掺杂物(impurity)例如硼(boron)或具有p型导电型态特性的其他适合元素，而上述的n型掺杂半导体层中可包括n型掺杂物例如磷(phosphorus)、砷(arsenic)或具有p型导电型态特性的其他适合元素。在一些实施例中，各第二掺杂层14B的厚度(例如图2中所示的厚度TK2)可小于或等于各第一掺杂层14A的厚度(例如图2中所示的厚度TK1或/及厚度TK3)，但并不以此为限。举例来说，在各第一半导体片14P中，第二掺杂层14B的厚度TK2可介于2.5纳米至5纳米之间，位于第二掺杂层14B下方的第一掺杂层14A的厚度TK1以及位于第二掺杂层14B上方的第一掺杂层14A的厚度TK3可分别介于5纳米至10纳米之间，而位于第二掺杂层14B下方的第一掺杂层14A的厚度TK1可大体上等于位于第二掺杂层14B上方的第一掺杂层14A的厚度TK3，但并不以此为限。在一些实施例中，上述各掺杂层的厚度也可被视为各掺杂层在第一方向D1上的长度。此外，各第二掺杂层14B的掺杂物浓度(impurity concentration)可低于各第一掺杂层14A的掺杂物浓度。举例来说，各第一掺杂层14A的掺杂物浓度可介于1E+19atoms/cm3至1E+20atom/cm3之间，而各第二掺杂层14B的掺杂物浓度可介于1E+17atoms/cm3至1E+18atom/cm3之间，但并不以此为限。
在一些实施例中，各第一源极/漏极结构34P的导电型态可与各第一掺杂层14A的导电型态相同，由此使得各第一掺杂层14A以及与此第一掺杂层14A直接相连的两个第一源极/漏极结构34P可于第一晶体管T1中形成无接面(junctionless)结构，而第一晶体管T1可被视为一无接面晶体管，但并不以此为限。此外，在一些实施例中，各第一源极/漏极结构34P可包括掺杂物，各第一源极/漏极结构34P中的掺杂物可与各第一掺杂层14A中的掺杂物具有相同的导电型态，而各第一源极/漏极结构34P的掺杂物浓度可在宽容度为±10％的状况下大体上等于各第一掺杂层14A的掺杂物浓度，但并不以此为限。换句话说，各第一源极/漏极结构34P的掺杂物浓度较佳可等于各第一掺杂层14A的掺杂物浓度，但在制作工艺变异的考虑下，各第一源极/漏极结构34P的掺杂物浓度可介于各第一掺杂层14A的掺杂物浓度的90％至各第一掺杂层14A的掺杂物浓度的110％之间，而在此掺杂物浓度的范围下仍可降低第一源极/漏极结构34P与第一掺杂层14A之间的掺杂物浓度差异对于第一晶体管T1在操作时的负面影响，但并不以此为限。
在一些实施例中，半导体装置101可还包括一第二晶体管T2设置于基底10上，而第二晶体管T2可包括多个第二半导体片16P以及两个第二源极/漏极结构44P。多个第二半导体片16P可于第一方向D1上堆叠设置且彼此互相分离，且各第二半导体片16P可包括两个第三掺杂层16A以及一第四掺杂层16B于第一方向D1上设置于两个第三掺杂层16A之间。两个第二源极/漏极结构44P可分别设置于各第二半导体片16P于第二方向D2上的两相对侧，且两个第二源极/漏极结构44P可与多个第二半导体片16P相连接。在一些实施例中，第四掺杂层16B的导电型态可与各第三掺杂层16A的导电型态互补，且第四掺杂层16B的导电型态可与第一掺杂层14A的导电型态相同，但并不以此为限。举例来说，当第一晶体管T1为n型晶体管时，第二晶体管T2可为p型晶体管，第三掺杂层16A可为p型掺杂半导体层而具有p型的导电型态，而第四掺杂层16B可为n型掺杂半导体层而具有n型的导电型态。相对地，当第一晶体管T1为p型晶体管时，第二晶体管T2可为n型晶体管，第三掺杂层16A可为n型掺杂半导体层而具有n型的导电型态，而第四掺杂层16B可为p型掺杂半导体层而具有p型的导电型态，但并不以此为限。
各第二半导体片16P的至少一部分可被视为第二晶体管T2中的通道区，而各第二源极/漏极结构44P可与各第二半导体片16P中的两个第三掺杂层16A以及第四掺杂层16B直接接触而彼此相连接。在一些实施例中，各第二半导体片16P的厚度可介于5纳米至100纳米之间，但并不以此为限。各第二半导体片16P可由两个第三掺杂层16A以及在第一方向D1上夹设于这两个第三掺杂层16A之间的第四掺杂层16B所构成。在各第二半导体片16P中，第四掺杂层16B可于第一方向D1上分别与两个第三掺杂层16A直接接触而彼此相连接，且各第四掺杂层16B的厚度(例如图3中所示的厚度TK5)可小于或等于各第三掺杂层16A的厚度(例如图3中所示的厚度TK4或/及厚度TK6)，但并不以此为限。举例来说，在各第二半导体片16P中，第四掺杂层16B的厚度TK5可介于2.5纳米至5纳米之间，位于第四掺杂层16B下方的第三掺杂层16A的厚度TK4以及位于第四掺杂层16B上方的第三掺杂层16A的厚度TK6可分别介于5纳米至10纳米之间，而位于第四掺杂层16B下方的第三掺杂层16A的厚度TK4可大体上等于位于第四掺杂层16B上方的第三掺杂层16A的厚度TK6，但并不以此为限。
在一些实施例中，各第四掺杂层16B的掺杂物浓度可低于各第三掺杂层16A的掺杂物浓度。举例来说，各第三掺杂层16A的掺杂物浓度可介于1E+19atoms/cm3至1E+20atom/cm3之间，而各第四掺杂层16B的掺杂物浓度可介于1E+17atoms/cm3至1E+18atom/cm3之间，但并不以此为限。在一些实施例中，各第三掺杂层16A的导电型态可与各第二掺杂层14B的导电型态相同，但各第三掺杂层16A的掺杂物浓度可高于各第二掺杂层14B的掺杂物浓度，而各第四掺杂层16B的导电型态可与各第一掺杂层14A的导电型态相同，但各第一掺杂层14A的掺杂物浓度可高于各第四掺杂层16B的掺杂物浓度，但并不以此为限。
在一些实施例中，各第二源极/漏极结构44P的导电型态可与各第三掺杂层16A的导电型态相同，由此使得各第三掺杂层16A以及与此第三掺杂层16A直接相连的两个第二源极/漏极结构44P可于第二晶体管T2中形成无接面结构，而第二晶体管T2也可被视为一无接面晶体管，但并不以此为限。此外，在一些实施例中，各第二源极/漏极结构44P可包括掺杂物，各第二源极/漏极结构44P中的掺杂物可与各第三掺杂层16A中的掺杂物具有相同的导电型态，而各第二源极/漏极结构44P的掺杂物浓度可在宽容度为±10％的状况下大体上等于各第三掺杂层16A的掺杂物浓度，但并不以此为限。换句话说，各第二源极/漏极结构44P的掺杂物浓度较佳可等于各第三掺杂层16A的掺杂物浓度，但在制作工艺变异的考虑下，各第二源极/漏极结构44P的掺杂物浓度可介于各第三掺杂层16A的掺杂物浓度的90％至各第三掺杂层16A的掺杂物浓度的110％之间，而在此掺杂物浓度的范围下可降低第二源极/漏极结构44P与第三掺杂层16A之间的掺杂物浓度差异对于第二晶体管T2在操作时的负面影响，但并不以此为限。因此，在一些实施例中，第二晶体管T2的各第二源极/漏极结构44P的导电型态可与第一晶体管T1的各第一源极/漏极结构34P的导电型态互补，而各第二源极/漏极结构44P以及各第一源极/漏极结构34P可分别包括不同导电型态的掺杂物，但并不以此为限。
在一些实施例中，第一晶体管T1可在第一方向D1上设置于基底10与第二晶体管T2之间，而第一晶体管T1中的多个第一半导体片14P可在第一方向D1上设置于基底10与第二晶体管T2的多个第二半导体片16P之间。在一些实施例中，半导体装置101可包括一栅极结构GS设置于基底10上，而在第一方向D1上堆叠设置的第一晶体管T1与第二晶体管T2可共用栅极结构GS。举例来说，第一晶体管T1可包括栅极结构GS的一第一部分S1，而第二晶体管T2可包括栅极结构GS的一第二部分S2。栅极结构GS的第一部分S1可围绕各第一半导体片14P，而栅极结构GS的第二部分S2可围绕各第二半导体片16P，栅极结构GS的第一部分S1与第二部分S2可直接相连，且栅极结构GS的第一部分S1可于第一方向D1上设置于基底10与栅极结构GS的第二部分S2之间。因此，第一晶体管T1与第二晶体管T2也可分别被视为一全栅极(gate-all-around，GAA)晶体管结构，但并不以此为限。在一些实施例中，栅极结构GS可包括一栅极介电层56以及一栅极材料层58，但并不以此为限。在栅极结构GS的第一部分S1中，栅极介电层56可设置于栅极材料层58与各第一半导体片14P之间，而在栅极结构GS的第二部分S2中，栅极介电层56可设置于栅极材料层58与各第二半导体片16P之间。
在一些实施例中，第一晶体管T1的第一源极/漏极结构34P的至少一部分可在第一方向D1上设置于基底10与第二晶体管T2的第二源极/漏极结构44P之间，而半导体装置101可还包括一介电层42在第一方向D1上设置于第一源极/漏极结构34P与第二源极/漏极结构44P之间，但并不以此为限。在一些实施例中，在第一方向D1上至少部分重叠的第一源极/漏极结构34P与第二源极/漏极结构44P可通过连接结构(未绘示)彼此电连接，或者第一源极/漏极结构34P可具有未与第二源极/漏极结构44P重叠的区域以在其上形成对应的接触结构(未绘示)，但并不以此为限。
在一些实施例中，半导体装置101可还包括一间隙壁28、一间隙壁32、一蚀刻停止层52以及一介电层54。间隙壁32可设置于栅极结构GS的较下方部分(例如上述的第一部分S1与一部分的第二部分S2)的侧壁上，而间隙壁28可设置于栅极结构GS的较上方部分的侧壁上。因此，在一些实施例中，间隙壁32的一部分可于第二方向D2上设置于栅极结构GS与第一源极/漏极结构34P之间，而间隙壁32的另一部分可于第二方向D2上设置于栅极结构GS与第二源极/漏极结构44P之间。此外，蚀刻停止层52可设置于间隙壁28的侧壁上以及第二源极/漏极结构44P上，而介电层54可设置于蚀刻停止层52上。
在一些实施例中，半导体装置101可包括多个第一晶体管T1以及多个第二晶体管T2，多个第一晶体管T1可沿第二方向D2排列设置，且相邻的第一晶体管T1可共用一个第一源极/漏极结构34P，而多个第二晶体管T2可沿第二方向D2排列设置，且相邻的第二晶体管T2可共用一个第二源极/漏极结构44P，但并不以此为限。通过于第一方向D1上堆叠设置第一晶体管T1与第二晶体管T2并使第一晶体管T1与第二晶体管T2共用栅极结构GS，可缩小半导体装置101所占面积，对于提升相关产品中的晶体管密度有正面帮助。
在一些实施例中，基底10可包括半导体基底例如硅基底、外延硅基底、硅锗基底、碳化硅基底或绝缘层覆硅(silicon-on-insulator，SOI)基底，但并不以此为限。第一半导体片14P与第二半导体片16P可分别包括半导体材料例如硅、硅锗或其他适合的半导体材料。在一些实施例中，第一掺杂层14A与第二掺杂层14B可分别为对同一种半导体材料掺杂不同导电型态的掺杂物而形成，而第三掺杂层16A与第四掺杂层16B可分别为对同一种半导体材料掺杂不同导电型态的掺杂物而形成，但并不以此为限。在一些实施例中，第一掺杂层14A与第二掺杂层14B也可分别为不同的半导体材料且具有不同导电型态的掺杂物，而第三掺杂层16A与第四掺杂层16B也可分别为不同的半导体材料且具有不同导电型态的掺杂物。
第一源极/漏极结构34P与第二源极/漏极结构44P可分别包括外延材料例如外延硅、外延硅锗(SiGe)、外延磷化硅(SiP)或其他适合的外延材料。间隙壁28与间隙壁32可分别包括单层或多层的绝缘材料，例如氧化硅、氮化硅、氮氧化硅或其他适合的绝缘材料。介电层42、蚀刻停止层52以及介电层54可分别包括氧化硅、氮化硅、氮氧化硅、低介电常数(low-k)介电材料或其他适合的介电材料。栅极介电层56可包括高介电常数(high-k)介电材料或其他适合的介电材料。上述的high-k介电材料可包括氧化铪(hafnium oxide，HfOX)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO4)、硅酸铪氮氧化合物(hafniumsilicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al2O3)、氧化钽(tantalum oxide，Ta2O5)、氧化锆(zirconium oxide，ZrO2)或其他适合的高介电常数材料。栅极材料层58可包括非金属导电材料(例如经掺杂的多晶硅)或金属导电材料，例如由功函数层以及低电阻层所堆叠而成的金属栅极结构，但并不以此为限。上述的功函数层可包括氮化钛(titaniumnitride，TiN)、碳化钛(titanium carbide，TiC)、氮化钽(tantalum nitride，TaN)、碳化钽(tantalum carbide，TaC)、碳化钨(tungsten carbide，WC)、三铝化钛(titanium tri-aluminide，TiAl3)、氮化铝钛(aluminum titanium nitride，TiAlN)或其他适合的导电功函数材料，而上述的低电阻层可包括例如钨、铝、铜、铝化钛、钛或其他适合的电阻率相对较低的材料。
请参阅图1以及图4至图6。图4所绘示为本实施例的第一半导体片14P或第二半导体片16P在操作状态下的示意图，图5所绘示为本发明另一实施例的半导体片在操作状态下的示意图，而图6所绘示为本发明又一实施例的半导体片在操作状态下的示意图。如图1与图4所示，栅极结构GS可在第一方向D1以及第三方向D3上围绕各第一半导体片14P与各第二半导体片16P，而在第一晶体管T1与第二晶体管T2在进行操作时，通过各第一半导体片14P中的第一掺杂层14A与第二掺杂层14B具有不同的导电型态且各第二半导体片16P中的第三掺杂层16A与第四掺杂层16B具有不同的导电型态，可使各第一半导体片14P与各第二半导体片16P分别达到完全空乏(full depletion)的状态，并可于各第一半导体片14P与各第二半导体片16P中形成一第一空乏区DR1以及被第一空乏区DR1围绕的一第二空乏区DR2，其中第一空乏区DR1可被视为由栅极结构GS所引发的空乏区，而第二空乏区DR2则可被视为由第二掺杂层14B以及第四掺杂层16B所引发的空乏区。通过达到完全空乏的状态且利用上述的第二空乏区DR2改变电场分布状况，可降低载流子散射率(scattering rate)而使得载流子迁移率(carrier mobility)提升、改善通道区中间的漏电流状况且降低空乏区的电容，进而可改善第一晶体管T1与第二晶体管T2的电性表现。举例来说，漏极电流的变异、次临界摆幅(subthreshold swing，SS)随温度变化下的变异状况以及击穿电压(breakdownvoltage)等可因此获得改善或/及提升，但并不以此为限。
相对来说，若半导体片仅由单一种掺杂层构成时，则无法达到上述的效果。举例来说，如图5所示，当半导体片仅由单一掺杂层(例如第一掺杂层14A或第三掺杂层16A)构成且厚度相对较薄(例如小于10纳米)时，虽然仍能形成完全空乏的状态，但由于仅具有由栅极结构GS所引发的第一空乏区DR1，故容易使得载流子散射率增加而导致载流子迁移率下降。此外，如图6所示，当半导体片仅由单一掺杂层(例如第一掺杂层14A或第三掺杂层16A)构成且厚度相对较厚时，虽然可使载流子散射率降低而提升载流子迁移率，但仅能达到部分空乏的状况，且被第一空乏区DR1围绕的中间通道区部分容易产生漏电流而影响整体的电性表现。
请参阅图1以及图7至图15。图7至图15所绘示为本实施例的半导体装置的制作方法示意图，其中图8绘示了图7之后的状况示意图，图9绘示了图8之后的状况示意图，图10绘示了图9之后的状况示意图，图11绘示了图10之后的状况示意图，图12绘示了图11之后的状况示意图，图13绘示了图12之后的状况示意图，图14绘示了图13之后的状况示意图，图15绘示了图14之后的状况示意图，而图1可被视为绘示了图15之后的状况示意图。如图1所示，本实施例的半导体装置101的制作方法可包括下列步骤。首先，提供基底10，并在基底10上形成第一晶体管T1与第二晶体管T2。第一晶体管T1包括多个第一半导体片14P以及两个第一源极/漏极结构34P。多个第一半导体片14P于垂直方向(例如第一方向D1)上堆叠设置且彼此互相分离。各第一半导体片14P包括两个第一掺杂层14A以及一个第二掺杂层14B于第一方向D1上设置于两个第一掺杂层14A之间。第二掺杂层14B的导电型态与各第一掺杂层14A的导电型态互补。两个第一源极/漏极结构34P分别设置于各第一半导体片14P于一水平方向(例如第二方向D2)上的两相对侧，且两个第一源极/漏极结构34P与多个第一半导体片14P相连接。第二晶体管T2包括多个第二半导体片16P以及两个第二源极/漏极结构44P。多个第二半导体片16P可于第一方向D1上堆叠设置且彼此互相分离，且各第二半导体片16P可包括两个第三掺杂层16A以及一个第四掺杂层16B于第一方向D1上设置于两个第三掺杂层16A之间。两个第二源极/漏极结构44P可分别设置于各第二半导体片16P于第二方向D2上的两相对侧，且两个第二源极/漏极结构44P可与多个第二半导体片16P相连接。
进一步说明，本实施例的半导体装置101的制作方法可包括但并不限于下列步骤。首先，如图7所示，在基底10上形成一堆叠结构FS，且堆叠结构FS包括多个第一半导体堆叠结构14、多个第二半导体堆叠结构16以及一牺牲材料12。各第一半导体堆叠结构14可包括两个第一掺杂层14A以及一个第二掺杂层14B于第一方向D1上夹设于两个第一掺杂层14A之间，而各第二半导体堆叠结构16可包括两个第三掺杂层16A以及一个第四掺杂层16B于第一方向D1上夹设于两个第三掺杂层16A之间。多个第一半导体堆叠结构14可于第一方向D1上互相堆叠设置，多个第二半导体堆叠结构16可设置于多个第一半导体堆叠结构14之上且可于第一方向D1上互相堆叠设置，而牺牲材料12可部分设置于多个第一半导体堆叠结构14之间、部分设置于多个第二半导体堆叠结构16之间且部分设置于多个第一半导体堆叠结构14与多个第二半导体堆叠结构16之间。换句话说，牺牲材料12与第一半导体堆叠结构14可于堆叠结构FS中的下部交替堆叠设置，而牺牲材料12与第二半导体堆叠结构16可于堆叠结构FS中的上部交替堆叠设置，但并不以此为限。
在一些实施例中，牺牲材料12的材料组成可不同于第一半导体堆叠结构14与第二半导体堆叠结构16的材料组成，由此形成所需的蚀刻选择比。举例来说，在一些实施例中，第一半导体堆叠结构14与第二半导体堆叠结构16的材料可为硅半导体材料，而牺牲材料12的材料可为硅锗(SiGe)，由此构成超晶格(superlattice)外延结构，但并不以此为限。在一些实施例中，也可视设计需要使用其他不同的材料搭配组合来形成堆叠结构FS。此外，各第一半导体堆叠结构14中的第一掺杂层14A与第二掺杂层14B以及各第二半导体堆叠结构16中的第三掺杂层16A与第四掺杂层16B可通过对半导体材料进行不同的掺杂制作工艺而形成，但并不以此为限。在一些实施例中，第一掺杂层14A、第二掺杂层14B、第三掺杂层16A或/及第四掺杂层16B也可视设计需要以其他适合的制作方法形成，例如可利用在成膜制作工艺时进行原位掺杂(in-situ doping)而直接形成上述的各掺杂层。此外，在一些实施例中，可先于基底10上全面性地形成互相堆叠的牺牲材料12、第一半导体堆叠结构14与第二半导体堆叠结构16，然后再对牺牲材料12、第一半导体堆叠结构14与第二半导体堆叠结构16进行图案化制作工艺而形成多个互相分离的堆叠结构FS，但并不以此为限。
然后，如图7至图9所示，可于堆叠结构FS上形成一虚置栅极结构20，且虚置栅极结构20可跨设于堆叠结构FS在第三方向D3上的相对两侧。在一些实施例中，虚置栅极结构20可包括一介电层22、一虚置栅极材料24以及一栅极盖层26，介电层22可包括氧化物或其他适合的介电材料，虚置栅极材料24可包括多晶硅、非晶硅或其他适合的材料，而栅极盖层26可包括氮化物、氮氧化物或其他适合的绝缘材料，但并不以此为限。在一些实施例中，可于基底10上形成多个堆叠结构FS，各堆叠结构FS可大体上沿第二方向D2延伸，而相邻的堆叠结构FS之间的基底10中可设置有隔离结构18，但并不以此为限。隔离结构18可包括单层或多层的绝缘材料例如氧化物绝缘材料(例如氧化硅)或其他适合的绝缘材料。在一些实施例中，堆叠结构FS可被视为沿第二方向D2延伸的鳍状结构，而虚置栅极结构20可沿与第二方向D2大体上正交的第三方向D3上延伸而跨设于多个堆叠结构FS上，但并不以此为限。
然后，如图9与图10所示，可于虚置栅极结构20的侧壁上形成间隙壁28，并以虚置栅极结构20以及间隙壁28为掩模对堆叠结构FS进行一图案化制作工艺91。在一些实施例中，图案化制作工艺91可包括蚀刻制作工艺或其他适合的图案化方法。各第一半导体堆叠结构14可被图案化制作工艺91图案化而成为多个第一半导体片14P，且各第二半导体堆叠结构16可被图案化制作工艺91图案化而成为多个第二半导体片16P。在一些实施例中，由于可利用虚置栅极结构20以及间隙壁28当作掩模进行图案化制作工艺91，故形成的各第一半导体片14P与各第二半导体片16P于第一方向D1上的投影形状或/及投影面积可大体上相同，但并不以此为限。值得说明的是，本实施例的第一半导体片14P与第二半导体片16P的形成方法可包括但并不限于上述图7至图10所示的步骤。在一些实施例中，也可视制作工艺或/及设计需要以其他适合的方法形成第一半导体片14P与第二半导体片16P。
接着，如图10至图11所示，可对牺牲材料12进行一掘入(recessing)制作工艺，用以使牺牲材料12于第二方向D2上的长度变短而进一步暴露出各第一半导体片14P的一部分与各第二半导体片16P的一部分。上述的掘入制作工艺可包括对牺牲材料12、第一半导体片14P以及第二半导体片16P具有高蚀刻选择比的蚀刻制作工艺，由此降低对于第一半导体片14P以及第二半导体片16P的负面影响，但并不以此为限。然后，如图11至图12所示，可于牺牲材料12的侧壁上形成间隙壁32，并于间隙壁32形成之后在基底10上形成第一外延材料34。在一些实施例中，可自基底10、各第一半导体片14P的边缘或/及各第二半导体片16P的边缘进行外延成长制作工艺而形成第一外延材料34，故第一外延材料34可与各第一半导体片14P以及各第二半导体片16P相连，但并不以此为限。然后，如图12至图13所示，可对第一外延材料34进行一掘入制作工艺92，用以移除第一外延材料34的一部分并部分暴露出各第二半导体片16P的侧边且以保留于基底10上的第一外延材料34形成多个第一源极/漏极结构34P。换句话说，第一外延材料34的至少一部分可被掘入制作工艺92蚀刻而成为多个第一源极/漏极结构34P，但并不以此为限。值得说明的是，本实施例的第一源极/漏极结构34P的形成方法可包括但并不限于上述图12至图13所示的步骤。在一些实施例中，也可视制作工艺或/及设计需要以其他适合的方法形成第一源极/漏极结构34P，例如可控制第一外延材料34的形成大小以直接形成第一源极/漏极结构34P而无需进行上述的掘入制作工艺92，但并不以此为限。
然后，如图14所示，可于第一源极/漏极结构34P上形成介电层42，并于介电层42上形成第二源极/漏极结构44P。在一些实施例中，可自各第二半导体片16P被暴露出的边缘进行外延成长制作工艺而形成第二外延材料44，故第二外延材料44可与各第二半导体片16P直接相连，而利用控制第二外延材料44的形成状况(例如控制形成第二外延材料44的制作工艺时间)则可于各第二半导体片16P于第二方向D2上的相对两端形成所需的第二源极/漏极结构44P。在一些实施例中，也可将部分的第二源极/漏极结构44P移除，用以使第一源极/漏极结构34P的一部分在第一方向D1上未与第二源极/漏极结构44P重叠，由此形成对应第一源极/漏极结构34P的接触结构的所需空间，但并不以此为限。此外，本实施例的第二源极/漏极结构44P的形成方法可包括但并不限于上述图13与图14所示的步骤。在一些实施例中，也可视制作工艺或/及设计需要以其他适合的方法形成第二源极/漏极结构44P。
如图14、图15以及图1所示，在一些实施例中，可通过以栅极介电层56以及栅极材料层58取代虚置栅极结构20以及牺牲材料12而形成栅极结构GS。进一步说明，如图14至图15所示，在第二源极/漏极结构44P形成之后，可形成蚀刻停止层52与介电层54，并利用一平坦化制作工艺移除栅极盖层26、部分的介电层54以及部分的蚀刻停止层52，用以暴露出虚置栅极结构20。上述的平坦化制作工艺可包括化学机械研磨(chemical mechanicalpolishing，CMP)制作工艺、回蚀刻制作工艺或其他适合的平坦化方法。在上述的平坦化制作工艺之后，可将暴露出的虚置栅极结构20以及牺牲材料12移除而形成沟槽TR。沟槽TR可在水平方向上被间隙壁28以及间隙壁32围绕，且各第一半导体片14P与各第二半导体片16P可部分位于沟槽TR中。之后，如图15与图1所示，可依序形成栅极介电层56以及栅极材料层58，且栅极介电层56以及栅极材料层58可部分填入沟槽TR中。在一些实施例中，可利用另一个平坦化制作工艺将沟槽TR以外的栅极介电层56以及栅极材料层58移除而于沟槽TR中形成栅极结构GS。本实施例的栅极结构GS的形成方法可包括但并不限于上述图14、图15以及图1所示的步骤。在一些实施例中，也可视制作工艺或/及设计需要以其他适合的方法形成栅极结构GS。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图16。图16所绘示为本发明第二实施例的半导体装置102的示意图。如图16所示，在半导体装置102中，第一晶体管T1与第二晶体管T2可设置于同一平面上而未于第一方向D1上互相重叠。在此状况下，第一晶体管T1可包括一第一栅极结构GS1，而第二晶体管T2可包括一第二栅极结构GS2。第一栅极结构GS1可围绕各第一半导体片14P，而两个第一源极/漏极结构34P可分别设置于第一栅极结构GS1在水平方向(例如第二方向D2)上的两相对侧。第二栅极结构GS2可围绕各第二半导体片16P，而两个第二源极/漏极结构44P可分别设置于第二栅极结构GS2在水平方向(例如第二方向D2)上的两相对侧。在一些实施例中，第一栅极结构GS1与第二栅极结构GS2可彼此互相分离，但并不以此为限。在一些实施例中，第一晶体管T1与第二晶体管T2可于第三方向D3上相邻设置，而第一栅极结构GS1与第二栅极结构GS2可为同一个沿第三方向D3延伸的栅极结构中的不同部分，而第一栅极结构GS1与第二栅极结构GS2可因此互相电连接，但并不以此为限。此外，第一栅极结构GS1可包括一第一栅极材料层58A，第二栅极结构GS2可包括一第二栅极材料层58B，且第一栅极材料层58A与第二栅极材料层58B的材料组成可与上述第一实施例中的栅极材料层的材料组成相似，但并不以此为限。在一些实施例中，第一栅极材料层58A的材料组成可视设计需要而与第二栅极材料层58B的材料组成相同或不同。举例来说，当第一晶体管T1与第二晶体管T2分别为不同型态的晶体管时(例如分别为n型晶体管与p型晶体管时)，第一栅极材料层58A与第二栅极材料层58B可分别具有不同的功函数层，用以符合不同型态晶体管的需求，但并不以此为限。
请参阅图16至图22。图17至图22所绘示为本发明第二实施例的半导体装置102的制作方法示意图，其中图18绘示了图17之后的状况示意图，图19绘示了图18之后的状况示意图，图20绘示了图19之后的状况示意图，图21绘示了图20之后的状况示意图，图22绘示了图21之后的状况示意图，而图16可被视为绘示了图22之后的状况示意图。本实施例的半导体装置102的制作方法可包括但并不限于下列步骤。首先，如图17所示，在基底10上形成一第一堆叠结构FS1，而第一堆叠结构FS1可包括多个第一半导体堆叠结构14以及牺牲材料12。各第一半导体堆叠结构14可包括两个第一掺杂层14A以及一个第二掺杂层14B于第一方向D1上夹设于两个第一掺杂层14A之间。多个第一半导体堆叠结构14可于第一方向D1上互相堆叠设置，而牺牲材料12可设置于多个第一半导体堆叠结构14之间以及第一半导体堆叠结构14与基底10之间。在一些实施例中，第一堆叠结构FS1可被视为沿水平方向(例如第二方向D2)延伸的鳍状结构，但并不以此为限。
然后，如图17至图18所示，可于第一堆叠结构FS1上形成一第一图案化掩模层82，并以第一图案化掩模层82为掩模对第一堆叠结构FS1进行一蚀刻制作工艺而将未被第一图案化掩模层82覆盖的第一堆叠结构FS1移除。在移除部分的第一堆叠结构FS1之后，可形成一第二图案化掩模层84覆盖第一堆叠结构FS1、第一图案化掩模层82以及基底10。此外，第二图案化掩模层84可具有一开口OP，用以暴露出基底10的一部分。然后，如图18至图19所示，可自被开口OP暴露出的基底10上形成一第二堆叠结构FS2，而第二堆叠结构FS2可包括多个第二半导体堆叠结构16以及牺牲材料12。各第二半导体堆叠结构16可包括两个第三掺杂层16A以及一个第四掺杂层16B于第一方向D1上夹设于两个第三掺杂层16A之间。多个第二半导体堆叠结构16可于第一方向D1上互相堆叠设置，而牺牲材料12可设置于多个第二半导体堆叠结构16之间以及第二半导体堆叠结构16与基底10之间。在一些实施例中，第二堆叠结构FS2可再被图案化而成为沿水平方向(例如但并不限于第二方向D2)上延伸的鳍状结构，但并不以此为限。
如图19至图20所示，可将第一图案化掩模层82与第二图案化掩模层84移除，并于第一堆叠结构FS1与第二堆叠结构FS2上分别形成虚置栅极结构20与间隙壁28。然后，如图20至图21所示，以虚置栅极结构20以及间隙壁28为掩模对第一堆叠结构FS1以及第二堆叠结构FS2进行图案化制作工艺而分别形成第一半导体片14P与第二半导体片16P。此外，在第一半导体片14P与第二半导体片16P形成之后，可对牺牲材料12进行掘入制作工艺，用以使牺牲材料12于水平方向上的长度变短而进一步暴露出各第一半导体片14P的一部分与各第二半导体片16P的一部分。之后，如图21至图22所示，可于牺牲材料12的侧壁上形成间隙壁32，并于间隙壁32形成之后形成第一源极/漏极结构34P与第二源极/漏极结构44P。在一些实施例中，第一源极/漏极结构34P与第二源极/漏极结构44P可分别由不同的制作工艺(例如外延成长制作工艺)形成，但并不以此为限。
之后，如图22与图16所示，可形成蚀刻停止层52与介电层54，并以栅极介电层56以及第一栅极材料层58A取代对应第一半导体片14P的虚置栅极结构20以及牺牲材料12而形成第一栅极结构GS1，且以栅极介电层56以及第二栅极材料层58B取代对应第二半导体片16P的虚置栅极结构20以及牺牲材料12而形成第二栅极结构GS2。换句话说，第一栅极结构GS1与第二栅极结构GS2可分别利用取代栅极制作工艺形成，而此制作方法可与上述第一实施例中形成栅极结构的方法相似，但并不以此为限。
值得说明的是，在本发明中，在水平方向上相邻设置且互相分离的第一晶体管T1与第二晶体管T2的制作方法并不以上述图16至图22的步骤为限而可视设计需要以其他适合的方式形成第一晶体管T1与第二晶体管T2。举例来说，在一些实施例中，可于基底10上形成由多个第一半导体堆叠结构14与多个第二半导体堆叠结构16在第一方向D1上交替堆叠设置的堆叠结构，而在利用虚置栅极结构20以及间隙壁28对此堆叠结构进行图案化之后，可对对应第一晶体管T1的区域以及对应第二晶体管T2的区域分别进行不同的取代栅极制作工艺，用以将对应第一晶体管T1的区域中的第二半导体片16P移除并将对应第二晶体管T2的区域中的第一半导体片14P移除而分别形成包括第一半导体片14P的第一晶体管以及包括第二半导体片16P的第二晶体管。此外，在以此制作方法形成的半导体装置中，多个第一半导体片14P于第一方向D1上的位置可与多个第二半导体片16P于第一方向D1上的位置可彼此错位设置，但并不以此为限。
综上所述，在本发明的半导体装置以及其制作方法中，各半导体片可由在两个相同导电型态的掺杂层之间夹设不同导电型态的另一掺杂层而形成，由此可调整包括有此半导体片的晶体管在操作时于通道区空乏状况或/及电场分布，进而达到提升半导体装置电性表现的效果。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体装置，其特征在于，包括：
基底；以及
第一晶体管，设置于该基底上，该第一晶体管包括：
多个第一半导体片，在垂直方向上堆叠设置且彼此互相分离，其中各该第一半导体片包括：
两个第一掺杂层；以及
第二掺杂层，在该垂直方向上设置于该两个第一掺杂层之间，其中该第二掺杂层的导电型态与各该第一掺杂层的导电型态互补；以及
两个第一源极/漏极结构分别设置于各该第一半导体片在水平方向上的两相对侧，其中该两个第一源极/漏极结构与该多个第一半导体片相连接。
2.如权利要求1所述的半导体装置，其中各该第一源极/漏极结构的导电型态与各该第一掺杂层的该导电型态相同。
3.如权利要求2所述的半导体装置，其中各该第一源极/漏极结构的掺杂物浓度是以宽容度为±10％的状况下大体上等于各该第一掺杂层的掺杂物浓度。
4.如权利要求1所述的半导体装置，其中各该第一源极/漏极结构与各该第一半导体片的该两个第一掺杂层以及该第二掺杂层直接连接。
5.如权利要求1所述的半导体装置，其中各该第二掺杂层的厚度小于或等于各该第一掺杂层的厚度。
6.如权利要求1所述的半导体装置，其中各该第一半导体片中的该第二掺杂层与该两个第一掺杂层直接连接。
7.如权利要求1所述的半导体装置，其中该第一晶体管还包括：
第一栅极结构，围绕各该第一半导体片，其中该两个第一源极/漏极结构分别设置于该第一栅极结构在该水平方向上的两相对侧。
8.如权利要求1所述的半导体装置，还包括：
第二晶体管，设置于该基底上，该第二晶体管包括：
多个第二半导体片，在该垂直方向上堆叠设置且彼此互相分离，其中各该第二半导体片包括：
两个第三掺杂层；以及
第四掺杂层，在该垂直方向上设置于该两个第三掺杂层之间，其中该第四掺杂层的导电型态与各该第三掺杂层的导电型态互补，且各该第四掺杂层的该导电型态与各该第一掺杂层的该导电型态相同；以及
两个第二源极/漏极结构，分别设置于各该第二半导体片于该水平方向上的两相对侧，其中该两个第二源极/漏极结构与该多个第二半导体片相连接。
9.如权利要求8所述的半导体装置，其中各该第二源极/漏极结构的导电型态与各该第三掺杂层的该导电型态相同。
10.如权利要求9所述的半导体装置，其中各该第二源极/漏极结构的掺杂物浓度是以宽容度为±10％的状况下大体上等于各该第三掺杂层的掺杂物浓度。
11.如权利要求8所述的半导体装置，其中各该第二源极/漏极结构与各该第二半导体片的该两个第三掺杂层以及该第四掺杂层直接连接。
12.如权利要求8所述的半导体装置，其中各该第四掺杂层的厚度小于或等于各该第三掺杂层的厚度。
13.如权利要求8所述的半导体装置，各该第二半导体片中的该第四掺杂层与该两个第三掺杂层直接连接。
14.如权利要求8所述的半导体装置，其中该多个第一半导体片在该垂直方向上设置于该基底与该多个第二半导体片之间。
15.如权利要求14所述的半导体装置，其中该第一晶体管还包括栅极结构的第一部分，该第一部分围绕各该第一半导体片，该第二晶体管还包括该栅极结构的第二部分，且该第二部分围绕各该第二半导体片，其中该栅极结构的该第一部分与该第二部分直接相连，且该栅极结构的该第一部分于该垂直方向上设置于该基底与该栅极结构的该第二部分之间。
16.如权利要求14所述的半导体装置，其中各该第一源极/漏极结构的至少一部分于该垂直方向上设置于该基底与该两个第二源极/漏极结构中的一个之间。
17.如权利要求8所述的半导体装置，其中该第二晶体管还包括：
第二栅极结构，围绕各该第二半导体片，其中该两个第二源极/漏极结构分别设置于该第二栅极结构在该水平方向上的两相对侧。
18.如权利要求1所述的半导体装置，其中各该第一半导体片的厚度介于5纳米至100纳米之间。
19.如权利要求1所述的半导体装置，其中该第一晶体管为无接面晶体管。
20.如权利要求1所述的半导体装置，其中该第一晶体管为n型晶体管，各该第一掺杂层为n型掺杂半导体层，且各该第二掺杂层为p型掺杂半导体层。
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