CN116130405A - 绝缘体上半导体结构及其制造方法 - Google Patents

绝缘体上半导体结构及其制造方法 Download PDF

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CN116130405A CN202111343330.7A CN202111343330A CN116130405A CN 116130405 A CN116130405 A CN 116130405A CN 202111343330 A CN202111343330 A CN 202111343330A CN 116130405 A CN116130405 A CN 116130405A
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Abstract

本发明涉及一种绝缘体上半导体结构及其制造方法，所述制造方法包括：获取晶圆；所述晶圆包括衬底和衬底上的绝缘层；对所述绝缘层进行图案化处理，形成相互连通并将所述衬底露出的沟槽阵列，所述沟槽阵列将所述绝缘层分割为多个块状结构；在所述衬底和绝缘层上形成外延层，所述外延层覆盖所述衬底和所述半导体层。本发明通过沟槽阵列将绝缘层分割为多个块状结构，可以减小绝缘层对衬底的应力。并且外延层与衬底连接在一起，可以进一步减小晶圆的应力，还可以将衬底电位从晶圆上表面引出。

Description

绝缘体上半导体结构及其制造方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种绝缘体上半导体结构，还涉及一种绝缘体上半导体结构的制造方法。
背景技术
SOI(Silicon on Insulator)指绝缘体上硅技术。SOI工艺技术是一种全介质隔离技术，其将器件做在顶层硅膜上，顶层硅膜和衬底之间有一层氧化层作为隔离。该技术彻底消除了传统体硅工艺的闩锁效应，寄生电容小，具有高速、低功耗、高集成度以及高可靠性等优点。因此，SOI衬底越来越广泛的应用在集成电路工艺中，其体内埋氧层(BOX)的存在使工艺可靠性得到大大的提升。
然而，随着集成器件的耐压的提升，需要埋氧层厚度和埋氧层上的顶层硅厚度相应地增厚，这样会引来埋氧层、顶层硅以及顶层硅在深槽(deep trench)刻蚀工艺时的应力损伤。
发明内容
基于此，有必要提供一种晶圆的应力较小的绝缘体上半导体结构的制造方法。
一种绝缘体上半导体结构的制造方法，包括：获取晶圆；所述晶圆包括衬底和衬底上的绝缘层；对所述绝缘层进行图案化处理，形成相互连通并将所述衬底露出的沟槽阵列，所述沟槽阵列将所述绝缘层分割为多个块状结构；在所述衬底和绝缘层上形成外延层，所述外延层覆盖所述衬底和所述半导体层。
上述绝缘体上半导体结构的制造方法，通过沟槽阵列将绝缘层分割为多个块状结构，可以减小绝缘层对衬底的应力。并且外延层通过沟槽阵列与衬底连接在一起(而不是被绝缘层完全隔离)，可以进一步减小晶圆的应力。
在其中一个实施例中，获取的晶圆还包括所述绝缘层上的半导体层；所述对所述绝缘层进行图案化处理的步骤包括对所述绝缘层和半导体层进行图案化处理，所述沟槽阵列将所述半导体层和绝缘层分割为多个块状结构；所述在所述衬底和绝缘层上形成外延层的步骤包括在所述衬底和半导体层上外延形成外延层，所述外延层将所述衬底和所述半导体层直接连接。
在其中一个实施例中，所述衬底、半导体层及外延层的材料均包括硅。
在其中一个实施例中，所述绝缘体上半导体结构是绝缘体上硅结构。
在其中一个实施例中，所述绝缘层为埋氧层。
在其中一个实施例中，所述埋氧层的材料包括硅氧化物。
在其中一个实施例中，所述对所述绝缘层和半导体层进行图案化处理的步骤包括：在所述半导体层上光刻，并刻蚀半导体层和绝缘层。
在其中一个实施例中，所述在所述衬底和半导体层上外延形成外延层的步骤之后，还包括对所述外延层的上表面进行平坦化处理的步骤。
在其中一个实施例中，所述对所述外延层的上表面进行平坦化处理的步骤之后，还包括在各所述块状结构的绝缘层上形成半导体元器件的步骤。
还有必要提供一种绝缘体上半导体结构。
一种绝缘体上半导体结构，包括：衬底；多个绝缘块，设于所述衬底上；半导体材料层，设于各所述绝缘块上，并通过各所述绝缘块之间的空隙直接连接所述衬底；其中，各绝缘块上用于形成半导体元器件。
上述绝缘体上半导体结构，绝缘层为多个相互分隔的小块，可以减小绝缘层对衬底的应力。并且半导体材料层与衬底连接在一起，可以进一步减小晶圆的应力。
在其中一个实施例中，所述半导体材料层包括：半导体层，包括一一对应设置于各所述绝缘块上的多个块状结构；外延层，设于所述半导体层的各块状结构上，并通过各所述绝缘块之间的空隙直接连接所述衬底。
在其中一个实施例中，所述衬底、半导体层及外延层的材料均包括硅。
在其中一个实施例中，所述绝缘体上半导体结构是绝缘体上硅结构。
在其中一个实施例中，所述绝缘层为埋氧层。
在其中一个实施例中，所述埋氧层的材料包括硅氧化物。
在其中一个实施例中，各所述绝缘块的厚度大于3微米，所述半导体层和外延层的总厚度大于15微米。
在其中一个实施例中，各所述绝缘块的横截面形状为长方形、正方形、梯形、椭圆形或不规则形状。
附图说明
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1是一实施例中绝缘体上半导体结构的制造方法的流程图；
图2a～图2d是采用图1所示的制造方法制造绝缘体上半导体结构的过程中半导体结构的剖面示意图；
图3是一实施例中绝缘层被沟槽阵列分割的俯视图；
图4是一实施例中绝缘体上半导体结构的立体示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
SOI结构由于埋氧层的存在，也存在相应的缺点，包括：1.埋氧层上下的硅层被埋氧层隔开，由于二氧化硅材料的散热能力极差，远不如硅材料的散热性能，导致散热不好，热量很容易在硅膜中积累，出现SOI自热效应“self-heating”；2.埋氧层上下的硅层无法直接短接接地；3.随着集成器件的耐压的提升，需要埋氧层厚度和埋氧层上的顶层硅厚度相应地增厚，这样会引来埋氧层、顶层硅以及顶层硅在深槽(deep trench)刻蚀工艺时的应力损伤。例如对于厚顶层硅的SOI wafer(晶圆)，在本身SOI外延生长时，以及后续集成电路加工工序(比如炉管工艺，深沟槽隔离DTI刻蚀、填充等)，会给晶圆带来很大的应力，使得晶圆翘曲，给制造过程中晶圆的在线流通带来问题，比如光刻对位；应力过大也会使膜层质量下降，带来很多缺陷，比如栅氧往往会GOI(栅氧化层完整性)/TDDB(经时绝缘击穿)失效。
采用本申请的技术方案，既能获得厚顶硅层SOI晶圆，又能够避免晶圆翘曲。本申请提供一种绝缘体上半导体结构的制造方法，包括下列步骤：
获取晶圆；所述晶圆包括衬底和衬底上的绝缘层；
对所述绝缘层进行图案化处理，形成相互连通并将所述衬底露出的沟槽阵列，所述沟槽阵列将所述绝缘层分割为多个块状结构；
在所述衬底和绝缘层上形成外延层，所述外延层覆盖所述衬底和所述半导体层。
图1是一实施例中绝缘体上半导体结构的制造方法的流程图，包括下列步骤：
S110，获取晶圆。
参见图2a，在本申请的一个实施例中，晶圆自下而上包括衬底10、绝缘层12和半导体层14。
在本申请的一个实施例中，衬底10和半导体层14可包括相同的或不同的半导体材料。该半导体材料可以是例如Si、Ge、SiGe、SiC、SiGeC和III/V化合物半导体的任何半导体材料。在本申请的一个实施例中，衬底10和半导体层14均由硅构成。在本申请的其它实施例中，衬底10和半导体层14也可以由硅锗构成。在本申请的一个实施例中，半导体层14是未掺杂的半导体材料，而衬底10可包括掺杂的或未掺杂的半导体材料。在本申请的一个实施例中，衬底10是包括例如电介质材料和/或导电材料的非半导体材料。
在衬底10和半导体层14包括半导体材料的实施例中，衬底10和半导体层14可具有相同或不同的晶向。例如，衬底10和/或半导体层14的晶向可以是{100}、{110}或{111}。除了特别提及的晶向之外，本申请中也可使用其它晶向。衬底10和/或半导体层14可以是单晶半导体材料、多晶材料或非晶材料。在本申请的一个实施例中，至少半导体层14是单晶半导体材料，例如单晶硅。在某些实施例中，半导体层14可被处理为包括具有不同晶向的半导体区域。
绝缘层12可以是结晶的或非结晶的氧化物或氮化物。在本申请的一个实施例中，绝缘层12是氧化物，例如二氧化硅。在本申请的一个实施例中，绝缘层12是埋氧层。
在本申请的一个实施例中，图2a所示的结构可通过被称为SIMOX(氧离子注入隔离)的工艺形成。在另一实施例中，图2a所示的结构可通过将两个半导体晶圆键合在一起的层转移工艺形成，其中一个晶圆包括绝缘层12，即氧化层。在又一实施例中，图2a所示的结构可通过在衬底10上沉积绝缘材料和半导体材料形成。在上述任一工艺中，可使用可选的减薄步骤将半导体层14减薄至所需的和预定的厚度值。该可选的减薄步骤可包括例如平坦化或蚀刻。
S120，对绝缘层和半导体层进行图案化处理，形成相互连通并将衬底露出的沟槽阵列。
图2b是本申请一实施例中形成了沟槽阵列13的半导体结构的剖面示意图，图3是本申请一实施例中绝缘层12被沟槽阵列13(图3中未标示)分割的俯视图，其中沟槽阵列13在图3中呈十字型。在整块晶圆中，沟槽阵列13将半导体层14和绝缘层12分割为多个块状结构。在平面上，沟槽阵列13中横向和纵向的沟槽相互连通，类似于棋盘形状。在图3所示的实施例中，沟槽阵列13分割出的块状结构为长方形；在其他实施例中，沟槽阵列13也可以为其他图案，例如部分或全部的沟槽可以不是直线型，绝缘层12和半导体层14的块状结构也可以是其他形状，例如梯形、椭圆形或不规则形状等。
在本申请的一个实施例中，可以在半导体层14上涂覆光刻胶，然后使用相应的光刻版对光刻胶曝光后进行显影，并刻蚀半导体层14和绝缘层12，得到沟槽阵列13，之后去除光刻胶，光刻胶在刻蚀过程中作为刻蚀阻挡层。在刻蚀工艺的能力和后续步骤S130填充沟槽阵列13的能力范围内，本申请对半导体层14的厚度和沟槽阵列13中各沟槽的宽度不做限定。
S130，在衬底和半导体层上形成外延层，外延层将衬底和半导体层直接连接。
参照图2c，通过外延工艺在衬底10和半导体层14上形成外延层16。半导体层14通过外延层16与衬底10直接连接。衬底10、绝缘层12、半导体层14和外延层16在本申请书中可合称为绝缘体上半导体结构。
在本申请的一个实施例中，步骤S130之后还可以对外延层16的上表面进行平坦化处理，得到如图2d所示的结构。在本申请的一个实施例中，平坦化处理可以采用化学机械抛光(CMP)。图4是一实施例中平坦化处理完成后绝缘体上半导体结构的立体示意图，为了更好地示出该结构，对图4中的部分结构进行了透明化处理。
上述绝缘体上半导体结构的制造方法，通过沟槽阵列13将绝缘层12分割为多个块状结构，可以减小绝缘层12对衬底10的应力。并且外延层16与衬底10连接在一起(而不是被绝缘层12完全隔离)，可以进一步减小晶圆的应力。由于外延层16与衬底10连接在一起，因此可以将衬底电位从晶圆上表面引出。
由于减小了晶圆的应力，因此上述绝缘体上半导体结构的制造方法可以用于制造厚顶硅层SOI晶圆，且得到的晶圆能够避免顶硅层和埋氧层过厚导致的晶圆翘曲。
在本申请的一个实施例中，得到图2d所示的结构之后，可以在各块状结构的绝缘层12上形成半导体元器件，例如各种金属氧化物半导体(MOS)结构或三极管等。
本申请相应提供一种绝缘体上半导体结构，其可以通过前述任一实施例的绝缘体上半导体结构的制造方法进行制造。参见图4，在本申请的一个实施例中，绝缘体上半导体结构包括衬底10，衬底10上的多个绝缘块12，以及设于各绝缘块12上、并通过各绝缘块12之间的空隙直接连接至下方的衬底10的半导体材料层。在图4所示的实施例中，半导体材料层包括半导体层14和外延层16。半导体层14包括一一对应设置于各绝缘块12上的多个块状结构(即每一个绝缘块12上设置一个半导体层14的块状结构，且半导体层14的块状结构的横截面与对应的绝缘块12的横截面相同)。外延层16设于各半导体层14上，并通过各绝缘块12之间的空隙直接连接下方的衬底10。各绝缘块12上用于形成半导体元器件，例如各种MOS结构或三极管等。
上述绝缘体上半导体结构，绝缘层12为多个相互分隔的小块，可以减小绝缘层12对衬底10的应力。并且半导体材料层与衬底10连接在一起(而不是被绝缘层12完全隔离)，可以进一步减小晶圆的应力，并且可以将衬底电位从晶圆上表面引出。
由于减小了晶圆的应力，因此上述绝缘体上半导体结构尤其适用于厚顶硅层SOI晶圆，采用上述绝缘体上半导体结构的晶圆能够避免顶硅层和埋氧层过厚导致的晶圆翘曲。具体地，对于埋氧层厚度大于3微米，埋氧层上的顶硅层的厚度大于15微米的SOI晶圆，容易产生晶圆翘曲。可以理解的，本申请同样适用于顶硅层和埋氧层为任意厚度的SOI结构。
在本申请的一个实施例中，绝缘层12和半导体层14的块状结构也可以是长方形之外的其他形状，例如梯形、椭圆形或不规则形状等。
在本申请的一个实施例中，衬底10和半导体层14可包括相同的或不同的半导体材料。该半导体材料可以是例如Si、Ge、SiGe、SiC、SiGeC和III/V化合物半导体的任何半导体材料。在本申请的一个实施例中，衬底10和半导体层14均由硅构成。在本申请的其它实施例中，衬底10和半导体层14也可以由硅锗构成。在本申请的一个实施例中，半导体层14是未掺杂的半导体材料，而衬底10可包括掺杂的或未掺杂的半导体材料。在本申请的一个实施例中，衬底10是包括例如电介质材料和/或导电材料的非半导体材料。
在衬底10和半导体层14包括半导体材料的实施例中，衬底10和半导体层14可具有相同或不同的晶向。例如，衬底10和/或半导体层14的晶向可以是{100}、{110}或{111}。除了特别提及的晶向之外，本申请中也可使用其它晶向。衬底10和/或半导体层14可以是单晶半导体材料、多晶材料或非晶材料。在本申请的一个实施例中，至少半导体层14是单晶半导体材料，例如单晶硅。在某些实施例中，半导体层14可被处理为包括具有不同晶向的半导体区域。
绝缘层12可以是结晶的或非结晶的氧化物或氮化物。在本申请的一个实施例中，绝缘层12是氧化物，例如二氧化硅。在本申请的一个实施例中，绝缘层12是埋氧层。
衬底10、绝缘层12、半导体层14和外延层16在本申请书中可合称为绝缘体上半导体结构。
应该理解的是，虽然本申请的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且本申请的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种绝缘体上半导体结构的制造方法，包括：
获取晶圆；所述晶圆包括衬底和衬底上的绝缘层；
对所述绝缘层进行图案化处理，形成相互连通并将所述衬底露出的沟槽阵列，所述沟槽阵列将所述绝缘层分割为多个块状结构；
在所述衬底和绝缘层上形成外延层，所述外延层覆盖所述衬底和所述半导体层。
2.根据权利要求1所述的绝缘体上半导体结构的制造方法，其特征在于，获取的晶圆还包括所述绝缘层上的半导体层；
所述对所述绝缘层进行图案化处理的步骤，包括对所述绝缘层和半导体层进行图案化处理，所述沟槽阵列将所述半导体层和绝缘层分割为多个块状结构；
所述在所述衬底和绝缘层上形成外延层的步骤包括在所述衬底和半导体层上外延形成外延层，所述外延层将所述衬底和所述半导体层直接连接。
3.根据权利要求2所述的绝缘体上半导体结构的制造方法，其特征在于，所述衬底、半导体层及外延层的材料均包括硅，所述绝缘体上半导体结构是绝缘体上硅结构。
4.根据权利要求1所述的绝缘体上半导体结构的制造方法，其特征在于，所述绝缘层为埋氧层。
5.根据权利要求2所述的绝缘体上半导体结构的制造方法，其特征在于，所述在所述衬底和半导体层上外延形成外延层的步骤之后，还包括对所述外延层的上表面进行平坦化处理的步骤。
6.根据权利要求5所述的绝缘体上半导体结构的制造方法，其特征在于，所述对所述外延层的上表面进行平坦化处理的步骤之后，还包括在各所述块状结构的绝缘层上形成半导体元器件的步骤。
7.一种绝缘体上半导体结构，其特征在于，包括：
衬底；
多个绝缘块，设于所述衬底上；
半导体材料层，设于各所述绝缘块上，并通过各所述绝缘块之间的空隙直接连接所述衬底；
其中，各绝缘块上用于形成半导体元器件。
8.根据权利要求7所述的绝缘体上半导体结构，其特征在于，所述半导体材料层包括：
半导体层，包括一一对应设置于各所述绝缘块上的块状结构；
外延层，设于所述半导体层的各块状结构上，并通过各所述绝缘块之间的空隙直接连接所述衬底。
9.根据权利要求8所述的绝缘体上半导体结构，其特征在于，各所述绝缘块的厚度大于3微米，所述半导体层和外延层的总厚度大于15微米。
10.根据权利要求7所述的绝缘体上半导体结构，其特征在于，各所述绝缘块的横截面形状为长方形、正方形、梯形、椭圆形或不规则形状。
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