JP2674570B2 - Ｓｏ１基板およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、貼り合わせ方式のＳＯ
Ｉ基板およびその製造方法に関し、特に、パワーＩＣに
有用なＳＯＩ基板およびその製造方法に関するものであ
る。

【０００２】

【従来の技術】シリコン基板の表面から裏面に電流経路
を有する高耐圧の縦型パワー素子と制御回路素子とをモ
ノリシックに集積化する場合、制御回路素子のみをＳＯ
Ｉ層上に形成することができるようにした部分ＳＯＩ基
板が用いられる。この種部分ＳＯＩ基板については、特
開平４−２９３５３号公報、特開平３−８２１３８号公
報により公知となっている。

【０００３】図１３は、特開平４−２９３５３号公報に
て開示されたＳＯＩ基板の製造方法（以下、第１の従来
例という）を示す工程順断面図である。まず、図１３
（ａ）に示すように、ｎ⁺ 型単結晶シリコン基板４の一
主面上にフォトリソグラフィ法により所定のパターンの
フォトレジストを形成し、これをマスクにイオンエッチ
法等により浅い段差を形成し、熱酸化または低温ＣＶＤ
等でＳｉＯ₂ の絶縁膜２を形成する。次に、図１３
（ｂ）に示すように、段差部の凸部になった絶縁膜２を
研削・研磨あるいはエッチングにより除去し、ｎ⁺ 型単
結晶シリコン基板４の露出表面と絶縁膜２の表面とを平
坦にする。

【０００４】以上のようにして得られた平坦面と、他の
ｎ^- 型単結晶シリコン基板１の一主面とを貼り合わせ、
熱処理を行い、強固に接合された一枚の複合基板を得る
〔図１３（ｃ）〕。次に、図１３（ｃ）のＹ−Ｙ面まで
ｎ^- 型単結晶シリコン基板１を研削・研磨して、シリコ
ン基板１を所望の厚さとするとともにその表面を平坦化
する。その後、その平坦化面に絶縁膜を形成しフォトエ
ッチング法により絶縁膜のパターンを形成し、これをマ
スクにアルカリエッチングを行って素子分離用の分離溝
を形成して、縦型パワー素子形成領域６と制御回路素子
形成領域７とを分離するとともに制御回路素子形成領域
７の単結晶シリコン基板１を単結晶シリコン島８に分割
する。

【０００５】次に、熱酸化または低温ＣＶＤ等によりｎ
^- 型単結晶シリコン基板１の表面全面にＳｉＯ₂ 等から
なる絶縁膜９を形成し、続いてＣＶＤ法により多結晶シ
リコン層１０を形成する。その後、研削・研磨あるいは
エッチングにより基板表面の多結晶シリコン層１０およ
び絶縁膜９を除去して、分離溝を絶縁膜９および多結晶
シリコン膜１０により埋め込み、素子形成領域間が絶縁
分離されたＳＯＩ基板を得る〔図１３（ｄ）〕。

【０００６】次に、図１４を参照して特開平３−８２１
３８号公報において提案された部分ＳＯＩ基板に関する
他の従来技術（以下、第２の従来例という）について説
明する。まず、図１４（ａ）に示すように、ｎ^- 型単結
晶シリコン基板１の一主面の所定の部分を選択酸化法に
より酸化してＬＯＣＯＳ酸化膜１１を形成する。次に、
図１４（ｂ）に示すように、シリコン基板１のＬＯＣＯ
Ｓ酸化膜１１の形成された面側にＣＶＤ法によりシリコ
ンをエピタキシャル成長させ、ｎ^- 型単結晶シリコン基
板１の一主面上のＬＯＣＯＳ酸化膜１１に覆われていな
い部分にｎ⁺ 型単結晶シリコン層１４を、ＬＯＣＯＳ酸
化膜１１上に多結晶シリコン層３を形成する。続いて、
メカノケミカル研磨法によりＸ−Ｘ面まで研磨し、ｎ⁺
型単結晶シリコン層１４と多結晶シリコン層３の表面を
同一表面上の平坦面とする。

【０００７】次に、図１４（ｃ）に示すように、前記ｎ
^- 型単結晶シリコン基板１の一主面に形成されたｎ⁺ 型
単結晶シリコン層１４と多結晶シリコン層３との平坦面
と、他のｎ⁺ 型単結晶シリコン基板４の一主面とを貼り
合わせ、熱処理を行い一枚の複合基板を得る。

【０００８】続いて、図１４（ｄ）に示すように、図１
４（ｃ）の Ｙ−Ｙ面までｎ^- 型単結晶シリコン基板１
を研削・研磨して平坦化表面を得る。その後、所定の位
置にｐ型不純物を高濃度に拡散してｐ⁺ 型拡散層を形成
することにより縦型パワー素子形成領域６と制御回路素
子形成領域７とを分離するとともに制御回路素子形成領
域７の単結晶シリコン基板１を単結晶シリコン島８に分
離する。

【０００９】

【発明が解決しようとする課題】上述した第１の従来例
では、ＳＯＩ基板の一方の貼り合わせ面に単結晶シリコ
ンとシリコン酸化膜（またはシリコン窒化膜）とが混在
しており、また、第２の従来例では、ＳＯＩ基板の一方
の貼り合わせ面に単結晶シリコンと多結晶シリコンとが
混在している。このような異質な物質が混在している面
を平坦化する場合、今日の研磨あるいはエッチング技術
では表面の段差を１００Å以下に抑えることは極めて困
難である。これは、研磨に際してそれぞれの材料が異な
る研磨速度を有するため、いずれか一方の材料の研磨面
が他方に対して研磨過多の傾向があるからである。その
ため、貼り合わせ面の平坦度が不足して接着面にボイド
（未接着領域）が発生してしまう。その結果、その後の
熱処理時にボイド部分に剥離が起こり、例えば縦型パワ
ー素子が機能し得なくなるという問題が起こる。

【００１０】剥離が発生しないまでも平坦性の不足は両
基板の接合性を低下させるため、両基板間の電気抵抗の
増大を招く。特に、縦型パワー素子形成領域の貼り合わ
せ界面は、ドレイン電流が横切る領域であるので、ここ
での抵抗増大は素子特性に大きな影響を与える。所望の
電気的特性の縦型パワー素子を得るためには貼り合わせ
界面およびその近傍領域での抵抗率は、第２の単結晶シ
リコン基板（支持基板）のそれと同程度であることが望
ましい。

【００１１】したがって、この発明の解決すべき課題
は、異質の物質が混在している貼り合わせ面の平坦性を
向上させることであり、このことにより、接合面にボイ
ドの発生がなく、接合面に垂直な方向の電気的抵抗の低
い、信頼性の高いＳＯＩ基板を提供しうるようにしよう
とするものである。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明によれば、第１の単結晶シリコン基板と第２
の単結晶シリコン基板とが貼り合わされ第１の単結晶シ
リコン基板がＳＯＩ層として薄く形成されているＳＯＩ
基板であって、前記第１の単結晶シリコン基板の貼り合
わせ面側表面には部分的に絶縁膜が埋め込まれ、かつ、
絶縁膜が埋め込まれた前記第１の単結晶シリコン基板の
貼り合わせ面側表面上には多結晶シリコン層が形成され
ていることを特徴とするＳＯＩ基板、が提供される。

【００１３】また、本発明によれば、 （１）第１または第２の単結晶シリコン基板の一主面に
部分的に埋め込まれた絶縁膜を形成する工程と、 （２）前記絶縁膜の埋め込まれた第１の単結晶シリコン
基板の一主面における単結晶シリコン面と絶縁膜面とを
同一平面上の平坦面とする工程と、 （３）前記平坦面上に多結晶シリコン層を形成する工程
と、 （４）前記多結晶シリコン層の表面を研削・研磨して平
坦面とする工程と、 （５）平坦面となった、前記第１の単結晶シリコン基板
上の前記多結晶シリコン層の表面と、第２の単結晶シリ
コン基板の一主面とを貼り合わせ、加熱処理を行って両
基板を一体化する工程と、 （６）前記第１の単結晶シリコン基板の他の主面を必要
なＳＯＩ層厚さとなるまで研削、研磨する工程と、を有
することを特徴とするＳＯＩ基板の製造方法、が提供さ
れる。

【００１４】

【作用】上記構成によれば、単結晶シリコンと絶縁膜と
の混在面を平坦化した際に生じる微小な凹凸は多結晶シ
リコン層にて吸収することができる。そして、この多結
晶シリコン層を研磨すれば、研磨面が単一の材料の層と
なるため、極めて平坦な面が得られる。よって、本発明
によれば、ボイドのない信頼性の高い接合が可能にな
る。また、単結晶シリコン基板間に挟まれた多結晶シリ
コン層は、予め不純物を導入しておくことにより、ある
いはいずれか一方または双方の単結晶シリコン基板から
の不純物拡散により低抵抗化することができるので、多
結晶シリコン層を介在させたことによる縦型パワー素子
に対する影響を殆ど生じさせないようにすることができ
る。

【００１５】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１（ａ）〜（ｃ）および図２（ａ）
〜（ｃ）は、本発明の第１の実施例のＳＯＩ基板の製造
方法と構造を説明するための製造工程順断面図である。

【００１６】まず、後で形成するデバイスが所要の特性
を有するものとすることのできる不純物濃度を有するシ
リコン基板、例えばリンが１０¹⁴／ｃｍ³ 〜１０¹⁵／ｃ
ｍ³程度導入されたｎ^- 型単結晶シリコン基板１を用意
し、その一主面に熱酸化法などにより一様の膜厚のシリ
コン酸化膜（図示なし）を形成する。その後、フォトリ
ソグラフィ法およびドライエッチング法を適用して所定
の部分のシリコン酸化膜を除去して該部分の単結晶シリ
コン面を露出させ、シリコン酸化膜をマスクに単結晶シ
リコンをエッチングして浅い段差を形成する。続いてマ
スクとした酸化膜を除去した後、浅い段差の形成された
面に一様の膜厚に絶縁膜２を形成する〔図１（ａ）〕。
この絶縁膜２は熱酸化または低温ＣＶＤ等で形成された
シリコン酸化膜（ＳｉＯ₂ ）であってもよいし、同様に
低温ＣＶＤ等で形成されたシリコン窒化膜（Ｓｉ₃ Ｎ
₄ ）であってもよい。この絶縁膜２の膜厚は浅い段差が
埋まる程度とする。そして、基板段差および絶縁膜の膜
厚は、必要な絶縁分離耐圧に応じて数１０００Å〜数μ
ｍ内の厚さに選択される。

【００１７】次に、図１（ｂ）に示すように、段差部の
凸部になった絶縁膜２を研削・研磨あるいはエッチング
等により除去し、ｎ^- 型単結晶シリコン基板１の単結晶
シリコン露出面と絶縁膜２の表面とをほぼ平坦な面とし
た後、単結晶シリコンと絶縁膜のどちらか一方に選択性
のある研磨方法あるいはエッチング方法でさらに段差を
調整するか、あるいは両者を同時に同じ速度で研磨でき
る方法を用いて、ウェハ面内における段差が最大でも数
１００Å程度となるように平坦化する。

【００１８】次に、図１（ｃ）に示すように、ＣＶＤ法
などにより多結晶シリコン層３を形成する。この多結晶
シリコン層３の膜厚は前記数１００Å程度の段差を埋め
ることができ、さらに研磨して平坦化するためのマージ
ンも含めた厚さが必要で、１〜３μｍ程度が適当であ
る。続いて多結晶シリコン層３をＸ−Ｘ面まで研磨して
平坦化し、ウェハ面内おける段差が最大で数１０Å程度
となる極めて平坦な面を形成する。次いで、多結晶シリ
コン層３に導電性を持たせるため、ｎ^- 型単結晶シリコ
ン基板１と同一導電型の不純物を多結晶シリコン層にイ
オン注入あるいは不純物拡散により導入する。なお、不
純物の導入は多結晶シリコン層３を研磨する前に行って
もよい。

【００１９】次に、図２（ａ）に示すように、例えばｎ
型で不純物濃度が１０¹⁹／cm³ 程度のｎ⁺ 型単結晶シリ
コン基板４の一主面と、前記ｎ^- 型単結晶シリコン基板
１の一主面に形成された極めて平坦な多結晶シリコン層
３の表面とに親水性の処理を施した後、その親水性処理
の施された面同士を貼り合わせ、１１００〜１２００℃
程度の加熱処理を２時間程行う。これにより、強固に接
合された一枚の複合基板を得ることができる。

【００２０】なお、多結晶シリコン層３への不純物の導
入は、貼り合わせ後の熱処理およびその後のデバイス形
成プロセスにおける熱処理においても、高不純物濃度の
ｎ⁺型単結晶シリコン基板４からの熱拡散により行われ
るため、貼り合わせ前に行う多結晶シリコン層３へのイ
オン注入あるいは不純物拡散等の特別の不純物導入工程
は省略することも可能である。

【００２１】続いて、Ｙ−Ｙ面までｎ^- 型単結晶シリコ
ン基板１の他の主面側を研削・研磨し、必要なＳＯＩ層
厚を残した平坦面を得る。次に、熱酸化法あるいはＣＶ
Ｄ法などにより一様の膜厚にシリコン酸化膜（図示な
し）を形成し、パターニングを行って所定個所のシリコ
ン酸化膜を除去する。次に、その酸化膜をマスクにして
アルカリエッチングあるいはリアクティブイオンエッチ
ング（ＲＩＥ）等により素子分離用の分離溝５を形成
し、縦型パワー素子形成領域６と制御回路素子形成領域
７とを分離するとともに制御回路素子形成領域７におけ
る単結晶シリコン基板１を単結晶シリコン島８に分割す
る。その後、マスクとして使用したシリコン酸化膜を除
去する〔図２（ｂ）〕。

【００２２】次に、熱酸化または低温ＣＶＤ等により単
結晶シリコン基板１の表面全面にＳｉＯ₂ 等からなる絶
縁膜９を形成し、続いてＣＶＤ法により多結晶シリコン
層１０を形成する。しかる後、研削・研磨あるいはエッ
チングにより基板表面の多結晶シリコン層１０および絶
縁膜９を除去して、分離溝５内を絶縁膜９および多結晶
シリコン層１０により埋め込み、各素子形成領域間が絶
縁分離されたＳＯＩ基板を得る〔図２（ｃ）〕。

【００２３】図３は、本発明の第１の実施例および第１
の従来例によるパワーＩＣ用貼り合わせ基板のボイド面
積率（相対値）を比較した図である。ここでは構造の違
いによる比較のため、熱処理条件は１１００℃、２時間
に統一してある。これから明らかなように、本発明によ
ってボイドの発生を完全になくすことが可能であること
が分かる。

【００２４】図４に示すようなエピタキシャル層をもつ
シリコン基板に形成された縦形パワー素子（ＶＤＭＯ
Ｓ：Vertical Double Diffusion MOS FET ）と、本発明
の第１の実施例によって作製された貼り合わせ方式ＳＯ
Ｉ基板に形成された縦形パワー素子を用いて、多結晶シ
リコン層およびその貼り合わせ界面の電気的導通に関す
る評価を行った。図４において、２１はｎ⁺ 型シリコン
基板、２２はｎ^- 型エピタキシャル層、２３はチャネル
領域を構成するｐ^- 型拡散層、２４はソース領域を構成
するｎ⁺ 型拡散層、２５はゲート電極である。

【００２５】図５（ａ）、（ｂ）は、エピタキシャル基
板を用いた場合と本実施例でのＶＤＭＯＳのそれぞれの
ソース−ドレイン間電圧とドレイン電流との関係を示す
グラフである。構造の比較のため、活性層厚さなどは統
一してある。また、本発明の第１の実施例による基板の
多結晶シリコン層にはリンが添加されている。図５よ
り、本発明によるＶＤＭＯＳはエピタキシャル層で実現
されたＶＤＭＯＳと同等のＯＮ抵抗特性が得られている
ことが分かる。すなわち、貼り合わせ界面を通して十分
低い抵抗の電気的導通が実現されている。

【００２６】［第２の実施例］図６（ａ）、（ｂ）は、
本発明の第２の実施例を説明するための工程順断面図で
ある。リン濃度が１０¹⁴／ｃｍ³ 〜１０¹⁵／ｃｍ³ 程度
のｎ^- 型単結晶シリコン基板１上に熱酸化法などにより
膜厚約５００Åのシリコン酸化膜を形成し、続いてＣＶ
Ｄ法により膜厚約２５００Åのシリコン窒化膜（いずれ
も図示なし）を形成する。シリコン窒化膜をパターニン
グした後、スチーム熱酸化法によりＬＯＣＯＳ酸化膜１
１を形成し、酸化マスクとして使用したシリコン窒化膜
を除去する〔図６（ａ）〕。

【００２７】続いて、凸部になっているＬＯＣＯＳ酸化
膜１１を研削・研磨あるいはエッチング等により除去
し、ｎ^- 型単結晶シリコン基板１の一部表面を露出させ
る。さらに、単結晶シリコン露出面とＬＯＣＯＳ酸化膜
１１の表面とに平坦化処理を施してウェハ面内における
段差が最大数１００Å程度となるようにする〔図６
（ｂ）〕。なお、熱酸化に先だってＬＯＣＯＳ酸化膜を
形成する部分のシリコン基板を少し掘り下げ、バーズビ
ークによるデッドスペースを縮小するようにしてもよ
い。その後、図１（ｃ）、図２（ａ）〜（ｃ）の工程と
同様の工程を適用して本実施例によるＳＯＩ基板を得
る。

【００２８】［第３の実施例］図７（ａ）、（ｂ）は、
本発明の第３の実施例のＳＯＩ基板の製造方法を説明す
るための工程順断面図である。図２（ａ）に示される貼
り合わせ基板をＹ−Ｙ面まで研削・研磨することによっ
て、図７（ａ）に示す表面が平坦化された複合基板を得
る。続いて、フォトリソグラフィ法を適用して、フォト
レジストパターンを形成し、これをマスクにボロンを高
濃度に注入してｐ⁺ 型分離領域１２を形成する〔図７
（ｂ）〕。これにより、縦型パワー素子形成領域６と制
御回路素子形成領域７とを分離するとともに制御回路素
子形成領域７における単結晶シリコン基板１を単結晶シ
リコン島８に分割する。この第３実施例は、縦型パワー
素子形成領域７と制御回路素子形成領域８との間の絶縁
耐圧が低くてもよい場合に適用できるものであり、第１
の実施例の場合のような分離溝５を用いた素子分離工程
を削除することができるため、工程を簡素化することが
できる。

【００２９】［第４の実施例］次に、図８、図９を参照
して本発明の第４の実施例について説明する。なお、図
８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）は、本発明の第
４の実施例の製造方法を説明するための工程順断面図で
ある。ｎ^- 型単結晶シリコン基板１の一主面に熱酸化法
などにより一様の膜厚のシリコン酸化膜（図示なし）を
形成する。その後、フォトリソグラフィ法およびドライ
エッチング法を適用して所定の部分のシリコン酸化膜を
除去して該部分の単結晶シリコン面を露出させ、そのシ
リコン酸化膜をマスクに単結晶シリコンをエッチングし
て浅い段差を形成する。続いて、フォトリソグラフィ法
を適用してフォトレジストマスクを形成し、ボロンを、
エネルギー：５０ｋｅＶ、ドーズ量：２．５×１０¹⁴／
ｃｍ² の条件でイオン注入して、ｐ⁺ 型拡散層１２ａを
形成する〔図８（ａ）〕。

【００３０】次に、全面に熱酸化または低温ＣＶＤ等に
よりシリコン酸化膜またはシリコン窒化膜からなる絶縁
膜２を形成し、次いで、段差部の凸部になった絶縁膜２
を研削・研磨あるいはエッチング等により除去し、さら
に平坦化処理を行ってウェハ面内における段差が最大で
も数１００Å程度となるように平坦化する〔図８
（ｂ）〕。次に、図８（ｃ）に示すように、ＣＶＤ法な
どにより多結晶シリコン層３を形成し、必要に応じて不
純物導入を行う。続いて、機械的および化学的研磨方法
を適用して多結晶シリコン層３をＸ−Ｘ面まで研磨して
平坦化し、ウェハ面内における段差が最大でも数１０Å
程度となるようにする。

【００３１】次に、図９（ａ）に示すように、不純物濃
度が１０¹⁹／cm³ 程度のｎ⁺ 型単結晶シリコン基板４の
一主面と、前記ｎ^- 型単結晶シリコン基板１の一主面に
形成された極めて平坦な多結晶シリコン層３の表面とを
貼り合わせ、１１００〜１２００℃程度の加熱処理を２
時間程度行い、強固に接合された一枚の複合基板を得
る。

【００３２】続いて、Ｙ−Ｙ面までｎ^- 型単結晶シリコ
ン基板１の他の主面側を研削・研磨し、約２０μｍのＳ
ＯＩ層厚分の単結晶シリコンを残して平坦化する。次
に、フォトリソグラフィ法によりフォトレジストパター
ンを形成し、これをマスクに、ボロンを、エネルギー：
５０ｋｅＶ、ドーズ量：５×１０¹⁵／ｃｍ² の条件でイ
オン注入して、ｐ⁺ 型拡散層１２ｂを形成する〔図９
（ｂ）〕。

【００３３】次に、上下のｐ⁺ 型拡散層１２ａ、１２ｂ
がつながるように熱処理を行って、ｐ⁺ 型分離領域１２
を形成する。これにより、縦型パワー素子形成領域６と
制御回路素子形成領域７とを分離するとともに制御回路
素子形成領域７における単結晶シリコン基板１を単結晶
シリコン島８に分割する〔図９（ｃ）〕。本実施例は、
ＳＯＩ層が厚く第３の実施例（図７）の素子分離技術で
は分離しきれない場合に好適に適用しうる。なお、上下
のｐ⁺ 型拡散層１２ａ、１２ｂを連続させるための熱処
理は、素子形成工程における熱処理によって代替させる
ようにしてもよい。

【００３４】［第５の実施例］次に、図１０を参照して
本発明の第５の実施例について説明する。なお、図１０
（ａ）〜（ｃ）は、本発明の第５の実施例の製造方法を
説明するための工程順断面図である。第１の実施例の場
合と同様の手法により、図１（ｂ）に示すような、部分
的に絶縁膜２の埋め込まれたｎ^- 型単結晶シリコン基板
１を作成し、平坦化処理を行った後、イオン注入法等に
よりｎ^- 型シリコン基板表面に基板と同導電型の不純物
を基板濃度以上に導入し、ｎ⁺ 型拡散層１３を形成する
〔図１０（ａ）〕。

【００３５】次に、ＳｉＨ₄ を原料ガスとし、炉内温度
を６００〜７００℃とするＣＶＤ法により、シリコンを
成長させ、ノンドープ多結晶シリコン層３ａを形成する
〔図１０（ｂ）〕。続いて、ノンドープ多結晶シリコン
層３ａをＸ−Ｘ面まで研磨し、段差が最大でも数１０Å
となるように平坦化する。

【００３６】次に、ｎ⁺ 型単結晶シリコン基板４の一主
面に、前記ｎ^- 型単結晶シリコン基板１の一主面に形成
された極めて平坦な多結晶シリコン層の面を貼り合わ
せ、１１００〜１２００℃程度の加熱処理を行い、強固
に接合された一枚の複合基板を得る。このとき、単結晶
シリコン基板１の表面に形成されたｎ⁺ 型拡散層１３の
不純物およびｎ⁺ 型単結晶シリコン基板４の不純物がノ
ンドープ多結晶シリコン層３ａ内に拡散し、これをｎ⁺
型多結晶シリコン層３ｂとｎ型多結晶シリコン層３ｃと
に変換する〔図１０（ｃ）〕。なお、ｎ^- 型単結晶シリ
コン基板１の表面に形成されたｎ⁺ 型拡散層１３の不純
物およびｎ⁺ 型単結晶シリコン基板４の不純物は、上述
の貼り合わせ熱処理で多結晶シリコン中に導入されるの
みに限らず、その後のデバイス形成プロセスにおける熱
処理によっても導入される。その後、Ｙ−Ｙ面〔図１０
（ｃ）〕まで、研削・研磨し、さらに素子分離領域を形
成して本実施例によるＳＯＩ基板を得る。

【００３７】ｎ⁺ 型拡散層１３を形成するための不純物
として、リン、ヒ素（Ａｓ）、アンチモン（Ｓｂ）など
を用いることができる。さらに、ｎ^- 型単結晶シリコン
基板１側の基板表面に高不純物濃度拡散層を形成する代
わりに、ｎ⁺ 型単結晶シリコン基板４側の基板表面にｎ
型不純物を導入しておくこともできる。

【００３８】［第６の実施例］次に、図１１を参照し
て、本発明の第６の実施例について説明する。なお、図
１１（ａ）〜（ｄ）は、本発明の第６の実施例の製造方
法を説明するための工程順断面図である。第１の実施例
あるいは第２の実施例と同様の手法により、図１（ｂ）
のように部分的に絶縁膜２を形成し、平坦化処理の施さ
れたｎ^- 型単結晶シリコン基板１を作成する〔図１１
（ａ）〕。その後、第５の実施例と同様の手法により、
ノンドープ多結晶シリコン層３ａを約２〜３μｍ成長さ
せる〔図１１（ｂ）〕。次に、前記ノンドープ多結晶シ
リコン層３ａを、Ｘ−Ｘ面までメカノケミカル研磨法に
よって研磨し、その膜厚ｄが１μｍ以下となるようにす
る〔図１１（ｃ）〕。この研磨によってノンドープ多結
晶シリコン層３ａ上に平坦な貼り合わせ面が形成され
る。

【００３９】次に、高濃度にｎ型不純物を含み、その抵
抗率が０．０２Ωｃｍ以下のｎ⁺ 型単結晶シリコン基板
４の一方の主表面と、ｎ^- 型単結晶シリコン基板１上に
形成されたノンドープ多結晶シリコン層３ａの研磨面と
を対向させて貼り合わせ、第５の実施例と同様の熱処理
を行って貼り合わせ基板を得る〔図１１（ｄ）〕。この
基板接合時の熱処理工程において、ノンドープ多結晶シ
リコン層３ａは、ｎ⁺ 型単結晶シリコン基板４の不純物
拡散によりｎ⁺ 型多結晶シリコン層３ｂへと変換されそ
の抵抗値が引き下げられる。これにより、必要な縦形パ
ワー素子のドレイン電流を貼り合わせ界面および多結晶
シリコン層３ａを通して導通させることが可能となる。

【００４０】図１２は、本実施例によって作成された貼
り合わせ基板の、貼り合わせ熱処理後におけるノンドー
プ多結晶シリコン層の厚さとその抵抗率の関係を表した
図である。ここで、縦軸は、デバイス動作上問題のない
抵抗率の上限が１．０として目盛られている。これよ
り、多結晶シリコン層の厚さが１μｍ以下で、動作上問
題がない程度にまで低抵抗化されることが分かる。しか
し、多結晶シリコン層３ａの厚さが１μｍ以上の場合、
ｎ^- 型単結晶シリコン基板１よりも高い抵抗率を持つよ
うになる。これは多結晶シリコン層３ａへのｎ型不純物
の拡散が不十分となったためである。

【００４１】これから、多結晶シリコン層３ａの厚さが
１μｍ以上の場合、第５の実施例に示したように、貼り
合わせ前にあらかじめ不純物を導入しておく方がよい。
その添加量は多結晶シリコン層３ａの抵抗率が単結晶シ
リコン基板４と同程度となるように決める。最後に、図
１１（ｄ）に示すように、単結晶シリコン基板１をＹ−
Ｙ面まで研削、研磨を行い、所望の膜厚をもつＳＯＩ層
を形成する。本実施例によれば、多結晶シリコン層に対
する特別のイオン注入、不純物拡散等の工程が不要とな
るため、工程の簡略化とコストの低減化を実現すること
ができる。

【００４２】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、本願発明の要旨を逸脱しない範囲内において各種の
変更が可能である。

【００４３】

【発明の効果】以上説明したように、本発明は、縦型パ
ワー素子と制御用回路素子とをモノリシックに集積化す
るためのＳＯＩ基板において、貼り合わせが平坦な多結
晶シリコン面と単結晶シリコン面とによってなされてい
るため、両基板の貼り合わせ面にボイドが発生すること
のないようにすることができる。したがって、本発明に
よれば、熱処理等によって基板が剥離することがなくな
り、信頼性の高いパワーＩＣを提供することが可能とな
る。さらに、多結晶シリコン層に不純物が導入されてい
ることによって、縦型パワー素子形成領域における縦方
向の導電性を維持することができ、ＳＯＩ基板の信頼性
を確保しつつ必要な特性のパワー素子を形成することが
可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＳＯＩ基板の製造方法
を説明するための工程断面図の一部。

【図２】図１に示す工程に続く、本発明の第１の実施例
のＳＯＩ基板の製造方法を説明するための工程断面図の
一部。

【図３】本発明の第１の実施例と第１の従来例とのボイ
ド面積率を示す図。

【図４】エピタキシャル層を有する基板を用いて作成し
た縦型パワー素子の断面図。

【図５】エピタキシャル基板を用いて作成した縦型パワ
ー素子と、本発明の第１の実施例のＳＯＩ基板を用いて
作成した縦型パワー素子のドレイン電流特性を示すグラ
フ。

【図６】本発明の第２の実施例のＳＯＩ基板の製造方法
を説明するための工程断面図。

【図７】本発明の第３の実施例のＳＯＩ基板の製造方法
を説明するための工程断面図。

【図８】本発明の第４の実施例のＳＯＩ基板の製造方法
を説明するための工程断面図の一部。

【図９】図８に示す工程に続く、本発明の第４の実施例
のＳＯＩ基板の製造方法を説明するための工程断面図の
一部。

【図１０】本発明の第５の実施例のＳＯＩ基板の製造方
法を説明するための工程断面図。

【図１１】本発明の第６の実施例のＳＯＩ基板の製造方
法を説明するための工程断面図。

【図１２】本発明の第６の実施例により作製されたＳＯ
Ｉ基板の、貼り合わせ熱処理後におけるノンドープ多結
晶シリコン層の厚さとその抵抗率との関係を示す図。

【図１３】第１の従来例の製造方法を説明するための工
程断面図。

【図１４】第２の従来例の製造方法を説明するための工
程断面図。

【符号の説明】

１ ｎ^- 型単結晶シリコン基板 ２、９ 絶縁膜 ３、１０ 多結晶シリコン層 ３ａ ノンドープ多結晶シリコン層 ３ｂ ｎ⁺ 型多結晶シリコン層 ３ｃ ｎ型多結晶シリコン層 ４ ｎ⁺ 型単結晶シリコン基板 ５ 分離溝 ６ 縦型パワー素子形成領域 ７ 制御回路素子形成領域 ８ 単結晶シリコン島 １１ ＬＯＣＯＳ酸化膜 １２ ｐ⁺ 型分離領域 １２ａ、１２ｂ ｐ⁺ 型拡散層 １３ ｎ⁺ 型拡散層 １４ ｎ⁺ 型単結晶シリコン層 ２１ ｎ⁺ 型シリコン基板 ２２ ｎ^- 型エピタキシャル層 ２３ ｐ^- 型拡散層 ２４ ｎ⁺ 型拡散層 ２５ ゲート電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 研也 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平１−112746（ＪＰ，Ａ) 特開 昭61−59853（ＪＰ，Ａ) 特開 平４−252076（ＪＰ，Ａ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 第１の単結晶シリコン基板と第２の単結
   晶シリコン基板とが貼り合わされ第１の単結晶シリコン
   基板がＳＯＩ層として薄く形成されているＳＯＩ基板に
   おいて、前記第１の単結晶シリコン基板の貼り合わせ面
   側表面には部分的に絶縁膜が埋め込まれ、かつ、絶縁膜
   が埋め込まれた前記第１の単結晶シリコン基板の貼り合
   わせ面側表面上には多結晶シリコン層が形成されている
   ことを特徴とするＳＯＩ基板。
2. 【請求項２】 前記第１の単結晶シリコン基板の前記多
   結晶シリコン層と接する部分には高濃度不純物拡散層が
   形成されていることを特徴とする請求項１記載のＳＯＩ
   基板。
3. 【請求項３】 前記多結晶シリコン層の膜厚が１μｍ以
   下であり、かつ、前記第２の単結晶シリコン基板の抵抗
   率が０．０２Ωｃｍ以下であることを特徴とする請求項
   １記載のＳＯＩ基板。
4. 【請求項４】 （１）第１の単結晶シリコン基板の一主
   面に部分的に埋め込まれた絶縁膜を形成する工程と、 （２）前記絶縁膜の埋め込まれた第１の単結晶シリコン
   基板の一主面における単結晶シリコン面と絶縁膜面とを
   同一平面上の平坦面とする工程と、 （３）前記平坦面上に多結晶シリコン層を形成する工程
   と、 （４）前記多結晶シリコン層の表面を研削・研磨して平
   坦面とする工程と、 （５）平坦面となった、前記第１の単結晶シリコン基板
   上の前記多結晶シリコン層の表面と、第２の単結晶シリ
   コン基板の一主面とを貼り合わせ、加熱処理を行って両
   基板を一体化する工程と、 （６）前記第１の単結晶シリコン基板の他の主面を必要
   なＳＯＩ層厚さとなるまで研削、研磨する工程と、 を有することを特徴とするＳＯＩ基板の製造方法。
5. 【請求項５】 前記第（３）の工程と前記第（４）の工
   程との間、または、前記第（４）の工程と前記第（５）
   の工程との間に、前記第１および第２の単結晶シリコン
   基板の導電型と同一導電型の不純物を前記多結晶シリコ
   ン層に導入する工程が付加されていることを特徴とする
   請求項４記載のＳＯＩ基板の製造方法。
6. 【請求項６】 前記第（２）の工程と前記第（３）の工
   程との間に、前記絶縁膜が埋め込まれた単結晶シリコン
   基板の該絶縁膜が埋め込まれた側の表面に該基板の導電
   型と同一導電型の不純物を高濃度に導入する工程が付加
   されることを特徴とする請求項４記載のＳＯＩ基板の製
   造方法。