CN115932739A - 船用雷达通用信号处理*** - Google Patents

Abstract

本发明公开了一种船用雷达通用信号处理***，主要解决现有通用处理平台板卡种类繁多、结构复杂、可靠性较低的问题。其主要由信号处理板和综合底板组成。该信号处理板包括：FPGA模块、DSP模块、3个ADC芯片、2个DAC芯片、DDS芯片、调试口和VPX接口；该综合底板包括：2个槽VPX插座、供电插座及切换开关、通信插座、时序控制插座和光模块。这些模块和电路分别完成两块信处板的供电及处理切换，中频回波采集、目标识别及和差处理的功能。本发明增强了***的可靠性和通用性，降低了***的维护难度，可用于船用一次雷达***和二次雷达***。

Description

船用雷达通用信号处理***

技术领域

本发明属于雷达技术领域，具体涉及一种船用雷达通用信号处理***，可用于目标探测及定位。

背景技术

雷达是一种传统的无线电导航设备，可以利用电磁波发现目标并测定其位置、速度和其他特性，在船舶近海定位、引导船舶进、出港，窄航道航行以及在避碰中发挥作用，此外还可以在复杂气象条件下用于引导飞机安全着陆或着舰等。根据雷达发射电波后接收目标回波方式的不同分为一次雷达和二次雷达。一次雷达接收目标发射回波，二次雷达接收目标上的应答机转发的辐射电波。船用雷达已经成为保障船舶航行安全的必备设备。

申请号为CN105974365A的专利文献公开了一种雷达信号通用处理平台，该雷达信号通用处理平台由通讯板、定时板、接口板I、接口板Ⅱ、处理板、信号源板、机箱构成，以实现信号处理和监控一体化管理，但是该通用处理平台板卡种类繁多、结构复杂，可靠性低。

随着集成电路的不断发展，现代船用雷达***对***的可靠性要求很高，并且希望在完成不同雷达信号处理***功能的同时尽可能的减少板卡的种类和数量，因此，设计一种可靠性高、通用性强、集成度高、便于维修的通用信号处理***，对于降低经济成本、提高雷达工作性能，是非常有必要的。

发明内容

本发明的目的在于针对上述现有技术的不足，提出一种船用雷达通用信号处理***，以解决传统通用处理平台板卡种类繁多、结构复杂、可靠性较低的问题，提高雷达工作性能和雷达***的集成度，完善自检功能且便于维修。

为实现上述目的，本发明的通用信号处理***，包括信号处理板和综合底板，其特征在于：

所述综合底板，包含2槽VPX插座、供电插座及切换开关、通信插座、时序控制插座和光模块；

所述信号处理板，其设为两个，每个信号处理板上设有可锁紧、快速插拔结构，且每个信号处理板上包括FPGA模块、DSP模块、ADC芯片、DAC芯片、DDS芯片、调试口和VPX接口，该DSP模块、ADC芯片、DAC芯片和DDS芯片均与FPGA模块相连；每个可锁紧、快速插拔

这两个信号处理板分别安装在综合底板的2槽VPX插座上，通过开关切换分别为两个信号处理板供电，通过通信插座实现两个信号处理板与上位机的串口通信，通过时序控制插座实现上位机对两个信号处理板的时序控制，通过光模块实现两个信号处理板与上位机的光纤通信。

进一步，所述FPGA模块，其包括FPGA芯片及其***DDR3存储器、配置启动Flash、SPIFlash、串口接口、LVDS和LVTTL离散接口和时钟源，该DDR3存储器设为四个，用于扩展FPGA芯片的外部存储空间；该配置启动Flash，用于将FPGA芯片程序代码固化，保证FPGA芯片上电后正常工作，该SPIFlash，用于FPGA芯片与外部SPI设备通信。

进一步，所述DSP模块，包括DSP芯片及其***DDR3存储器、配置启动Flash、SPIFlash、以太网接口、串口接口和时钟源；该DDR3存储器设为四个，用于扩展FPGA芯片的外部存储空间；该配置启动SPIFlash，用于将FPGA芯片程序代码固化，保证FPGA芯片上电后正常工作；该SPIFlash，用于DSP芯片与外部SPI设备通信。

进一步，所述ADC芯片设为3个，用于接收FPGA模块的命令完成回波采样；所述DAC芯片设为2个，用于接收FPGA模块的命令选择DDS、脉压、MTD后的信号直接转化为模拟信号输出；所述DDS芯片，用于接收FPGA模块的频率控制字，相位控制码，相位控制地址这些参数并生成需要的中频波形；所述调试口，用于DSP模块和FPGA模块的调试和测试；所述VPX接口，用于连接综合底板，为DSP模块和FPGA模块供电和与外部通信。

进一步，所述DSP模块中的DSP芯片，其SRIO接口与FPGA模块中FPGA芯片的MGT管口直接互连；其EMIF接口与FPGA模块中FPGA芯片的1.8VBank直接互连；其16个双向GPIO引脚与FPGA模块中FPGA芯片的管口直接互连；

进一步，所述ADC芯片中的LVDS接口，其与FPGA芯片的LVDS接口直接互连，以将AD芯片完成回波采样后输出差分LVDS信号至FPGA模块；

进一步，所述DAC芯片中的LVDS接口和SPI接口分别与FPGA芯片的LVDS接口和管口直接互连；

进一步，所述DDS芯片中的SPI接口与FPGA芯片的管口直接互连。

本发明与现有技术相比具有如下优点：

第一，本发明由于设计了信号处理板和综合底板，并将实现功能相同的两个信号处理板均安装于综合底板，通过选择实现两块信处板的供电及处理切换，并在切换工作后通过综合底板与外部上位机实现信息交互，可避免一块信号处理板损坏后雷达***停止工作的状况，提高了通用信号处理***的可靠性。

第二，本发明由于在信号处理板上设有采用可锁紧、快速插拔结构的VPX接口，可保证紧固性同时实现快速纹绣更换要求，便于维修。

第三，本发明由于采用基于FPGA和DSP的雷达信号处理***，可完成中频回波采集、目标识别及和差处理，因而体积小、集成度高、通用性强，可适用于一次雷达***和二次雷达***。

附图说明

图1为本发明通用信号处理***的整体结构示意图；

图2为本发明中的信号处理板结构框图；

图3为本发明中的综合底板结构框图；

图4为本发明中的FPGA模块结构框图；

图5为本发明中的DSP模块结构框图；

图6为本发明中的FPGA芯片功能模块图；

图7为本发明中的DSP芯片功能模块图。

具体实施方式

以下结合附图对本发明的实施进行详细描述。

参照图1，本实例中的船用通用信号处理***，包括第一信号处理板1、第二信号处理板2和综合底板3，这两个信号处理板硬件设计原理和实现功能相同，均安装于综合底板3上，可通过综合底板上的开关选择实现对两个信号处理板的供电及处理切换，即通用信号处理***正常工作时只有一块信处板正常工作，另一块信处板处于热备份不工作或仅通电状态，且可通过综合底板3实现对外信息交互。

参照图2，所述信号处理板，其尺寸不大于200mm*300mm，均包括FPGA模块、DSP模块、3个ADC芯片、2个DAC芯片、DDS芯片、调试口和VPX接口，该DSP模块、ADC芯片、DAC芯片和DDS芯片均与FPGA模块相连；该DSP模块和FPGA模块分别与调试口和VPX接口相连；DSP模块中的DSP芯片通过SRIO、EMIF和GPIO与FPGA模块的FPGA芯片实现板内互连；DSP模块用于解析上位机通过综合底板下发的校准系数、工作参数，并处理后下发给FPGA模块，还用于接收FPGA模块处理后的数据，完成动目标显示、动目标检测、距离维CFAR、点迹凝聚和目标参数计算，最后将数据上报给终端。FPGA模块用于解析DSP模块下发的校准系数和工作参数，然后对雷达发射探测信号的回波采样数据进行正交数字下变频、校正值加载、多普勒补偿、脉冲压缩和数据整合处理，然后将处理后的数据传输给DSP模块；3个ADC芯片分别与FPGA模块中的FPGA芯片相连，用于接收FPGA模块的命令完成回波采样；2个DAC芯片分别与FPGA模块中的FPGA芯片相连，用于接收FPGA模块的命令选择DDS、脉压、MTD后的信号直接转化为模拟信号输出；DDS芯片与FPGA模块中的FPGA芯片相连，用于接收FPGA模块的频率控制字，相位控制码，相位控制地址这些参数并生成需要的中频波形；调试口分别与DSP模块中的DSP芯片和FPGA模块中的FPGA芯片相连，用于DSP芯片和FPGA芯片的调试和测试；VPX接口分别与DSP模块中的DSP芯片和FPGA模块中的FPGA芯片相连，VPX接口包含P0、P3、P4和P6共4个接插件，P0连接器定义模块供电、槽位号等；P3连接器定义以太网和单端LVTTL信号；P4连接器定义差分线和单端LVTTL信号；P6连接器定义串口RS422和单端LVTTL信号；P1、P2和P5为空。

参照图3，所述综合底板3，包含2个槽VPX插座、供电插座及切换开关、通信插座、时序控制插座和光模块；每个VPX插座包括J0、J3、J4和J6共4个信号口，其中J0信号口连接供电插座及切换开关，通过供电插座及切换开关为信号处理板提供电源；J3和J6连接通信插座，J3是以太网信号口，J6是串口信号口，通过通信插座实现信号处理板与上位机的通信；J4信号口连接时序控制插座，通过时序控制插座实现上位机对信号处理板的时序控制；J6还连接光模块，通过光模块实现信号处理板与上位机的光纤通信；J1、J2和J5为空，VPX接口中的P0、P3、P4和P6接插件，可以对应插在VPX插座上的J0、J3、J4和J6信号口。

参照图4，所述FPGA模块，其包括FPGA芯片及其***DDR3存储器、配置启动Flash、SPIFlash、串口接口、LVDS和LVTTL离散接口和时钟源，该DDR3存储器设为4个，用于扩展FPGA芯片的外部存储空间；该配置启动Flash，用于将FPGA芯片程序代码固化，保证FPGA芯片上电后正常工作；该SPIFlash，用于FPGA芯片与外部SPI设备通信；时钟源，用于为FPGA芯片提供时钟。

参照图5，所述DSP模块，包括DSP芯片及其***DDR3存储器、配置启动Flash、SPIFlash、以太网接口、串口接口和时钟源；该DDR3存储器设为四个，用于扩展FPGA芯片的外部存储空间；该配置启动SPIFlash，用于将FPGA芯片程序代码固化，保证FPGA芯片上电后正常工作；该SPIFlash，用于DSP芯片与外部SPI设备通信；时钟源，用于为DSP芯片提供时钟。

参照图6，所述FPGA芯片，其功能模块包括参数生成子模块、工作状态监控子模块、时序控制子模块、DDS控制子模块、AGC子模块、幅相校正子模块、正交数字下变频子模块、校正值加载子模块、多普勒补偿子模块、脉冲压缩子模块和数据整合子模块；其中各子模块的功能如下：

参数生成子模块，用于解析DSP模块通过EMIF下发的装订参数、校准系数、工作参数，并根据这些参数生成时序控制子模块、DDS控制子模块、AGC子模块、幅相校正子模块、正交数字下变频子模块、校正值加载子模块、多普勒补偿子模块和脉冲压缩子模块所需要的控制参数；

工作状态监控子模块，用于监控关键节点的工作状态、通信状态信息，并将其通过EMIF上传给DSP模块；

时序控制子模块，用于根据参数生成子模块下发的控制参数生成***所需时序；

DDS控制子模块，用于根据参数生成子模块下发的控制参数生成DDS芯片所需要的频率、相位控制码；

AGC子模块，用于根据参数生成子模块下发的控制参数和正交数字下变频子模块下发的数据通过数字检波计算当前平均功率，并将其与所需的RGC上下限值比较生成所需的AGC控制码；

幅相校正子模块，用于根据参数生成子模块下发的控制参数，将ADC芯片采样后的数据通过FFT计算出和差通道的信号频域强度，计算出和差通道校正系数，上传给DSP模块；

正交数字下变频子模块，用于根据参数生成子模块下发的控制参数，将ADC芯片采样后的数据下变频到基带，并使用滤波器过滤高频信号后进行抽取，生成低数据率的同相信号、正交信号；

校正值加载子模块，用于根据参数生成子模块下发的控制参数和正交数字下变频模块下发的参数和数据，通过校正公式对和差通道进行幅相校正；

多普勒补偿子模块，用于根据参数生成子模块下发的控制参数生成对应nco，将校正值加载模块下发的参数和数据经过复数域混频后得出想要的信号；

脉冲压缩子模块，用于根据参数生成子模块下发的控制参数和多普勒补偿子模块下发的参数和数据，通过FFT将时域信号变换到频域，根据波形选取ROM对应的脉冲压缩系数域频域信号进行相乘，并进行逆傅里叶变换IFFT，完成对信号的匹配滤波；

数据整合子模块，用于将脉冲压缩模块下发的三路和差信号整合打包通过SRIO发送给DSP模块。

参照图7，所述DSP芯片，其功能模块包括数据解析子模块、数据上报子模块、参数解析与计算子模块、参数下发子模块、动目标显示子模块、动目标处理子模块、距离维CFAR子模块、点迹凝聚子模块和参数解算子模块；其中各子模块的功能如下：

数据解析子模块，用于解析FPGA模块通过EMIF上报的校正值和工作状态信息，并发送给数据上报子模块；

数据上报子模块，用于将参数解算子模块下发的数据和数据解析子模块下发的信息通过以太网上报给终端；

参数解析与计算子模块，用于解析上位机下发的校准系数、工作参数，并将装订距离、偏移速度信息计算为FPGA的控制参数；

参数下发子模块，用于将参数解析与计算子模块下发的控制参数通过EMIF下发给FPGA模块；

动目标显示子模块，用于三次延时对消，形成零频抑制；

动目标处理子模块，用于将数据按慢时间重排后，进行N点的傅里叶变换FFT积累，形成指定频率的抑制，在远区用滤波器组进行气象杂波抑制；

距离维CFAR子模块，用于滤除噪声和杂波；

点迹凝聚子模块，用于进行点迹的分辨与归并处理，即先滤除虚假点迹，再分辨出不同目标的点迹数据，并将属于同一个目标的点迹数据归并在一起；

参数解算子模块，用于估计目标的频移和时延并计算目标速度和距离，通过和差比幅计算目标角。

本发明的工作过程如下：

步骤一：DSP模块接收上位机下发的校准系数和工作参数信息

首先，综合底板的供电切换开关给目标信号处理板上电，上位机通过给DSP模块下发校准系数和工作参数，DSP模块解析上位机下发的校准系数、工作参数，并且将装订距离、偏移速度等信息计算为波形、频率控制字等FPGA控制参数，DSP模块将计算转换后的参数通过EMIF下发给FPGA模块。

步骤二：根据工作参数，判断工作模式，进入相应的工作流程

FPGA模块解析DSP模块通过EMIF下发的装订参数、校准系数、工作参数，并且根据这些参数生成需要的频率控制字、滤波器系数、时序控制参数、多普勒频率偏移，DDS时延，DDS频率偏移，下发给FPGA模块的各个功能模块。FPGA模块根据工作参数进行判断，依次进入不同的工作模式：

正常工作模式：DDS控制模块根据FPGA模块下发的参数生成需要的中频波形，发射探测信号；ADC芯片完成回波采样；FPGA模块对回波采样后的数据进行正交数字下变频处理，DAC芯片接收FPGA模块的命令选择DDS、脉压、MTD后的信号直接转化为模拟信号输出，经过正交数字下变频处理后进行校正值加载模块和AGC模块，其中校正值加载模块：存储DSP下发的当前频点校正系数，根据校正公式对和差通道进行幅相校正；AGC模块：通过数字检波计算当前平均功率，与所需的RGC上下限值比较来生成所需的AGC控制码。经过校正值加载模块后依次进行多普勒补偿模块、脉冲压缩模块和数据整合模块；数据整合模块将数据整合打包通过SRIO发送给DSP模块。DSP模块对数据整合后的数据逐步进行动目标显示、动目标检测、恒虚警检测、点迹凝聚和目标参数计算；

幅相校正工作模式：关闭发射探测信号，幅相校正模块通过FFT计算出和差通道的信号频域强度，从而计算出和差通道校正系数，上传给DSP模块，DSP模块将校准值通过以太网上报给上位机。

模拟自检工作模式：在板卡通电启动过程中，处理器会初始化各接口，运行功能自检程序，并收集自检测试结果，通过串口或以太网上报。根据工作模式、时序控制参数生成***所需时序，延迟后信息处理板产生探测信号，然后按照正常工作模式解算。

待机工作模式：FPGA模式根据工作模式、时序控制参数产生待机时序。

步骤三：将步骤二中将测得的目标数据、校正值、工作状态信息通过以太网上报给上位机。

以上描述仅是本发明的一个具体实例，不构成对本发明的任何限制，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims (8)

1.一种船用雷达通用信号处理***，包括信号处理板和综合底板，其特征在于：

所述综合底板，包含2槽VPX插座、供电插座及切换开关、通信插座、时序控制插座和光模块；

所述信号处理板，其设为两个，每个信号处理板上设有VPX接口，且每个信号处理板包括FPGA模块、DSP模块、ADC芯片、DAC芯片、DDS芯片、调试口和VPX接口，该DSP模块、ADC芯片、DAC芯片和DDS芯片均与FPGA模块相连；该DSP模块和FPGA模块分别与调试口和VPX接口相连；

这两个信号处理板分别安装在综合底板的2槽VPX插座上，通过开关切换分别为两个信号处理板供电，通过通信插座实现两个信号处理板与上位机的串口通信，通过时序控制插座实现上位机对两个信号处理板的时序控制，通过光模块实现两个信号处理板与上位机的光纤通信。

2.根据权利要求1所述的***，其特征在于，所述信号处理板中的FPGA模块，其包括FPGA芯片及其***DDR3存储器、配置启动Flash、SPIFlash、串口接口、LVDS和LVTTL离散接口和时钟源，该DDR3存储器设为四个，用于扩展FPGA芯片的外部存储空间；该配置启动Flash，用于将FPGA芯片程序代码固化，保证FPGA芯片上电后正常工作，该SPIFlash，用于FPGA芯片与外部SPI设备通信。

3.根据权利要求1所述的***，其特征在于，信号处理板中的DSP模块，包括DSP芯片及其***DDR3存储器、配置启动Flash、SPIFlash、以太网接口、串口接口和时钟源；该DDR3存储器设为4个，用于扩展FPGA芯片的外部存储空间；该配置启动SPIFlash，用于将FPGA芯片程序代码固化，保证FPGA芯片上电后正常工作；该SPIFlash，用于DSP芯片与外部SPI设备通信。

4.根据权利要求1所述的***，其特征在于：

所述ADC芯片设为3个，用于接收FPGA模块的命令完成回波采样；

所述DAC芯片设为2个，用于接收FPGA模块的命令选择DDS、脉压、MTD后的信号直接转化为模拟信号输出；

所述DDS芯片，用于接收FPGA模块的频率控制字，相位控制码，相位控制地址等参数并生成需要的中频波形；

所述调试口，用于DSP模块和FPGA模块的调试和测试；

所述VPX接口，用于连接综合底板，为DSP模块和FPGA模块供电和与外部通信。

5.根据权利要求1所述的***，其特征在于：所述DSP模块、ADC芯片、DAC芯片、DDS芯片分别与FPGA模块的连接关系如下：

DSP模块中DSP芯片的SRIO接口、EMIF接口和GPIO接口分别与FPGA模块中FPGA芯片的对应接口互连；

DAC芯片中的LVDS接口和SPI接口分别与FPGA模块中FPGA芯片的LVDS接口和管口直接互连；

DDS芯片中的SPI接口与FPGA模块中FPGA芯片的管口直接互连。

6.根据权利要求2所述的***，其特征在于：所述FPGA芯片，包括：

参数生成子模块，用于解析DSP模块通过EMIF下发的装订参数、校准系数、工作参数，并根据这些参数生成时序控制子模块、DDS控制子模块、AGC子模块、幅相校正子模块、正交数字下变频子模块、校正值加载子模块、多普勒补偿子模块和脉冲压缩子模块所需要的控制参数；

工作状态监控子模块，用于监控关键节点的工作状态、通信状态信息，并将其通过EMIF上传给DSP模块；

时序控制子模块，用于根据参数生成子模块下发的控制参数生成***所需时序；

DDS控制子模块，用于根据参数生成子模块下发的控制参数生成DDS芯片所需要的频率、相位控制码；

AGC子模块，用于根据参数生成子模块下发的控制参数和正交数字下变频子模块下发的数据通过数字检波计算当前平均功率，并将其与所需的RGC上下限值比较生成所需的AGC控制码；

幅相校正子模块，用于根据参数生成子模块下发的控制参数，将ADC芯片采样后的数据通过FFT计算出和差通道的信号频域强度，计算出和差通道校正系数，上传给DSP模块；

正交数字下变频子模块，用于根据参数生成子模块下发的控制参数，将ADC芯片采样后的数据下变频到基带，并使用滤波器过滤高频信号后进行抽取，生成低数据率的同相信号、正交信号；

校正值加载子模块，用于根据参数生成子模块下发的控制参数和正交数字下变频模块下发的参数和数据，通过校正公式对和差通道进行幅相校正；

多普勒补偿子模块，用于根据参数生成子模块下发的控制参数生成对应nco，将校正值加载模块下发的参数和数据经过复数域混频后得出想要的信号；

脉冲压缩子模块，用于根据参数生成子模块下发的控制参数和多普勒补偿子模块下发的参数和数据，通过FFT将时域信号变换到频域，根据波形选取ROM对应的脉冲压缩系数域频域信号进行相乘，并进行逆傅里叶变换IFFT，完成对信号的匹配滤波；

数据整合子模块，用于将脉冲压缩模块下发的三路和差信号整合打包通过SRIO发送给DSP模块。

7.根据权利要求3所述的***，其特征在于：所述DSP芯片，包括：

数据解析子模块，用于解析FPGA模块通过EMIF上报的校正值和工作状态信息，并发送给数据上报子模块；

数据上报子模块，用于将参数解算子模块下发的数据和数据解析子模块下发的信息通过以太网上报给终端；

参数解析与计算子模块，用于解析上位机下发的校准系数、工作参数，并将装订距离、偏移速度信息计算为FPGA的控制参数；

参数下发子模块，用于将参数解析与计算子模块下发的控制参数通过EMIF下发给FPGA模块；

动目标显示子模块，用于三次延时对消，形成零频抑制；

动目标处理子模块，用于将数据按慢时间重排后，进行N点的傅里叶变换FFT积累，形成指定频率的抑制，在远区用滤波器组进行气象杂波抑制；

距离维CFAR子模块，用于滤除噪声和杂波；

点迹凝聚子模块，用于进行点迹的分辨与归并处理，即先滤除虚假点迹，再分辨出不同目标的点迹数据，并将属于同一个目标的点迹数据归并在一起；

参数解算子模块，用于估计目标的频移和时延并计算目标速度和距离，通过和差比幅计算目标角。

8.根据权利要求1所述的***，其特征在于：信号处理板上的VPX接口，采用可锁紧、快速插拔结构，便于维修及减轻维修强度。

Images