CN115729872A - 一种计算设备及pcie线缆连接的检测方法 - Google Patents

Abstract

本申请实施例公开了一种计算设备及PCIE线缆连接的检测方法，该计算设备包括：第一电路板，第一电路板上设有处理器、第一连接器单元、第二连接器单元；处理器用于向第一连接器单元中的第一引脚发送第一测试码流；PCIE模组，PCIE模组设有PCIE连接器；第一PCIE连接单元中的第二引脚与第二PCIE连接单元中的第三引脚电连接；两条PCIE线缆，分别用于连接在第一连接器单元和第一PCIE连接单元之间，和第二连接器单元和第二PCIE连接单元之间；处理器用于检测第四引脚是否能够接收到第一测试码流，并根据检测结果，确定PCIE线缆是否正确连接。降低了检测的复杂度，提高了检测效率，增加了线缆检测的通用性。

Description

一种计算设备及PCIE线缆连接的检测方法

技术领域

本申请涉及计算机技术领域，尤其涉及一种计算设备及PCIE线缆连接的检测方法。

背景技术

随着服务器产品的快速迭代，计算机总线扩展协会标准也从最初的高速串行计算机扩展总线(Peripheral Component Interconnect Express，PCIE)1.0，上升到现在的PCIE 5.0，速率从最初的2.5千兆传输/秒(Giga Transmission per second，GT/s)提升到32GT/s。由于速率的提升，对PCIE线缆的链路损耗的要求越来越高。而随着服务器中PCIE线缆的增多，在生产维护环节，PCIE线缆经常会被接反或接错，需要对PCIE线缆连接进行检测。但是，现有检测方式的检测复杂度高。

发明内容

本申请实施例提供一种计算设备及PCIE线缆连接的检测方法，降低了检测的复杂度，提高了检测效率，增加了线缆检测的通用性，降低了设备成本。

第一方面，本申请实施例提供了一种计算设备，包括：

第一电路板，第一电路板上设有处理器、第一连接器单元、第二连接器单元；处理器用于向第一连接器单元中的第一引脚发送第一测试码流；

高速串行计算机扩展总线PCIE模组，PCIE模组设有PCIE连接器，PCIE连接器包括第一PCIE连接单元和第二PCIE连接单元；第一PCIE连接单元中的第二引脚与第二PCIE连接单元中的第三引脚电连接；

两条PCIE线缆，分别用于连接在第一连接器单元和第一PCIE连接单元之间，和第二连接器单元和第二PCIE连接单元之间，以用于电连接第一引脚和第二引脚，以及连接第三引脚和第二连接器单元中的第四引脚；

处理器，用于检测第四引脚是否能够接收到第一测试码流，并根据检测结果，确定PCIE线缆是否正确连接。

通过连接PCIE模组中的两个不同引脚，当PCIE模组通过两条PCIE线缆连接到第一电路板时，第一电路板与PCIE线缆之间构成一条环回路径。通过检测第四引脚是否能够接收到第一测试码流，确定PCIE线缆是否正确连接。在PCIE线缆连接的检测过程中，不需要在PCIE模组中额外增加处理器，不需要PCIE模组参与检测过程，完全由第一电路板进行检测，摆脱了对在PCIE模组的依赖，增加了线缆检测的通用性，降低了检测的复杂度，提高了检测效率，降低了设备成本。

在一种可能的设计中，第一PCIE连接单元用于传输一个PCIE信号中的高八位信号，第二PCIE连接单元用于传输同一个PCIE信号中的低八位信号；第一连接器单元、第二连接器单元均用于传输八位数字信号。

在另一种可能的设计中，PCIE模组包括电路板，第一PCIE连接单元和第二PCIE连接单元均设置在电路板上；

电路板上铺设有金属导线，金属导线用于电连接第二引脚和第三引脚。

在另一种可能的设计中，第一电路板为主板，PCIE模组为转接Riser卡或者PCIE标卡；或，第一电路板为Riser卡或PCIESWITCH卡，PCIE模组为PCIE标卡；或第一电路板为硬盘背板，PCIE模组为磁盘阵列RAID卡。

在另一种可能的设计中，计算设备还包括基板管理控制器BMC，BMC与处理器连接，用于接收处理器上报的检测结果，并对检测结果进行显示。从而在PCIe线缆连接错误时，提醒用户及时对PCIe线缆连接进行纠正。

在另一种可能的设计中，第一测试码流包括数据位，数据位包括第一数据段和第二数据段，第一数据段用于表示第一连接器所属的处理器，第二数据段用于表示第一连接器的标识。通过数据位对连接器进行标识，以便确定第一测试码流是否被同一连接器组中的第二连接器接收，从而确定PCIe线缆是否连接正确。

在另一种可能的设计中，第一测试码流还包括起始位和/或校验位，起始位用于确实是否开始发送数据位中的有效数据，校验位用于对数据位中的有效数据进行校验。通过第一测试码流中的起始位，使得其他连接器在接收到第一测试码流之后，能够确定起始位后面的数据是有效数据，从起始位后开始提取有效数据进行分析，排除其他数据的干扰。通过校验位对有效数据进行校验，保障有效数据不会被篡改，提高的数据传输的抗干扰性。

第二方面，本申请实施例提供了一种PCIE线缆连接的检测方法，包括：

向第一连接器单元的第一引脚发送第一测试码流；获取第二连接器单元的第四引脚所接收到的测试码流；若第一测试码流与接收到的测试码流一致，则确定PCIE线缆正确连接。

在PCIE线缆连接的检测过程中，不需要在PCIE模组中额外增加处理器，不需要PCIE模组参与检测过程，完全由第一电路板进行检测，摆脱了对在PCIE模组的依赖，增加了线缆检测的通用性，降低了检测的复杂度，提高了检测效率，降低了设备成本。

在一种可能的设计中，若第二连接器单元的第四引脚未接收到测试码流，则确定PCIE线缆错误连接。和/或，若第一测试码流与接收到的测试码流不一致，则确定PCIE线缆错误连接。在PCIE线缆连接的检测过程中，不需要在PCIE模组中额外增加处理器，不需要PCIE模组参与检测过程，完全由第一电路板进行检测，摆脱了对在PCIE模组的依赖，增加了线缆检测的通用性，降低了检测的复杂度，提高了检测效率，降低了设备成本。

在另一种可能的设计中，向BMC上报检测结果，检测结果用于BMC显示，检测结果包括PCIe线缆错误连接或PCIe线缆正确连接。从而在PCIe线缆连接错误时，提醒用户及时对PCIe线缆连接进行纠正。

在另一种可能的设计中，基于第一测试码流，通过第一连接器单元的第一引脚发送第一高低电平信号；通过第二连接器单元的第四引脚接收第二高低电平信号，基于第二高低电平信号确定接收到的测试码流。

在另一种可能的设计中，将接收到的测试码流保存在第一寄存器中；并记录获取第二连接器单元的第四引脚所接收到的测试码流的时长；若时长达到第一预设时长，则停止获取第四引脚所接收到的测试码流，并修改第一引脚、第二引脚、第三引脚、第四引脚中任意一个或多个的定义。以便释放第一引脚、第二引脚、第三引脚、第四引脚中任意一个或多个，使其应用于其他功能。

第三方面，本申请实施例提供了一种PCIE线缆连接的检测装置，包括：

发送模块，用于向第一连接器单元的第一引脚发送第一测试码流；

接收模块，用于获取第二连接器单元的第四引脚所接收到的测试码流；

处理模块，用于若第一测试码流与接收到的测试码流一致，则确定PCIE线缆正确连接。

在另一种可能的设计中，处理模块，还用于若第二连接器单元的第四引脚未接收到测试码流，则确定PCIE线缆错误连接。

在另一种可能的设计中，处理模块，还用于若第一测试码流与接收到的测试码流不一致，则确定PCIE线缆错误连接。

在另一种可能的设计中，发送模块，还用于向BMC上报检测结果，检测结果用于BMC显示，检测结果包括PCIe线缆错误连接或PCIe线缆正确连接。

可选地，发送模块，还用于基于第一测试码流，通过第一连接器单元的第一引脚发送第一高低电平信号；接收模块，还用于通过第二连接器单元的第四引脚接收第二高低电平信号，基于第二高低电平信号确定接收到的测试码流。

在另一种可能的设计中，处理模块，还用于将接收到的测试码流保存在第一寄存器中；并记录获取第二连接器单元的第四引脚所接收到的测试码流的时长；若时长达到第一预设时长，则停止获取第四引脚所接收到的测试码流，并修改第一引脚、第二引脚、第三引脚、第四引脚中任意一个或多个的定义。

该检测装置执行的操作及有益效果可以参见上述第二方面的方法以及有益效果，重复之处不再赘述。

第四方面，本申请提供了一种计算机可读存储介质，计算机可读存储介质用于存储计算机程序，当计算机程序被执行时，使得如第二方面中任意一项的方法被实现。

第五方面，本申请提供一种包括计算机程序的计算机程序产品，当计算机程序被执行时，使得如第二方面中任意一项的方法被实现。

附图说明

为了更清楚地说明本申请实施例或背景技术中的技术方案，下面将对本申请实施例或背景技术中所需要使用的附图进行说明。

图1是本申请实施例提供的一种计算设备的结构示意图；

图2是本申请实施例提供的一种PCIE线缆连接的检测方法的流程示意图；

图3是本申请实施例提供的一种第一检测码流的结构示意图；

图4是本申请实施例提供的一种PCIE线缆连接的检测***的示意图；

图5是本申请实施例提供的一种PCIE线缆连接的示意图；

图6是本申请实施例提供的一种PCIE线缆连接的示意图；

图7是本申请实施例提供的一种PCIE线缆连接的示意图；

图8是本申请实施例提供的一种PCIE线缆连接的示意图；

图9是本申请实施例提供的一种PCIE线缆连接的检测装置的结构示意图。

具体实施方式

下面结合本申请实施例中的附图对本申请实施例进行描述。

采用脉冲宽度调制(Pulse Width Modulation，PWM)方式对线缆连接进行检测。在主机(Host)端通过处理器针对不同的连接器端口，通过线缆传输不同频率及占空比的方波信号，然后在从机(Slave)端的处理器上预先配置查找表，所述查找表包括不同的连接器端口对应的预设值。服务器上电之后，Host端输出相应的PWM信号，Slave端接收到PWM信号后进行解析，并与预设值进行比较，从而快速判断出Host端与Slave端的连接器端口之间的线缆连接情况。但是，这种检测方式要求Slave端配置处理器，以便于进行数据预设及解析。这样会增加设备成本，增加检测的复杂度。并且，通过预设值进行比较，随着线缆数量增多，其检测精度会不断下降。

为了解决上述技术问题，本申请实施例提供了如下解决方案。

如图1所示，图1是本申请实施例提供的一种计算设备00的结构示意图，计算设备00包括第一电路板10、PCIE模组20和两条PCIE线缆30，其中：

第一电路板10，第一电路板10上设有处理器11、第一连接器单元12、第二连接器单元13；处理器11用于向第一连接器单元12中的第一引脚14发送第一测试码流。

在一种实现方式中，第一连接器单元12和第二连接器单元13可以为X8的高速连接器。第一连接器单元12和第二连接器单元13可以对应处理器的一组X16的端口(port)。第一连接器单元12对应一组端口中的高位端口，第二连接器单元13对应该组端口中的低位端口。其中，高位端口用于传输PCIE信号中的高八位信号，低位端口用于传输同一个PCIE信号中的低八位信号。

PCIE模组20，PCIE模组20设有PCIE连接器，PCIE连接器包括第一PCIE连接单元21和第二PCIE连接单元22；第一PCIE连接单元21中的第二引脚23与第二PCIE连接单元22中的第三引脚24电连接。

其中，第一PCIE连接单元21用于传输一个PCIE信号中的高八位信号，第二PCIE连接单元22用于传输同一个PCIE信号中的低八位信号；第一连接器单元12、第二连接器单元13均用于传输八位数字信号。

其中，PCIE连接器可以为PCIE标卡连接器。第二引脚23为PCIE标卡连接器的多个引脚中传输高八位信号的引脚。第三引脚24为PCIE标卡连接器的多个引脚中传输低八位信号的引脚。

可选地，PCIE模组20包括电路板(未画出)，第一PCIE连接单元21和第二PCIE连接单元22均设置在电路板上；电路板上铺设有金属导线，金属导线用于电连接第二引脚23和第三引脚24。

两条PCIE线缆30，分别用于连接在第一连接器单元12和第一PCIE连接单元21之间，和第二连接器单元13和第二PCIE连接单元22之间，以用于电连接第一引脚14和第二引脚23，以及连接第三引脚24和第二连接器单元13中的第四引脚15。

第一电路板10上的处理器11用于检测第四引脚15是否能够接收到第一测试码流，并根据检测结果，确定PCIE线缆30是否正确连接。

可选地，所述计算设备还包括基板管理控制器(Board ManagementController，BMC)(未画出)，BMC与处理器11连接，用于接收处理器11上报的检测结果，并对所述检测结果进行显示。从而在PCIE线缆连接错误时，提醒用户及时对PCIE线缆连接进行纠正。

基于上述计算设备00，本申请实施例提供了一种PCIE线缆连接的检测方法。如图2所示，图2是本申请实施例提供的一种PCIE线缆连接的检测方法的流程示意图。本申请实施例中的主要步骤包括：

S201，向第一连接器单元的第一引脚发送第一测试码流。

具体的，基于所述第一测试码流，通过所述第一连接器单元的第一引脚发送第一高低电平信号。

其中，第一测试码流为第一连接器的唯一码流。第一测试码流包括数据位，数据位包括第一数据段和第二数据段，所述第一数据段用于表示所述第一连接器所属的处理器，所述第二数据段用于表示所述第一连接器的标识。第一连接器的标识可以包括第一连接器的序号或特征码。通过数据位对连接器进行标识，以便确定第一测试码流是否被第二连接器单元接收，从而确定PCIE线缆是否正确连接。

可选地，所述第一测试码流还包括起始位。所述起始位用于确实是否开始发送所述数据位中的有效数据。具体的，当起始位中连续出现多个比特的1、且最后一个比特为0时，可以判断在起始位后开始发送数据位中的有效数据。通过第一检测码流中的起始位，使得第二连接器单元在接收到第一测试码流之后，能够确定起始位后面的数据是有效数据，从起始位后开始提取有效数据进行分析，排除其他数据的干扰。

可选地，所述第一测试码流还包括校验位。所述校验位用于对所述数据位中的有效数据进行校验。具体的，可以采用偶校验方式对数据位中的有效数据进行校验。或者，采用奇校验方式对对数据位中的有效数据进行校验。通过校验位对有效数据进行校验，保障有效数据不会被篡改，提高的数据传输的抗干扰性。

可选的，所述第一测试码流还可以包括空闲态位，空闲态位用于表示没有数据或无效数据，空闲态位的数据全部为1。即在没有接收到有效数据的情况下，链路状态为空闲态，解析为11111111。处理器通过解析到的11111111，确定没有接收到有效数据。

如图3所示，图3是本申请实施例提供的一种第一测试码流的结构示意图。第一测试码流依次包括起始位、数据位、校验位和空闲态位。其中：

起始位可以包括16个比特，当前15个比特均为1、且最后一个比特为1时，表示开始发送数据位中的有效数据。数据位可以包括1个字节(Byte)的有效数据，也即8个比特的有效数据。Bit[7:5]表示第一连接器所属的CPU，Bit[4:0]表示第一连接器的序号。例如，Bit[7:5]＝000可以表示CPU0，Bit[7:5]＝001可以表示CPU1，Bit[7:5]＝010可以表示CPU2；Bit[7:5]＝011可以表示CPU3。Bit[7:5]＝100可以表示主板控制单元(PlatformController Hub，PCH)，Bit[7:5]＝111可以表示默认态，其他值预留。Bit[4:0]＝00000，表示连接器0；Bit[4:0]＝00001，表示连接器1；Bit[4:0]＝00010，表示连接器2；……。如果Bit[7:5]＝000，则第一连接器属于CPU0，Bit[4:0]＝00010，则表示第一连接器为连接器2，结合Bit[7:5]和Bit[4:0]，Bit[7:0]＝000 00010表示第一连接器为CPU0的连接器2。如果Bit[7:5]＝001，则第一连接器属于CPU1，Bit[4:0]＝00011，则表示第一连接器为连接器3，结合Bit[7:5]和Bit[4:0]，Bit[7:0]＝001 00011表示第一连接器为CPU1的连接器3。主板中的其他连接器表示方式与第一连接器的表示方式类似，此处不再赘述。校验位可以包括1个比特，用于对数据位中的000 00010或001 00011进行校验。空闲态位可以全部为1。

其中，第一测试码流采用单线通信协议进行传输。也即处理器向第一连接器单元的第一引脚发送第一测试码流，在到达第一引脚之后，基于第一测试码流，通过第一连接器单元的第一引脚发送高低电平信号，高低电平信号经过一条PCIE线缆到达PCIE模组20。并且，通过与另外一条PCIE线缆连接的第二连接器单元的第四引脚，接收高低电平信号。处理器基于第四引脚接收到的高低电平信号，确定接收到的测试码流。高低电平信号的频率可以为100KHz，也即一个完整的高电平加低电平的总周期为10us，高电平持续时间6us，低电平持续时间4us。第一电路板10上电后即可开始发送第一测试码流。

S202，确定第二连接器单元的第四引脚是否接收到测试码流。若第二连接器单元的第四引脚未接收到测试码流，则执行S204，若第二连接器单元的第四引脚接收到测试码流，则执行S203。

具体的，可以通过第二连接器单元的第四引脚接收第二高低电平信号，基于第二高低电平信号确定接收到的测试码流。

可选地，处理器可以将接收到的测试码流保存在第一寄存器中；并记录获取第二连接器单元的第四引脚所接收到的测试码流的时长；若所述时长达到第一预设时长，则停止获取第四引脚所接收到的测试码流，并修改第一引脚、所述第二引脚、所述第三引脚、所述第四引脚中任意一个或多个的定义。以便释放第一引脚、第二引脚、第三引脚、第四引脚中任意一个或多个，使其应用于其他功能。

可选的，若第二连接器单元的第四引脚未接收到测试码流，则处理器可以获取到链路状态为空闲态，即解析为11111111。

S203，处理器确定接收到的测试码流是否与第一测试码流一致，若不一致，则执行S204，若一致，则执行S205。

S204，确定PCIE线缆错误连接。

S205，确定PCIE线缆正确连接。

具体的，可以将接收到的测试码流与第一测试码流进行比较，确定PCIE线缆连接的检测结果，并将检测结果存储到处理器的第二寄存器中，等待BMC初始化完成后轮询第二寄存器中的检测结果。其中，所述检测结果包括所述PCIE线缆连接正确或所述PCIE线缆连接错误。

可选的，处理器向BMC上报检测结果，BMC显示检测结果。从而在PCIE线缆连接错误时，提醒用户及时对PCIE线缆连接进行纠正。

在本申请实施例中，通过连接PCIE模组20中的两个不同引脚，当PCIE模组20通过PCIE线缆30连接到第一电路板10时，第一电路板10与PCIE模组20之间构成一条环回路径。通过向第一连接器单元的第一引脚发送第一测试码流，确定第二连接器单元的第四引脚是否接收到测试码流，如果若第一测试码流与接收到的测试码流一致，则说明PCIE线缆正确连接。在PCIE线缆连接的检测过程中，不需要在PCIE模组中额外增加处理器，不需要PCIE模组参与检测过程，完全由第一电路板10进行检测，摆脱了对在PCIE模组的依赖，增加了线缆检测的通用性，降低了检测的复杂度，提高了检测效率，降低了设备成本。

在本申请实施例中，所述第一电路板为主板，所述PCIE模组为转接Riser卡或者PCIE标卡；或，所述第一电路板为Riser卡或PCIESWITCH卡，所述PCIE模组为所述PCIE标卡；或，所述第一电路板为硬盘背板，所述PCIE模组为磁盘阵列(Redundant Arrays ofIndependent Disks，RAID)卡。下面以第一电路板10为主板、以及PCIE模组20为PCIE标卡进行举例说明。

如图4所示，图4是本申请实施例提供的一种PCIE线缆连接的检测***的示意图。该检测***包括主板、PCIE标卡和两条PCIE线缆。

在一示例中，主板可以包括N个连接器组(连接器组1、连接器组2、……连接器组N)、处理器和BMC。其中：

N个连接器组用于连接PCIE标卡。每个连接器组包括两个连接器单元，也即N个连接器组包括2N个连接器单元，每个连接器组对应处理器的一组端口(port)。具体的，每个连接器组中的第一连接器单元对应一组端口中的高位端口，第二连接器单元对应该组端口中的低位端口。例如，2N个连接器单元可以均为X8高速连接器，每个连接器组中的两个X8高速连接器对应处理器的一组X16的端口，其中一个X8高速连接器对应处理器的0-7位的低位端口，另一个X8高速连接器对应处理器的8-15位的高位端口。主板的每个连接器单元可以用于传输PCIE高速信号及用户自定义的低速边带信号。

处理器，与主板的N个连接器组连接，用于通过主板的第一连接器单元中的第一引脚SBB向PCIE标卡发送第一检测码流、且通过主板的第二连接器单元中的第二引脚SBA接收PCIE标卡返回的检测码流。并且，可以基于检测码流确定PCIE标卡与主板之间的PCIE线缆的连接情况，最后将检测结果上报给BMC。其中，处理器可以为复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)、现场可编程门阵列(Field-ProgrammableGate Array，FPGA)、微控制单元(Microcontroller Unit，MCU)等具备数据处理能力的集成电路(Integrated Circuit，IC)。

BMC，可以通过本地总线(Local Bus)或串行通用输入输出(Serial GeneralPurpose Input Output，SGPIO)总线与处理器连接，用于显示处理器上报的检测结果，并通知用户PCIE标卡与主板之间的PCIE线缆的连接情况。从而在PCIE线缆连接错误时，用户可以及时对PCIE线缆连接进行纠正。BMC可以为服务器带外管理平台，例如BMC可以是管理芯片。

PCIE标卡设有PCIE连接器，PCIE连接器可以为PCIE标卡连接器。其中：

PCIE标卡是基于PCI-Express标准设计的板卡。PCIE标卡包括PCIE金手指，PCIE标卡可以通过PCIE金手指插接到PCIE标卡连接器上。PCIE标卡可以X16的PCIE标卡或X8的PCIE标卡。

PCIE标卡连接器包括插槽(slot)和印制电路板(Printed Circuit Board，PCB)，插槽焊接上PCB上。PCIE标卡通过PCIE金手指插接到插槽上，与PCIE标卡连接器连接。插槽的多个引脚可以打孔到PCB的背面直接与PCIE线缆连接，这样在PCIE标卡在插接到PCIE标卡连接器之后，PCIE标卡可以直接通过两条PCIE线缆与主板的连接器连接，从而最大限度的减少了在PCB上的走线，减少了链路损耗。

PCIE标卡连接器包括第一PCIE连接单元和第二PCIE连接单元，第一PCIE连接单元可以为插槽的多个引脚中的高位引脚，第二PCIE连接单元可以为插槽的多个引脚中的低位引脚。高位引脚与主板的一个连接器组中的一个连接器单元(连接主板中的处理器的一组端口中的高位端口)对应，低位引脚与主板的同一个连接器组中的另一个连接器单元(连接主板中的处理器的一组端口中的低位端口)对应。第一PCIE连接单元中的第二引脚与第二PCIE连接单元中的第三引脚电连接。第二引脚可以为插槽中的高位引脚的一个引脚，第三引脚插槽中的低位引脚的一个引脚。第二引脚和第三引脚的位置可以相互对应，也可以不对应。例如，第二引脚为第一PCIE连接单元中的第一排第一列位置处的引脚，第三引脚为第二PCIE连接单元中的第一排第二列位置处的引脚，两者位置不对应。

两条PCIE线缆，分别用于连接主板的每个连接器组中的第一连接器单元的第一引脚(连接主板中的处理器的一组端口中的高位端口)和第一PCIE连接单元的第二引脚连接，以及连接主板的每个连接器组中的第二连接器单元的第三引脚(连接主板中的处理器的一组端口中的高位端口)和第二PCIE连接单元的第四引脚之间。其中，第一引脚和第二引脚的位置相对应。例如，第一引脚在第一连接器单元中的第一排第一列位置处的引脚(1号引脚)，则第二引脚也相应为第一PCIE单元中的第一排第一列位置处的引脚。第三引脚和第四引脚的位置也是相对应。

其中，每条PCIE线缆的一端包括一个连接器，PCIE线缆的一端的连接器用于与主板的连接器进行对接，使得PCIE线缆的一端连接到主板上。PCIE线缆的另一端与PCIE标卡连接器连接，PCIE线缆的另一端可以直接焊接在PCIE标卡连接器上。当PCIE线缆连接到主板的连接器单元时，主板的连接器单元与PCIE标卡连接器连接，PCIE标卡连接器与PCIE标卡连接，从而实现主板与PCIE标卡的数据传输。其中，PCIE线缆可以为X8的PCIE线缆。

例如，主板的连接器组1中的连接器单元1通过X8的PCIE线缆1与PCIE标卡连接器的低位引脚连接，连接器组1中的连接器单元2通过X8的PCIE线缆2与PCIE标卡连接器的高位引脚连接。进一步的，主板的连接器组1中的连接器单元1的SBA与PCIE标卡连接器的SBA1连接，连接器组1中的连接器单元1的SBB与PCIE标卡连接器的SBB1连接，连接器组1中的连接器单元2的SBA与PCIE标卡连接器的SBA2连接，连接器组1中的连接器单元2的SBB与PCIE标卡连接器的SBB2连接。并且，PCIE标卡连接器的引脚SBB1与引脚SBA2连接。这样，连接器组1的连接器单元1的SBB、PCIE线缆1、PCIE标卡连接器的引脚SBB1、PCIE标卡连接器的引脚SBA2、PCIE线缆2和连接器组1中的连接器单元2的SBA构成一条环回路径。

以上都是PCIE线缆的正确连接方式。但是，如果主板的连接器组1中的连接器单元1通过X8的PCIE线缆1与PCIE标卡连接器的低位引脚连接，而连接器组1中的连接器单元1对应主板中的处理器中的高位端口。或者，如果主板的连接器组1中的连接器单元2与PCIE标卡连接器的高位引脚连接，而连接器组1中的连接器单元2对应主板中的处理器中的低位端口。或者，主板的连接器组1中的连接器单元1通过X8的PCIE线缆1与一个PCIE标卡连接器的低位引脚连接，连接器组1中的连接器单元2通过X8的PCIE线缆2与另一个PCIE标卡连接器的低位引脚连接。这种PCIE线缆的连接方式是错误的。

例如，如图5所示，图5是本申请实施例提供的一种PCIE线缆连接的示意图。当PCIE标卡通过PCIE线缆连接到主板时，主板的连接器单元1与PCIE线缆的连接器1连接，主板的连接器单元2与PCIE线缆的连接器2连接，主板的连接器单元1和主板的连接器单元2属于同一个连接器组1。其中，主板的连接器单元1的引脚SBB、PCIE线缆的连接器1的引脚SBB、PCIE标卡连接器的低位引脚SBB1、PCIE标卡连接器的高位引脚SBA2、PCIE线缆的连接器2的引脚SBA和主板的连接器单元2的引脚SBA构成一条环回路径1。主板通过主板的连接器单元1的引脚SBB向PCIE标卡发送第一检测码流000 00001(CPU0的连接器单元1)之后，第一检测码流000 00001经过环回路径1，返回到主板的连接器单元2。如果通过主板的连接器单元2的SBA引脚接收到的检测码流为000 00001，则确定连接到主板上的PCIE线缆连接正确。

又如，如图6所示，图6是本申请实施例提供的另一种PCIE线缆连接的示意图。当PCIE标卡通过PCIE线缆连接到主板时，主板的连接器单元1与PCIE线缆的连接器2连接，主板的连接器单元2与PCIE线缆的连接器1连接，主板的连接器单元1和主板的连接器单元2属于同一个连接器组1。主板通过主板的连接器单元1的引脚SBB向PCIE标卡发送第一检测码流000 00001(CPU0的连接器单元1)之后，第一检测码流000 00001经过PCIE线缆的连接器2、到达PCIE标卡连接器的高位引脚SBB2被截断，无法从PCIE线缆的连接器1回流到主板的连接器单元2的引脚SBA，导致通过主板的连接器单元2的SBA无法接收到检测码流，只能获取到链路状态为空闲态，即111 11111，与第一检测码流000 00001不相同，确定连接到主板上的PCIE线缆连接错误。

又如图7所示，图7是本申请实施例提供的另一种PCIE线缆连接的示意图。当PCIE标卡通过PCIE线缆连接到主板时，主板的连接器单元1与PCIE线缆1的连接器1连接，主板的连接器单元2与PCIE线缆1的连接器2连接。主板的连接器单元3与PCIE线缆2的连接器1连接，主板的连接器单元4与PCIE线缆2的连接器2连接。主板的连接器单元1和主板的连接器单元2属于同一个连接器组1，主板的连接器单元3和主板的连接器单元4属于同一个连接器组2。其中，主板的连接器单元1的引脚SBB、PCIE线缆1的连接器1的引脚SBB、PCIE标卡连接器1的低位引脚SBB1、PCIE标卡连接器1的高位引脚SBA2、PCIE线缆1的连接器2的引脚SBA和主板的连接器单元2的引脚SBA构成一条环回路径2。主板的连接器单元3的引脚SBB、PCIE线缆2的连接器1的引脚SBB、PCIE标卡连接器2的低位引脚SBB1、PCIE标卡连接器2的高位引脚SBA2、PCIE线缆2的连接器2的引脚SBA和主板的连接器4的引脚SBA构成一条环回路径3。

主板通过主板的连接器单元1的引脚SBB向PCIE标卡1发送第一检测码流00000001(CPU0的连接器单元1)之后，第一检测码流000 00001经过环回路径2，回流到主板的连接器单元2。如果通过主板的连接器单元2的SBA引脚接收到的检测码流为000 00001，则确定PCIE标卡1与主板之间的PCIE线缆1连接正确。主板通过主板的连接器单元3的引脚SBB向PCIE标卡2发送第一检测码流000 00011(CPU0的连接器3)之后，第一检测码流000 00011经过环回路径3，回流到主板的连接器单元4。如果通过主板的连接器单元4的SBA引脚接收到的检测码流为000 00011，则确定PCIE标卡2与主板之间的PCIE线缆2连接正确。

又如图8所示，图8是本申请实施例提供的另一种PCIE线缆连接的示意图。当PCIE标卡通过PCIE线缆连接到主板时，主板的连接器单元1与PCIE线缆1的连接器1连接，主板的连接器单元2与PCIE线缆2的连接器1连接。主板的连接器单元3与PCIE线缆1的连接器2连接，主板的连接器单元4与PCIE线缆2的连接器2连接。主板的连接器单元1和主板的连接器单元2属于同一个连接器组1，主板的连接器单元3和主板的连接器单元4属于同一个连接器组2。其中，主板的连接器单元1的引脚SBB、PCIE线缆1的连接器1的引脚SBB、PCIE标卡连接器1的低位引脚SBB1、PCIE标卡连接器1的高位引脚SBA2、PCIE线缆1的连接器2的引脚SBA和主板的连接器单元3的引脚SBA构成一条环回路径4。主板的连接器单元2的引脚SBB、PCIE线缆2的连接器1的引脚SBB、PCIE标卡连接器2的低位引脚SBB1、PCIE标卡连接器2的高位引脚SBA2、PCIE线缆2的连接器2的引脚SBA和主板的连接器单元4的引脚SBA构成一条环回路径5。

通过主板的连接器单元1的引脚SBB发送第一检测码流000 00001，第一检测码流00000001经过环回路径4到达主板的连接器单元3，通过主板的连接器单元2的引脚SBA无法接收到检测码流000 00001，只能获取链路状态为空闲态，即111 11111。通过主板的连接器单元2的引脚SBB发送第一检测码流000 00010，第一检测码流000 00010经过环回路径5到达主板的连接器单元4。通过主板的连接器单元3的引脚SBB发送第一检测码流00000011，第一检测码流000 00011到达PCIE标卡1后被截断，通过主板的连接器单元4的引脚SBA实际接收到的是主板的连接器单元2发送的第一检测码流000 00010。综上所述，通过主板的连接器单元2的引脚SBA无法接收到通过主板的连接器单元1的引脚SBB发送的第一检测码流00000001，确定PCIE标卡1与主板之间的PCIE线缆连接错误。通过主板的连接器单元4的引脚SBA接收到的检测码流000 00010与通过主板的连接器单元3的引脚SBB发送的第一检测码流000 00011不相同，确定PCIE标卡2与主板之间的PCIE线缆连接错误。

在本申请实施例中，通过连接PCIE标卡连接器中的两个不同引脚，当PCIE标卡通过PCIE线缆连接到主板时，主板中的一个连接器组与PCIE标卡之间构成一条环回路径。通过主板中的连接器组中的一个连接器向PCIE标卡发送第一检测码流，通过同一连接器组中的另一个连接器接收检测码流，如果接收到的检测码流与第一检测码流相同，则说明PCIE标卡与主板之间的PCIE线缆连接正确。在PCIE线缆连接的检测过程中，不需要在从机端额外增加处理器，不需要PCIE标卡设备参与检测过程，完全由主机进行检测，摆脱了对PCIE标卡设备的依赖，增加了线缆检测的通用性，降低了检测的复杂度，提高了检测效率，降低了设备成本。

需要说明的是，本申请实施例中的PCIE标卡也可以替换为PCIE转接卡(riser卡)或背板等。例如，当背板通过PCIE线缆连接到主板上，按照上述相同的检测方法对连接到主板的PCIE线缆连接的情况进行检测。此外，本申请实施例并不局限应用于PCIE标卡连接主板的场景，还可以应用于磁盘阵列(Redundant Arrays of Independent Disks，RAID)卡连接硬盘背板，Retimer卡连接PCIE设备，PCIE转换(Switch)卡连接PCIE设备等场景。

本申请实施例可以根据上述方法示例进行功能模块的划分，例如，可以对应各个功能划分各个功能模块，也可以将两个或两个以上的功能集成在一个处理模块中。上述集成的模块既可以使用硬件的形式实现，也可以使用软件功能模块的形式实现。需要说明的是，本申请实施例中对模块的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。下面以使用对应各个功能划分各个功能模块为例进行说明。

如图9所示，图9是本申请实施例提供的一种PCIE线缆连接的检测装置的结构示意图。该检测装置可以包括发送模块901、接收模块902和处理模块903。发送模块901、接收模块902可以与外部进行通信，发送模块901、接收模块902还可以称为通信接口、收发单元或收发模块，处理模块903可以执行处理相关动作。该发送模块901、接收模块902和处理模块903可以用于执行上文方法实施例中第一电路板中的处理器所执行的动作。

在一种可能的设计中，该检测装置可实现对应于上文方法实施例中的第一电路板中的处理器执行的步骤或者流程，例如，可以为第一电路板中的处理器，或者配置于第一电路板中的处理器中的芯片或电路。

发送模块901，用于向所述第一连接器单元的第一引脚发送第一测试码流；

接收模块902，用于获取所述第二连接器单元的第四引脚所接收到的测试码流；

处理模块903，用于若所述第一测试码流与所述接收到的测试码流一致，则确定所述PCIE线缆正确连接。

可选地，处理模块903，还用于若所述第二连接器单元的第四引脚未接收到测试码流，则确定所述PCIE线缆错误连接。

可选地，处理模块903，还用于若所述第一测试码流与所述接收到的测试码流不一致，则确定所述PCIE线缆错误连接。

可选地，发送模块901，还用于向BMC上报检测结果，所述检测结果用于所述BMC显示，所述检测结果包括所述PCIe线缆错误连接或所述PCIe线缆正确连接。

可选地，发送模块901，还用于基于所述第一测试码流，通过所述第一连接器单元的第一引脚发送第一高低电平信号；

接收模块902，还用于通过所述第二连接器单元的第四引脚接收第二高低电平信号，基于所述第二高低电平信号确定所述接收到的测试码流。

可选地，处理模块903，还用于将所述接收到的测试码流保存在第一寄存器中；并记录获取所述第二连接器单元的第四引脚所接收到的测试码流的时长；若所述时长达到第一预设时长，则停止获取所述第四引脚所接收到的测试码流，并修改所述第一引脚、所述第二引脚、所述第三引脚、所述第四引脚中任意一个或多个的定义。

需要说明的是，各个模块的实现还可以对应参照图2所示的方法实施例的相应描述，执行上述实施例中第一电路板中的处理器所执行的方法和功能。

本申请实施例还提供了一种芯片***，该芯片***包括处理器，用于支持计算设备以实现上述任一实施例中所涉及的功能，例如确定PCIE线缆是否连接正确。在一种可能的设计中，所述芯片***还可以包括存储器，所述存储器，用于计算设备必要的程序指令和数据。该芯片***，可以由芯片构成，也可以包含芯片和其他分立器件。其中，芯片***的输入和输出，分别对应方法实施例主板中的处理器的接收与发送操作。

根据本申请实施例提供的方法，本申请还提供一种计算机程序产品，该计算机程序产品包括：计算机程序，当该计算机程序在计算机上运行时，使得该计算机执行图2所示实施例中任意一个实施例的方法。

根据本申请实施例提供的方法，本申请还提供一种计算机可读介质，该计算机可读介质存储有计算机程序，当该计算机程序在计算机上运行时，使得该计算机执行图2所示实施例中任意一个实施例的方法。

在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(digital subscriber line，DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如，软盘、硬盘、磁带)、光介质(例如，高密度数字视频光盘(digital video disc，DVD))、或者半导体介质(例如，固态硬盘(solid state disc，SSD))等。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种计算设备，其特征在于，包括：

第一电路板，所述第一电路板上设有处理器、第一连接器单元、第二连接器单元；所述处理器用于向所述第一连接器单元中的第一引脚发送第一测试码流；

高速串行计算机扩展总线PCIE模组，所述PCIE模组设有PCIE连接器，所述PCIE连接器包括第一PCIE连接单元和第二PCIE连接单元；所述第一PCIE连接单元中的第二引脚与所述第二PCIE连接单元中的第三引脚电连接；

两条PCIE线缆，分别用于连接在所述第一连接器单元和所述第一PCIE连接单元之间，和所述第二连接器单元和所述第二PCIE连接单元之间，以用于电连接所述第一引脚和所述第二引脚，以及电连接所述第三引脚和所述第二连接器单元中的第四引脚；

处理器，所述处理器用于检测所述第四引脚是否能够接收到所述第一测试码流，并根据检测结果，确定所述PCIE线缆是否正确连接。

2.如权利要求1所述的计算设备，其特征在于，所述第一PCIE连接单元用于传输一个PCIE信号中的高八位信号，所述第二PCIE连接单元用于传输同一个PCIE信号中的低八位信号；

所述第一连接器单元、第二连接器单元均用于传输八位数字信号。

3.如权利要求1所述的计算设备，其特征在于，所述PCIE模组包括电路板，所述第一PCIE连接单元和第二PCIE连接单元均设置在所述电路板上；

所述电路板上铺设有金属导线，所述金属导线用于电连接所述第二引脚和所述第三引脚。

4.如权利要求1所述的计算设备，其特征在于，所述第一电路板为主板，所述PCIE模组为转接Riser卡或者PCIE标卡；或

所述第一电路板为Riser卡或PCIESWITCH卡，所述PCIE模组为PCIE标卡；或

所述第一电路板为硬盘背板，所述PCIE模组为磁盘阵列RAID卡。

5.如权利要求1所述的计算设备，其特征在于，所述计算设备还包括基板管理控制器BMC，所述BMC与所述处理器连接，用于接收所述处理器上报的检测结果，并对所述检测结果进行显示。

6.如权利要求1所述的计算设备，其特征在于，所述第一测试码流包括数据位，所述数据位包括第一数据段和第二数据段，所述第一数据段用于表示所述第一连接器所属的处理器，所述第二数据段用于表示所述第一连接器的标识。

7.如权利要求6所述的计算设备，其特征在于，所述第一测试码流还包括起始位和/或校验位，所述起始位用于确实是否开始发送所述数据位中的有效数据，所述校验位用于对所述数据位中的有效数据进行校验。

8.一种PCIE线缆连接的检测方法，用于权利要求1至7任意一项所述的计算设备，其特征在于，所述方法包括：

向所述第一连接器单元的第一引脚发送第一测试码流；

获取所述第二连接器单元的第四引脚所接收到的测试码流；

若所述第二连接器单元的第四引脚所接收到的测试码流与所述第一测试码流与一致，则确定PCIE线缆正确连接。

9.如权利要求8所述的方法，其特征在于，所述方法还包括：

若所述第二连接器单元的第四引脚未接收到测试码流，则确定所述PCIE线缆错误连接，和/或

若所述第一测试码流与所述接收到的测试码流不一致，则确定所述PCIE线缆错误连接。

10.如权利要求9所述的方法，其特征在于，所述方法还包括：

向BMC上报检测结果，所述检测结果用于所述BMC显示，所述检测结果包括所述PCIe线缆错误连接或所述PCIe线缆正确连接。

11.如权利要求8-10任一项所述的方法，其特征在于，所述向所述第一连接器单元的第一引脚发送第一测试码流包括：

基于所述第一测试码流，通过所述第一连接器单元的第一引脚发送第一高低电平信号；

所述获取所述第二连接器单元的第四引脚所接收到的测试码流，包括：

通过所述第二连接器单元的第四引脚接收第二高低电平信号，基于所述第二高低电平信号确定所述接收到的测试码流。

12.如权利要求8-10任一项所述的方法，其特征在于，所述获取所述第二连接器单元的第四引脚所接收到的测试码流，包括：

将所述接收到的测试码流保存在第一寄存器中；并记录获取所述第二连接器单元的第四引脚所接收到的测试码流的时长；

若所述时长达到第一预设时长，则停止获取所述第四引脚所接收到的测试码流，并修改所述第一引脚、所述第二引脚、所述第三引脚、所述第四引脚中任意一个或多个的定义。

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