CN115440796B - 一种超结器件终端保护的版图结构 - Google Patents

一种超结器件终端保护的版图结构 Download PDF

Info

Publication number
CN115440796B
CN115440796B CN202211305048.4A CN202211305048A CN115440796B CN 115440796 B CN115440796 B CN 115440796B CN 202211305048 A CN202211305048 A CN 202211305048A CN 115440796 B CN115440796 B CN 115440796B
Authority
CN
China
Prior art keywords
region
conductive type
pillars
type
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202211305048.4A
Other languages
English (en)
Other versions
CN115440796A (zh
Inventor
柴展
栗终盛
罗杰馨
徐大朋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Gongcheng Semiconductor Technology Co Ltd
Original Assignee
Shanghai Gongcheng Semiconductor Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Gongcheng Semiconductor Technology Co Ltd filed Critical Shanghai Gongcheng Semiconductor Technology Co Ltd
Priority to CN202211305048.4A priority Critical patent/CN115440796B/zh
Publication of CN115440796A publication Critical patent/CN115440796A/zh
Application granted granted Critical
Publication of CN115440796B publication Critical patent/CN115440796B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种超结器件终端保护的版图结构，所述版图结构包括过渡区及终端区；所述角部区域包括：交替排布的所述第一导电类型柱和所述第二导电类型柱，其中，至少一条斜向第二导电类型柱与行方向呈一定夹角斜向延伸至位于所述过渡区内的第二导电类型基区，所述斜向第二导电类型柱靠近所述第一侧边区域的一侧存在多条所述第一导电类型柱及所述第二导电类型柱沿列方向延伸，所述斜向第二导电类型柱靠近所述第二侧边区域的一侧存在多条所述第一导电类型柱及所述第二导电类型柱沿列方向延伸。本发明提供的超结器件终端保护的版图结构能够解决现有超结器件，在其终端区的角部区域耗尽层耗尽状态不理想，影响器件的漏源击穿电压的问题。

Description

一种超结器件终端保护的版图结构
技术领域
本发明涉及功率半导体器件领域，特别是涉及一种超结器件终端保护的版图结构。
背景技术
常规的功率半导体器件的导通电阻随耐压增长导致功耗急剧增加。以超结(Super-Junction)器件为代表的电荷平衡类器件的出现打破了这一限制，改善了导通电阻和耐压之间的制约关系，可同时实现低通态功耗和高阻断电压，因此迅速在各种高能效场合取得应用，市场前景非常广泛。
在超结器件中，其采用交替相间的P型柱和N型柱结构替代传统功率器件中单一导电类型材料作为电压维持层，在漂移区中引入了横向电场；且P型柱、N型柱满足电荷平衡条件，在反向偏压下，P型柱和N型柱将完全耗尽，只有外部电压大于内部的横向电场，才能将此区域击穿，所以，这个区域(有源区，并且有源区又分为电荷流动区及位于电荷流动区四周的过渡区)的耐压极高，能够达到提高击穿电压并降低导通电阻的目的。
目前应用最广泛的超结器件的终端结构是采用和有源区相同的结构，如图1所示，为其中应用最广泛的超结器件(N型沟道器件)的版图结构，可以看出，终端区内也具有多个交替的P型柱和N型柱，并且，与有源区内的P型柱和N型柱的延伸方向相同，都是沿列方向延伸；但是，如图1所示，位于有源区上侧及下侧的终端区31内的P型柱和N型柱可以视为由有源区内的P型柱和N型柱列向延伸形成，在这些N型柱和P型柱的上端形成有P基区(图中斜线阴影代表P基区，也即P-body)，与之相对比的是，位于有源区左侧及右侧的终端区32内的P型柱和N型柱的上端未形成有P基区，因此位于有源区左侧及右侧的终端区32未有P型基区的保护，使得终端区32与终端区31的场电压零点不一致，耗尽层耗尽状态不理想，易发生提前击穿，影响器件的漏源击穿电压(BVdss耐压)。
对于改进型的超结器件终端的版图结构，如图2所示，位于有源区左侧及右侧的终端区22内的P型柱和N型柱的延伸方向沿行方向延伸，行方向延伸的N型柱及P型柱延伸至有源区内，受到P型基区的保护，使得位于有源区左侧及右侧的终端区22与位于有源区上侧及下侧的终端区21的场电压零点一致；但是，对于位于拐角处的终端区23，其内部的N型柱及P型柱由于无法延伸至有源区内，还是存在场电压零点不一致，易发生提前击穿，影响器件的击穿电压的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超结器件终端保护的版图结构，用于解决现有超结器件，在其终端区的拐角区域耗尽层耗尽状态不理想，影响器件的漏源击穿电压的问题。
为实现上述目的，本发明提供一种超结器件终端保护的版图结构，所述版图结构包括过渡区及终端区，所述终端区设置于所述过渡区的外周；
所述终端区划分为第一侧边区域、第二侧边区域及角部区域，所述第一侧边区域沿行方向设置，所述第二侧边区域沿列方向设置，所述角部区域位于相邻所述第一侧边区域和所述第二侧边区域的交汇处；
所述第一侧边区域、所述第二侧边区域及所述角部区域均包括交替排布的第一导电类型柱和第二导电类型柱，所述角部区域还包括至少一根斜向第二导电类型柱，所述斜向第二导电类型柱将所述角部区域划分为靠近所述第一侧边区域的第一区及靠近所述第二侧边区域的第二区；
其中，至少一根所述斜向第二导电类型柱斜向延伸至位于所述过渡区内的第二导电类型基区，所述第一区内的所述第一导电类型柱及所述第二导电类型柱交替排布并沿列方向延伸，所述第二区内的所述第一导电类型柱及所述第二导电类型柱交替排布并沿行方向延伸。
可选地，所述斜向第二导电类型柱的数量为奇数根。
可选地，斜向柱与行方向呈45°夹角。
可选地，所述第一区内所有柱的长度沿远离所述第一侧边区域的方向逐渐减小，所述第二区内所有柱的长度沿远离所述第二侧边区域的方向逐渐减小。
可选地，所述第一侧边区域、所述第二侧边区域及所述角部区域中的所述第一导电类型柱的宽度均相同，所述第一侧边区域、所述第二侧边区域及所述角部区域中的所述第二导电类型柱的宽度均相同。
可选地，所述第一侧边区域内的所述第一导电类型柱及所述第二导电类型柱沿列方向延伸至位于所述过渡区内的第二导电类型基区；所述第二侧边区域内的所述第一导电类型柱及所述第二导电类型柱沿行方向延伸至位于所述过渡区内的第二导电类型基区。
可选地，所述过渡区内的第一导电类型柱及第二导电类型柱交替排布，且所述第一导电类型柱及所述第二导电类型柱上方形成有所述第二导电类型基区。
可选地，所述版图结构还包括电荷流动区，所述过渡区位于所述电荷流动区与所述终端区之间，所述电荷流动区内的第一导电类型柱及第二导电类型柱交替排布，且所述第二导电类型柱上方形成有所述第二导电类型基区。
可选地，所述第一导电类型为N型，所述第二导电类型为P型。
可选地，所述版图结构还包括截止环，所述截止环位于所述终端区的外周。
如上所述，本发明的超结器件终端保护的版图结构，角部区域内存在至少一条所述第二导电类型柱直接斜向延伸至过渡区内，也即直接连接到过渡区内的第二导电类型基区，能够确保角部区域的场电压零点与第一侧边区域的场电压零点及第二侧边区域的场电压零点一致，使得角部区域不会提前击穿，提高了器件的击穿电压。
附图说明
图1显示为背景技术中所述终端区内的P型柱及N型柱全部沿列方向延伸的超结器件终端保护的版图结构。
图2显示为背景技术中所述位于有源区左侧及右侧的终端区内的P型柱及N型柱沿行方向延伸的超结器件终端保护的版图结构。
图3显示为发明所述超结器件终端保护的版图结构。
图4显示为发明所述超结器件终端保护的版图结构的四分之一等份。
图5显示为发明所述角部区域的立体结构示意图。
组件标号说明
10 超结器件终端保护的版图结构
A-A’，B-B’ 超结器件终端保护的版图结构的两条中心轴线
11 超结器件终端保护的版图结构的四分之一等份
111 电荷流动区
112 过渡区
120 终端区
121 第一侧边区域
122 第二侧边区域
123 角部区域
130 N型柱(第一导电类型柱)
140 P型柱(第二导电类型柱)
141 斜向P型柱(斜向第二导电类型柱)
150 P基区(第二导电类型基区)
160 截止区
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个结构或特征与其他结构或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于……之间”表示包括两端点值。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
请参阅图3至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本实施例提供一种超结器件终端保护的版图结构10，如图3所示，所述版图结构包括过渡区112及终端区120。
本实施例中，为了方便说明，如图3所示，沿超结器件终端保护的版图结构10的两条中心轴线(轴线A-A’及轴线B-B’)，将超结器件终端保护的版图结构10划分为4等份的结构；由于4等份结构内的版图图形中心对称，各等份间仅有延伸方向上的差异，因此在此处仅描述其中一个等份并不会构成对本发明的限制；此后将基于位于左上角的四分之一等份11作为示例对超结器件的版图结构10进行说明。
所述终端区120设置于所述过渡区112的外周；所述过渡区112内的第一导电类型柱130及第二导电类型柱140交替排布，且所述第一导电类型柱130及所述第二导电类型柱140上方形成有所述第二导电类型基区150。
本实施例中，如图3所示，在超结器件终端保护的版图结构10内的不同区域内都具有第一导电类型柱130及第二导电类型柱140，第一导电类型柱130及第二导电类型柱140交替排布，在不同的区域内的第一导电类型柱130及第二导电类型柱140存在延伸方向的不同、掺杂浓度的不同、及柱长的不同。其中，过渡区112内的若干个第二导电类型柱140及若干个第一导电类型柱130的上方都形成有第二导电类型基区150(图中斜线阴影区域即为第二导电类型基区150)，相对应的，位于终端区120内的第二导电类型柱140及第一导电类型柱130的上方都未形成有第二导电类型基区150。需要说明的是，第一导电类型柱130既可以是N型柱也可以是P型柱，第二导电类型柱140既可以是N型柱也可以是P型柱，并且，第一导电类型柱130的导电类型与第二导电类型柱140的导电类型相反；作为示例，本实施例以沟道区为N型的超结器件作为示例对超结器件终端保护的版图结构10进行说明，也即第一导电类型N型，第二导电类型P型，在一些变化实施例中，其他拓扑结构的超结单元也同样适用于本发明的超结器件。
具体的，所述版图结构10还包括电荷流动区111。
本实施例中，如图3所示，电荷流动区111位于沿超结器件终端保护的版图结构10中间区域，终端区120位于电荷流动区111的外周，过渡区112位于电荷流动区111及终端区120之间；其中，在电荷流动区111内，所有的P型柱140及N型柱130的长度相同，都是沿列方向延伸，并且仅在P型柱140上方形成有P型基区150(P基区宽度与P型柱宽度相同)；需要说明的是，在一些实施例中，在电荷流动区111上的P型基区也可以比P型柱的宽度稍宽，有部分区域是形成在N型柱的上端，但是不会完全覆盖一个N型柱，预先为超结器件预留出足够的沟道区宽度。
所述终端区120划分为第一侧边区域121、第二侧边区域122及角部区域123，所述第一侧边区域121沿行方向设置，所述第二侧边区域122沿列方向设置，所述角部区域123位于相邻所述第一侧边区域121和所述第二侧边区域122的交汇处。
本实施例中，如图2及3所示，将位于过渡区112正上方及正下方的终端区120定义为第一侧边区域121，将位于过渡区112正左方及正右方的终端区120定义为第二侧边区域122，将位于终端区四个拐角处的矩形区域定义为角部区域123，则角部区域123将第一侧边区域121及第二侧边区域122间隔开来。
具体的，所述第一侧边区域121、所述第二侧边区域122及所述角部区域123均包括交替排布的第一导电类型柱130和第二导电类型柱140，所述角部区域123还包括至少一根斜向第二导电类型柱141，所述斜向第二导电类型柱141将所述角部区域划分为靠近所述第一侧边区域121的第一区及靠近所述第二侧边区域122的第二区；其中，至少一根所述斜向第二导电类型柱141斜向延伸至位于所述过渡区内的第二导电类型基区150，所述第一区内的所述第一导电类型柱130及所述第二导电类型柱140交替排布并沿列方向延伸，所述第二区内的所述第一导电类型柱130及所述第二导电类型柱140交替排布并沿行方向延伸。
本实施例中，如图4所示，在位于左上角的四分之一等份11中，角部区域123正右侧的终端区即为第一侧边区域121，位于角部区域123正下侧的终端区即为第二侧边区域122；在角部区域121内，位于斜向P型柱141右侧的角部区域123为第一区，第一区内的P型柱和N型柱沿列方向延伸；位于斜向P型柱141下侧的角部区域123为第二区，第二区内的P型柱和N型柱沿行方向延伸。
并且，如图4及图5所示，斜向P型柱141延伸至过渡区112内，也即，直接连接到过渡区112内的P型基区150内，由于P型基区150能够保护终端区120使其免受器件不同材料层间结合处的界面表面态及电荷集中的影响，因此角部区域123受到了P型基区150的保护，这能够确保角部区域123的场电压零点与第一侧边区域121的场电压零点及第二侧边区域122的场电压零点一致，在耗尽层耗尽时，耗尽能够从同一位置出发，使得角部区域123不会提前击穿，并使得超结器件的耐压更加均匀，提高了超结器件的击穿电压。
同时，在超结器件内，耗尽层扩展时，是近似球形扩展，由于角部区域123内的存在沿斜向延伸的P型柱140，当耗尽层扩展至角部区域123时，可以沿斜向向角部区域123内扩展，使得耗尽层扩展更加平滑，提高超结器件的击穿电压。
更具体的，所述第一区内所有柱的长度沿远离所述第一侧边区域121的方向逐渐减小，所述第二区内所有柱的长度沿远离所述第二侧边区域122的方向逐渐减小。
本实施例中，由于斜向P型柱141是斜向的，第一区内的P型柱及N型柱与第一侧边区121的距离愈远，柱长愈短；第二区内的P型柱及N型柱与第二侧边区122的距离愈远，柱长愈短。
更具体的，所述斜向第二导电类型柱141的数量为奇数根。
本实施例中，其中一条斜向P型柱141的中心轴线与角部区域123的斜对角线重叠，并且，这根P型柱141的柱长最长，其余的斜向P型柱141及斜向N型柱在其两侧交替间隔排布，由于与角部区域123的斜对角线重叠的柱的类型为P型柱，与第一区及第二区相邻的斜向柱为N型柱，因此，斜向P型柱的数量相较于斜向N型柱的数量少一条，且为奇数根。
更具体的，斜向柱与行方向呈45°夹角。
本实施例中，如图4及图5所示，角部区域的斜对角线与行方向呈45°，斜向排布的N型柱及N型柱与行方向也沿45°夹角斜向延伸；作为示例，当斜向P型柱141仅有一条时，在其两侧分别为呈等腰直角三角形的两个区域，第一区及第二区，并且，斜向P型柱两侧各有一根斜向N型柱将斜向P型柱141与这两个区域分别间隔开来，其中，位于第一区内的P型柱及N型柱沿行方向延伸，位于第二区内的P型柱及N型柱沿列方向延伸，并且第一区及第二区以斜向P型柱141的中线为中心轴线对称分布。
需要额外说明的是，在版图结构10内，无论是沿列方向延伸的P型柱140，还是沿行方向延伸的P型柱140，又或者是沿斜向延伸的斜向P型柱141及斜向N型柱，每条P型柱的首端及尾端都不会与另一条P型柱接触，其之间存在一定的间距，该间距小于等于P型柱140或N型柱130的宽度。
具体的，所述第一侧边区域内121的所述第一导电类型柱130及所述第二导电类型柱140沿列方向延伸至位于所述过渡区112内的第二导电类型基区150；所述第二侧边区域122内的所述第一导电类型柱130及所述第二导电类型柱140沿行方向延伸至位于所述过渡区112内的第二导电类型基区150。
本实施例中，如图4及图5所示，位于第一侧边区域121内的P型柱及N型柱是由位于过渡区112内的P型柱140及N型柱130沿列方向延伸形成的，位于第二侧边区域122内的P型柱140及N型柱130则是由位于过渡区112内的P型柱及N型柱沿行方向延伸形成的，这有利于确保第一侧边区域121的场电压零点与第二侧边区域122的场电压零点保持一致。
更具体的，所述第一侧边区域121、所述第二侧边区域122及所述角部区域123中的所述第一导电类型柱130的宽度均相同，所述第一侧边区域121、所述第二侧边区域122及所述角部区域123中的所述第二导电类型柱140的宽度均相同。
本实施例中，电荷流动区111、过渡区112、第一侧边区域121及第二侧边区域122内的N型柱130的宽度及浓度都相同，电荷流动区111、过渡区112、第一侧边区域121及第二侧边区域122内的P型柱的宽度及浓度也都相同；并且，N型柱130的宽度和浓度的乘积与P型柱140的宽度和浓度的乘积相等，这能够使得每条N型柱130都会被位于其两侧的P型柱140完全耗尽，显示出本征特性，有利于提高超结器件的击穿电压。
具体的，所述版图结构10还包括截止环160，所述截止环160位于所述终端区120的外周。
本实施例中，在终端区120内，N型柱130与P型柱140的交替排列的外侧还设置有截止环160，截止环160的导电类型为N型，相对于N型衬底，其为N+掺杂，掺杂浓度大于1e16cm-3。
综上所述，本发明提供的超结器件终端保护的版图结构，角部区域内存在至少一条所述第二导电类型柱直接斜向延伸至过渡区内，也即直接连接到过渡区内的第二导电类型基区，能够确保角部区域的场电压零点与第一侧边区域的场电压零点及第二侧边区域的场电压零点一致，使得角部区域不会提前击穿，提高了器件的击穿电压。因此，本发明具有极大的产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种超结器件终端保护的版图结构，其特征在于，所述版图结构包括过渡区及终端区，所述终端区设置于所述过渡区的外周；
所述终端区划分为第一侧边区域、第二侧边区域及角部区域，所述第一侧边区域沿行方向设置，所述第二侧边区域沿列方向设置，所述角部区域位于相邻所述第一侧边区域和所述第二侧边区域的交汇处；
所述第一侧边区域、所述第二侧边区域及所述角部区域均包括交替排布的第一导电类型柱和第二导电类型柱，所述角部区域还包括至少一根斜向第二导电类型柱，所述斜向第二导电类型柱将所述角部区域划分为靠近所述第一侧边区域的第一区及靠近所述第二侧边区域的第二区；
其中，至少一根所述斜向第二导电类型柱斜向延伸至位于所述过渡区内的第二导电类型基区，所述第一区内的所述第一导电类型柱及所述第二导电类型柱交替排布并沿列方向延伸，所述第二区内的所述第一导电类型柱及所述第二导电类型柱交替排布并沿行方向延伸，所述第一侧边区域、所述第二侧边区域及所述角部区域中的所述第一导电类型柱的宽度均相同，所述第一侧边区域、所述第二侧边区域及所述角部区域中的所述第二导电类型柱的宽度均相同。
2.根据权利要求1所述的超结器件终端保护的版图结构，其特征在于，所述斜向第二导电类型柱的数量为奇数根。
3.根据权利要求1-2任一项所述的超结器件终端保护的版图结构，其特征在于，斜向柱与行方向呈45°夹角。
4.根据权利要求1所述的超结器件终端保护的版图结构，其特征在于，所述第一区内所有柱的长度沿远离所述第一侧边区域的方向逐渐减小，所述第二区内所有柱的长度沿远离所述第二侧边区域的方向逐渐减小。
5.根据权利要求1所述的超结器件终端保护的版图结构，其特征在于，所述第一侧边区域内的所述第一导电类型柱及所述第二导电类型柱沿列方向延伸至位于所述过渡区内的第二导电类型基区；所述第二侧边区域内的所述第一导电类型柱及所述第二导电类型柱沿行方向延伸至位于所述过渡区内的第二导电类型基区。
6.根据权利要求1所述的超结器件终端保护的版图结构，其特征在于，所述过渡区内的第一导电类型柱及第二导电类型柱交替排布，且所述第一导电类型柱及所述第二导电类型柱上方形成有所述第二导电类型基区。
7.根据权利要求1所述的超结器件终端保护的版图结构，其特征在于，所述版图结构还包括电荷流动区，所述过渡区位于所述电荷流动区与所述终端区之间，所述电荷流动区内的第一导电类型柱及第二导电类型柱交替排布，且所述第二导电类型柱上方形成有所述第二导电类型基区。
8.根据权利要求1所述的超结器件终端保护的版图结构，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
9.根据权利要求1所述的超结器件终端保护的版图结构，其特征在于，所述版图结构还包括截止环，所述截止环位于所述终端区的外周。
CN202211305048.4A 2022-10-24 2022-10-24 一种超结器件终端保护的版图结构 Active CN115440796B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211305048.4A CN115440796B (zh) 2022-10-24 2022-10-24 一种超结器件终端保护的版图结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211305048.4A CN115440796B (zh) 2022-10-24 2022-10-24 一种超结器件终端保护的版图结构

Publications (2)

Publication Number Publication Date
CN115440796A CN115440796A (zh) 2022-12-06
CN115440796B true CN115440796B (zh) 2023-08-15

Family

ID=84252518

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211305048.4A Active CN115440796B (zh) 2022-10-24 2022-10-24 一种超结器件终端保护的版图结构

Country Status (1)

Country Link
CN (1) CN115440796B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623504A (zh) * 2012-03-29 2012-08-01 无锡新洁能功率半导体有限公司 具有新型终端结构的超结半导体器件及其制造方法
CN103165670A (zh) * 2011-12-09 2013-06-19 上海华虹Nec电子有限公司 超级结器件的终端保护结构
CN204243047U (zh) * 2014-11-03 2015-04-01 吉林华微电子股份有限公司 沟槽超级结半导体器件的正交超级结拐角终端
CN105161518A (zh) * 2015-06-18 2015-12-16 中航（重庆）微电子有限公司 超级结布局结构
CN106711191A (zh) * 2017-02-14 2017-05-24 无锡新洁能股份有限公司 具有终端保护区的超结半导体器件及其制造方法
WO2017187856A1 (ja) * 2016-04-27 2017-11-02 三菱電機株式会社 半導体装置
CN108428732A (zh) * 2017-02-15 2018-08-21 深圳尚阳通科技有限公司 超结器件及其制造方法
CN108987459A (zh) * 2018-07-25 2018-12-11 王永贵 一种功率器件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006005275A (ja) * 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子
KR20070015309A (ko) * 2005-07-30 2007-02-02 페어차일드코리아반도체 주식회사 고전압 반도체소자

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165670A (zh) * 2011-12-09 2013-06-19 上海华虹Nec电子有限公司 超级结器件的终端保护结构
CN102623504A (zh) * 2012-03-29 2012-08-01 无锡新洁能功率半导体有限公司 具有新型终端结构的超结半导体器件及其制造方法
CN204243047U (zh) * 2014-11-03 2015-04-01 吉林华微电子股份有限公司 沟槽超级结半导体器件的正交超级结拐角终端
CN105161518A (zh) * 2015-06-18 2015-12-16 中航（重庆）微电子有限公司 超级结布局结构
WO2017187856A1 (ja) * 2016-04-27 2017-11-02 三菱電機株式会社 半導体装置
CN106711191A (zh) * 2017-02-14 2017-05-24 无锡新洁能股份有限公司 具有终端保护区的超结半导体器件及其制造方法
CN108428732A (zh) * 2017-02-15 2018-08-21 深圳尚阳通科技有限公司 超结器件及其制造方法
CN108987459A (zh) * 2018-07-25 2018-12-11 王永贵 一种功率器件

Also Published As

Publication number Publication date
CN115440796A (zh) 2022-12-06

Similar Documents

Publication Publication Date Title
US8957502B2 (en) Semiconductor device
US7919824B2 (en) Semiconductor device and method of manufacturing the same
US8748982B2 (en) High breakdown voltage semiconductor device
JP6139356B2 (ja) 半導体装置
KR101355230B1 (ko) 전하 균형 전력 디바이스의 주변 설계
US10020388B2 (en) Insulated gate bipolar transistor including charge injection regions
WO2011013379A1 (en) Semiconductor apparatus
US6768167B2 (en) MIS semiconductor device and the manufacturing method thereof
US20100230745A1 (en) Power semiconductor device
KR100206555B1 (ko) 전력용 트랜지스터
US20030052329A1 (en) Semiconductor device
US20100264489A1 (en) Semiconductor device
TWI407568B (zh) 半導體元件
US8076672B2 (en) Passivation structure with voltage equalizing loops
JP2003008014A (ja) 半導体装置
US11430781B2 (en) Semiconductor die
CN113345965B (zh) 一种具有电场屏蔽结构的沟槽栅mosfet器件
CN101577276A (zh) 绝缘栅型半导体装置
US20210005746A1 (en) Silicon carbide semiconductor device
CN115440796B (zh) 一种超结器件终端保护的版图结构
CN115602709B (zh) 一种超结器件终端保护的版图结构
CN214848640U (zh) 超结mosfet器件
CN115497934B (zh) 一种超结器件终端保护的版图结构
CN113327982A (zh) 超结mosfet器件及芯片
KR102598676B1 (ko) 필러 구조물 및 이를 포함하는 수퍼 정션 반도체 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant