KR102253692B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는 N 도전형을 갖는 제1 반도체 층; 및 제1 반도체 층 상에 형성되고, 액티브 영역, 프레임 영역 및 터미네이션 영역을 포함하는 제2 반도체 층을 포함하고, 액티브 영역은, 복수의 제1 P 필러 및 복수의 제1 P 필러 사이에 형성된 제1 N 필러를 포함하고, 프레임 영역은, P 도전형을 갖고 제1 방향으로 연장되도록 형성된 상부 프레임 영역 및 상부 프레임 영역 하부에 형성되고 복수의 제2 P 필러 및 복수의 제2 P 필러 사이에 형성된 제2 N 필러를 포함하는 하부 프레임 영역을 포함하고, 터미네이션 영역은, P 도전형을 갖고 제1 방향으로 연장되도록 형성된 상부 터미네이션 영역, 상부 터미네이션 영역 하부에 형성된 N 도전형의 중간 터미네이션 영역 및 중간 터미네이션 영역 하부에 형성되고 복수의 제3 P 필러 및 복수의 제3 P 필러 사이에 형성된 제3 N 필러를 포함하는 하부 터미네이션 영역을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
전력 형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)는 스위칭 소자로 사용될 수 있으며, 일반적으로 낮은 온 저항(on resistance), 높은 브레이크다운 전압(breakdown voltage) 그리고 높은 스위칭 속도가 요구된다. 특히 고 내압 MOSFET의 대표적인 예에 해당하는 수퍼 정션 MOSFET(Super Junction MOSFET)은 Si-MOSFET의 일종으로, IGBT(Insulated Gate Bipolar Transistor) 및 SiC-MOSFET에 비해 비교적 낮은 전력에서 고속 스위칭 동작이 우수한 편이다.
평면 형 MOSFET(Planar MOSFET)에서 내압을 높이면 드리프트 층이 두꺼워짐에 따라 온 저항이 증가하는 점을 개선하여, 수퍼 정션 MOSFET은 복수의 종형 PN 접합을 교대로 배치하여 온 저항을 저감하고, 나아가 게이트-소오스 간 용량과 게이트-드레인 간 용량을 합산한 입력 용량을 충전하기 위해 필요한 게이트 전하량의 저감을 실현하였다.
그런데 수퍼 정션 MOSFET(이하 '수퍼 정션 반도체 장치')의 드리프트 층에 교대로 배치되는 필러 구조로부터 기인하는 전하 불균형은, 브레이크다운 특성이 열악하게 만들고 장치의 손상을 야기할 수 있기 때문에, 전하 균형을 맞출 수 있는 구조에 대한 설계가 요구된다.
본 발명이 해결하고자 하는 과제는, 수퍼 정션 반도체 장치의 전하 불균형 문제를 해소하고 신뢰성을 확보할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시 예에 따른 반도체 장치는, N 도전형을 갖는 제1 반도체 층; 및 제1 반도체 층 상에 형성되고, 액티브 영역, 프레임 영역 및 터미네이션 영역을 포함하는 제2 반도체 층을 포함하고, 액티브 영역은, 복수의 제1 P 필러 및 복수의 제1 P 필러 사이에 형성된 제1 N 필러를 포함하고, 프레임 영역은, P 도전형을 갖고 제1 방향으로 연장되도록 형성된 상부 프레임 영역 및 상부 프레임 영역 하부에 형성되고 복수의 제2 P 필러 및 복수의 제2 P 필러 사이에 형성된 제2 N 필러를 포함하는 하부 프레임 영역을 포함하고, 터미네이션 영역은, P 도전형을 갖고 제1 방향으로 연장되도록 형성된 상부 터미네이션 영역, 상부 터미네이션 영역 하부에 형성된 N 도전형의 중간 터미네이션 영역 및 중간 터미네이션 영역 하부에 형성되고 복수의 제3 P 필러 및 복수의 제3 P 필러 사이에 형성된 제3 N 필러를 포함하는 하부 터미네이션 영역을 포함할 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 하부 터미네이션 영역 전부는 상기 상부 터미네이션 영역에 의해 커버될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 제3 P 필러 상에는 상기 중간 터미네이션 영역 및 상기 상부 터미네이션 영역이 차례로 형성될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 하부 터미네이션 영역의 적어도 일부는 상기 상부 터미네이션 영역에 의해 커버되고, 상기 하부 터미네이션 영역의 적어도 다른 일부는 상기 상부 터미네이션 영역에 의해 커버되지 않을 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 제2 P 필러는 상기 상부 프레임 영역을 통해 상기 제2 반도체 층의 상면까지 연결될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 제3 P 필러는 상기 제2 반도체 층의 상면으로부터 이격되도록 형성될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 중간 터미네이션 영역의 상면은 상기 제2 반도체 층의 상면으로부터 이격될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 중간 터미네이션 영역의 상면 중 적어도 일부는 상기 제2 반도체 층의 상면에 접촉하고, 상기 중간 터미네이션 영역의 상면 중 적어도 다른 일부는 상기 제2 반도체 층의 상면으로부터 이격될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 제3 P 필러 상에는 상기 상부 터미네이션 영역의 일부 및 상기 중간 터미네이션 영역의 일부가 형성될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 중간 터미네이션 영역의 일부는 상기 상부 터미네이션 영역이 형성된 높이까지 연장되도록 형성될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 중간 터미네이션 영역은 상기 하부 터미네이션 영역의 상기 복수의 제3 N 필러 중 적어도 하나와 연결될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 상부 터미네이션 영역은 상기 상부 프레임 영역과 연결될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 상부 프레임 영역은 상기 하부 프레임 영역의 상기 복수의 제2 P 필러 중 적어도 하나와 연결될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 상부 프레임 영역의 불순물 농도는 상기 상부 터미네이션 영역의 불순물 농도보다 높을 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는, 복수의 제1 P 필러 및 복수의 제1 P 필러 사이에 형성된 제1 N 필러를 포함하는 액티브 영역; P 도전형을 갖고 제1 방향으로 연장되도록 형성된 상부 프레임 영역 및 복수의 제2 P 필러 및 복수의 제2 P 필러 사이에 형성된 제2 N 필러를 포함하고, 상부 프레임 영역 하부에 형성된 하부 프레임 영역을 포함하는 프레임 영역; 및 P 도전형을 갖고 제1 방향으로 연장되도록 형성된 상부 터미네이션 영역, N 도전형을 갖고 상부 터미네이션 영역 하부에 형성된 중간 터미네이션 영역 및 복수의 제3 P 필러 및 복수의 제3 P 필러 사이에 형성된 제3 N 필러를 포함하고, 중간 터미네이션 영역 하부에 형성된 하부 터미네이션 영역을 포함하는 터미네이션 영역을 포함하고, 하부 터미네이션 영역의 복수의 제3 필러는 상부 터미네이션 영역에 의해 커버될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 제3 P 필러 상에는 상기 중간 터미네이션 영역 및 상기 상부 터미네이션 영역이 차례로 형성될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 상부 프레임 영역 및 상기 상부 터미네이션 영역 상에는 필드 산화막이 연장되어 형성되고, 상기 제2 P 필러는 상기 상부 프레임 영역을 통해 상기 필드 산화막의 하면까지 연결될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 제3 P 필러는 상기 필드 산화막의 하면으로부터 이격되도록 형성될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 중간 터미네이션 영역의 상면은 상기 필드 산화막의 하면으로부터 이격될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 중간 터미네이션 영역은 상기 하부 터미네이션 영역의 상기 복수의 제3 N 필러 중 적어도 하나와 연결될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 상부 터미네이션 영역은 상기 상부 프레임 영역과 연결될 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는, 복수의 제1 P 필러 및 복수의 제1 P 필러 사이에 형성된 제1 N 필러를 포함하는 액티브 영역; P 도전형을 갖고 제1 방향으로 연장되도록 형성된 상부 프레임 영역 및 복수의 제2 P 필러 및 복수의 제2 P 필러 사이에 형성된 제2 N 필러를 포함하고, 상부 프레임 영역 하부에 형성된 하부 프레임 영역을 포함하는 프레임 영역; 및 P 도전형을 갖고 제1 방향으로 연장되도록 형성된 상부 터미네이션 영역, N 도전형을 갖고 상부 터미네이션 영역 하부에 형성된 중간 터미네이션 영역 및 복수의 제3 P 필러 및 복수의 제3 P 필러 사이에 형성된 제3 N 필러를 포함하고, 중간 터미네이션 영역 하부에 형성된 하부 터미네이션 영역을 포함하는 터미네이션 영역을 포함하고, 하부 터미네이션 영역의 복수의 제3 필러 중 적어도 일부는 상부 터미네이션 영역에 의해 커버되고, 복수의 제3 필러 중 적어도 다른 일부는 상부 터미네이션 영역에 의해 커버되지 않을 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 상부 프레임 영역 및 상기 상부 터미네이션 영역 상에는 필드 산화막이 연장되어 형성되고, 상기 중간 터미네이션 영역의 상면 중 적어도 일부는 상기 필드 산화막의 하면에 접촉하고, 상기 중간 터미네이션 영역의 상면 중 적어도 다른 일부는 상기 필드 산화막의 하면으로부터 이격될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 제3 P 필러 상에는 상기 상부 터미네이션 영역의 일부 및 상기 중간 터미네이션 영역의 일부가 형성될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 중간 터미네이션 영역의 일부는 상기 상부 터미네이션 영역이 형성된 높이까지 연장되도록 형성될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 중간 터미네이션 영역은 상기 하부 터미네이션 영역의 상기 복수의 제3 N 필러 중 적어도 하나와 연결될 수 있다.
본 발명의 몇몇의 실시 예에서, 상기 상부 터미네이션 영역은 상기 상부 프레임 영역과 연결될 수 있다.
본 발명의 실시 예들에 따르면, 수퍼 정션 반도체 장치의 터미네이션 영역의 코너(corner) 부분에서 P 형 전하량과 N 형 전하량의 균형이 깨지는 전하 불균형 문제를 해결할 수 있다. 또한, 공핍(depletion) 영역의 확대 속도를 터미네이션 영역 표면의 모든 방향에 대해 균일하도록 조절하여 높은 전계에 의한 손상을 방지할 수 있을 뿐 아니라, 터미네이션 영역의 표면에 가해지는 전계(electric field) 레벨을 낮추고 프로파일(profile) 조절을 용이하게 하여 수퍼 정션 반도체 장치의 신뢰성을 확보하고 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 상면도이다.
도 2a는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 일 방향의 단면도이다.
도 2b 내지 도 2d는 도 2a의 반도체 장치를 설명하기 위한 다른 방향의 단면도들이다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위한 일 방향의 단면도이다.
도 4 내지 도 6은 본 발명의 일 실시 예에 따른 반도체 장치를 제조하기 위한 마스크 레이어의 일 예를 설명하기 위한 도면들이다.
도 7 및 도 8은 본 발명의 일 실시 예에 따른 반도체 장치를 제조하기 위한 마스크 레이어의 일 예를 설명하기 위한 도면들이다.
도 9 내지 도 15는 도 7의 마스크 레이어를 이용하여 반도체 장치를 제조하는 방법의 일 예를 설명하기 위한 도면들이다.
도 16은 본 발명의 일 실시 예에 따른 반도체 장치를 제조하기 위한 마스크 레이어의 또 다른 예를 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시 예에 따른 반도체 장치를 제조하기 위한 마스크 레이어의 또 다른 예를 설명하기 위한 도면이다.
도 18은 본 발명의 일 실시 예에 따른 반도체 장치를 제조하기 위한 마스크 레이어의 또 다른 예를 설명하기 위한 도면이다.
도 19는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20은 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 21은 본 발명의 일 실시 예에 따른 반도체 장치를 제조하는 일 단계에서의 단면을 설명하기 위한 도면이다.
도 22 및 도 23은 본 발명의 실시 예들에 따른 반도체 장치의 유리한 효과를 설명하기 위한 도면들이다.
아래에서는 첨부한 도면을 참조하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시 예들은 주로 수퍼 정션 반도체 장치에 대한 예시와 함께 설명되지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 본 발명의 기술적 사상은 IGBT 장치, 쇼트키 정류기, 여러 가지 형태의 바이폴라 스위치들, 여러 가지 형태의 사이리스터들 및 정류기들을 포함하는 다른 형태의 전력 스위치 기술들에도 적용될 수 있다. 또한 본 발명의 실시 예들은 특정 P 영역 및 N 영역을 이용하여 설명되지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며 본 발명의 기술적 사상은 해당 영역에 있어서 반대의 도전형을 갖는 반도체 장치에도 동일하게 적용될 수 있다. 이하에서, 용어 '반도체 장치'는 특별히 명시된 경우를 제외하고는 수퍼 정션 MOSFET, 수퍼 정션 반도체 장치를 지칭한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 상면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치(1)는 액티브 영역(AR), 프레임 영역(FR) 및 터미네이션 영역(TR)을 포함할 수 있다.
액티브 영역(AR)은 제1 방향(X)을 따라 교대로 배열된 제1 P 필러(121) 및 제1 N 필러(122)를 포함할 수 있다. 즉, 액티브 영역(AR)은 복수의 제1 P 필러(121) 및 복수의 제1 P 필러(121) 사이에 형성된 제1 N 필러(122)를 포함할 수 있다.
터미네이션 영역(TR)은 제1 방향(X)을 따라 교대로 배열된 제3 P 필러(127) 및 제3 N 필러(128)를 포함할 수 있다. 즉, 터미네이션 영역(TR)은 복수의 제3 P 필러(127) 및 복수의 제3 P 필러(127) 사이에 형성된 제3 N 필러(128)를 포함할 수 있다.
프레임 영역(FR)은 액티브 영역(AR)과 터미네이션 영역(TR) 사이에 배치된 전이(transition) 영역에 해당할 수 있다. 프레임 영역(FR)은 제1 방향(X)을 따라 교대로 배열된 제2 P 필러(123) 및 제2 N 필러(124)를 포함할 수 있다. 즉, 프레임 영역(FR)은 복수의 제2 P 필러(123) 및 복수의 제2 P 필러(123) 사이에 형성된 제2 N 필러(124)를 포함할 수 있다.
본 실시 예에서, 프레임 영역(FR)은 액티브 영역(AR)을 둘러 싸도록 형성되고, 터미네이션 영역(TR)은 프레임 영역(FR)을 둘러 싸도록 형성될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
이와 같은 액티브 영역(AR)의 제1 P 필러(121) 및 제1 N 필러(122)의 레이아웃, 프레임 영역(FR)의 제2 P 필러(123) 및 제2 N 필러(124)의 레이아웃, 그리고 터미네이션 영역(TR)의 제3 P 필러(127) 및 제3 N 필러(128)의 레이아웃은 도 1에 도시된 것에 한정되지 않으며, 구체적인 구현 목적에 따라 다양하게 변형될 수 있고, 이에 따라 반도체 장치(1)의 특성이 달라질 수 있음을 이해할 수 있다.
도 2a는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 일 방향의 단면도이다.
도 2a를 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치(2)는 제1 반도체 층(110) 및 제2 반도체 층(120)을 포함할 수 있다. 도 1을 참조하여 전술한 액티브 영역(AR), 프레임 영역(FR) 및 터미네이션 영역(TR)은 각각 제1 반도체 층(110) 및 제2 반도체 층(120)을 포함할 수 있다.
제1 반도체 층(110)은 드레인 배선층(100) 상에 형성되며, 도 1을 참조하여 전술한 액티브 영역(AR), 프레임 영역(FR) 및 터미네이션 영역(TR)으로 구분될 수 있다.
제1 반도체 층(110)은 N 도전형을 가질 수 있다. 예를 들어, 제1 반도체 층(110)은 N 형 불순물이 고농도로 도핑된 반도체 기판의 일부분일 수 있다. 또는, 도시되지는 않았으나, 제1 반도체 층(110)은 N 형 불순물이 고농도로 도핑된 반도체 기판과, 상기 반도체 기판 상에 형성된 N 형 불순물이 고농도로 도핑된 에피택셜 층을 통틀어 지칭할 수도 있다.
제2 반도체 층(120)은 제1 반도체 층(110) 상에 형성되며, 도 1을 참조하여 전술한 액티브 영역(AR), 프레임 영역(FR) 및 터미네이션 영역(TR)으로 구분될 수 있다.
액티브 영역(AR)에 해당하는 제2 반도체 층(120)은 드리프트 층에 해당할 수 있다. 즉, 제2 반도체 층(120)의 액티브 영역(AR)은 P 형 불순물이 포함된 제1 P 필러(121)와, N 형 불순물이 포함된 제1 N 필러(122)가 제1 반도체 층(110)의 상면에 평행한 제1 방향(X)을 따라 교대로 배치되는 수퍼 정션 구조를 가질 수 있다. 다시 말해서 제2 반도체 층(120)의 액티브 영역(AR)은 복수의 제1 P 필러(121) 및 복수의 제1 P 필러(121) 사이에 형성된 제1 N 필러(122)를 포함할 수 있다.
제1 P 필러(121) 및 제1 N 필러(122)는 제1 방향(X)으로 소정의 폭을 가지며, 제1 방향(X)에 수직한 제2 방향(Y)으로 연장되도록 형성될 수 있다.
본 발명의 몇몇의 실시 예에서, 제1 P 필러(121)의 P 형 불순물 농도는 제1 N 필러(122)의 N 형 불순물 농도와 동일할 수 있다. 또한, 제1 P 필러(121)의 제1 방향(X) 폭은 제1 N 필러(122)의 제1 방향(X) 폭과 동일할 수 있다. 이와 다르게, 본 발명의 다른 몇몇의 실시 예에서, 제1 P 필러(121)의 P 형 불순물 농도는 제1 N 필러(122)의 N 형 불순물 농도보다 높고, 제1 P 필러(121)의 제1 방향(X) 폭은 제1 N 필러(122)의 제1 방향(X) 폭보다 좁을 수도 있다. 이와 다르게, 본 발명의 또 다른 몇몇의 실시 예에서, 제1 P 필러(121)의 P 형 불순물 농도는 제1 N 필러(122)의 N 형 불순물 농도보다 낮고, 제1 P 필러(121)의 제1 방향(X) 폭은 제1 N 필러(122)의 제1 방향(X) 폭보다 넓을 수도 있다. 어떤 경우든 제2 반도체 층(120)의 액티브 영역(AR)에 포함되는 P 형 전하량과 N 형 전하량의 균형이 유지될 수 있도록, 불순물 농도와 폭이 적절하게 선택될 수 있다.
제1 P 필러(121) 상에는 P 바디 영역(130)이 형성되고, P 바디 영역(130) 내부에는 P+ 영역(132)이 형성될 수 있다. P+ 영역(132) 내에는 제2 반도체 층(120)의 상면으로부터 소정의 깊이를 가지며 서로 이격되는 두 개의 N+ 영역(134)이 형성될 수 있다.
제1 N 필러(122) 상에는 게이트 유전막(136)이 형성되고, 게이트 유전막(136) 상에는 액티브 폴리 게이트(138)가 형성될 수 있다. 액티브 폴리 게이트(138) 상에는 스페이서(140)가 콘포말하게 형성될 수 있고, 스페이서(140)는 예를 들어 실리콘 질화물을 포함할 수 있다. 스페이서(140) 상에는 절연층(142)이 형성될 수 있다. 절연층(142) 상에는 소오스 전극(144)이 형성될 수 있고, 소오스 전극(144)은 P+ 영역(132)과 접촉을 형성하여 전기적으로 연결될 수 있다.
물론, 제1 P 필러(121) 및 제1 N 필러(122) 상에 형성되는 구조는, 전술한 구조에 한정되지 않고, 구체적인 구현 목적에 따라 얼마든지 변형될 수 있다.
도 1과 관련하여 전술한 바와 같이, 제2 반도체 층(120)의 프레임 영역(FR)은 제2 반도체 층(120)의 액티브 영역(AR)을 둘러싸도록 형성될 수 있다.
제2 반도체 층(120)의 프레임 영역(FR)은 제1 반도체 층(110)의 상면에 평행한 제1 방향(X)을 따라 교대로 배치된 제2 P 필러(123) 및 제2 N 필러(124)를 포함할 수 있다. 다시 말해서 제2 반도체 층(120)의 프레임 영역(FR)은 복수의 제2 P 필러(123) 및 복수의 제2 P 필러(123) 사이에 형성된 제2 N 필러(124)를 포함할 수 있다.
구체적으로, 제2 반도체 층(120)의 프레임 영역(FR)은 상부 프레임 영역(125a) 및 하부 프레임 영역(125b)을 포함할 수 있다.
상부 프레임 영역(125a)은 P 도전형을 갖고, 제1 반도체 층(110)의 상면에 평행한 제1 방향(X)으로 연장되도록 형성될 수 있다.
하부 프레임 영역(125b)은 상부 프레임 영역(125a) 하부에 형성되고, 복수의 제2 P 필러(123) 및 복수의 제2 P 필러(123) 사이에 형성된 제2 N 필러(124)를 포함할 수 있다.
본 발명의 몇몇의 실시 예에서, 제2 P 필러(123) 및 제2 N 필러(124)의 제1 방향(X) 폭 및 불순물 농도는 액티브 영역(AR)의 제1 P 필러(121) 및 제1 N 필러(122)의 제1 방향(X) 폭 및 불순물 농도와 동일할 수 있다. 이와 다르게, 제2 P 필러(123) 및 제2 N 필러(124)의 제1 방향(X) 폭 및 불순물 농도는 액티브 영역(AR)의 제1 P 필러(121) 및 제1 N 필러(122)의 제1 방향(X) 폭 및 불순물 농도와 다르게 형성될 수도 있으며, 프레임 영역(FR)에 포함되는 P 형 전하량과 N 형 전하량의 균형이 유지될 수 있도록, 불순물 농도와 폭이 적절하게 선택될 수 있다.
상부 프레임 영역(125a) 상에는 스페이서(140) 및 절연층(142)이 형성될 수 있다. 절연층(142)의 적어도 일부분은 소오스 전극(144) 및 게이트 전극(150)이 미형성된 영역에 해당할 수 있다. 즉, 소오스 전극(144)과 게이트 전극(150)은 이격되어 형성될 수 있다. 또한 상부 프레임 영역(125a) 상에는 소오스 전극(144)과 접촉하여 전기적 연결을 형성하는 영역이 존재할 수 있다.
물론, 상부 프레임 영역(125a) 상에 형성되는 구조는, 전술한 구조에 한정되지 않고, 구체적인 구현 목적에 따라 얼마든지 변형될 수 있다. 예를 들어, 절연층(142)이 형성되기 전에 필드 산화막(146)이 추가로 형성될 수도 있고, 또는 스페이서(140)가 도 2a에 도시된 것과는 다른 형상으로 형성될 수도 있다.
본 실시 예에서, 제2 P 필러(123)는 상부 프레임 영역(125a)을 통해 제2 반도체 층(120)의 상면까지 연결될 수 있다. 이에 따라 복수의 제2 P 필러(123)는 제2 반도체 층(120)의 상면을 통해 소오스 전극(144)과 접촉하여 전기적 연결을 형성할 수도 있다.
한편, 본 실시 예에서, 상부 프레임 영역(125a)은 하부 프레임 영역(125b)의 복수의 제2 P 필러(123) 중 적어도 하나와 연결될 수 있다. 이에 따라 복수의 제2 P 필러(123)는 상부 프레임 영역(125a)을 통해 서로 전기적으로 연결될 수 있다. 예컨대 3 개의 제2 P 필러(123)가 상부 프레임 영역(125a)에 연결되어, 도 2a에 도시된 것과 같은 형상을 가질 수 있으나, 제2 P 필러(123)의 개수와 구체적인 형상이 도 2a에 도시된 것에 제한되지 않고 얼마든지 달라질 수 있다.
도 1과 관련하여 전술한 바와 같이, 제2 반도체 층(120)의 터미네이션 영역(TR)은 제2 반도체 층(120)의 프레임 영역(FR)을 둘러싸도록 형성될 수 있다.
제2 반도체 층(120)의 터미네이션 영역(TR)은 제1 반도체 층(110)의 상면에 평행한 제1 방향(X)을 따라 교대로 배치된 제3 P 필러(127) 및 제3 N 필러(128)를 포함할 수 있다. 다시 말해서 제2 반도체 층(120)의 터미네이션 영역(TR)은 복수의 제3 P 필러(127) 및 복수의 제3 P 필러(127) 사이에 형성된 제3 N 필러(128)를 포함할 수 있다.
구체적으로, 제2 반도체 층(120)의 터미네이션 영역(TR)은 상부 터미네이션 영역(126a), 중간 터미네이션 영역(126b) 및 하부 터미네이션 영역(126c)을 포함할 수 있다.
상부 터미네이션 영역(126a)은 P 도전형을 갖고, 제1 반도체 층(110)의 상면에 평행한 제1 방향(X)으로 연장되도록 형성될 수 있다.
중간 터미네이션 영역(126b)은 N 도전형을 갖고, 상부 터미네이션 영역(126a) 하부에 형성될 수 있다.
하부 터미네이션 영역(126c)은 중간 터미네이션 영역(126b) 하부에 형성되고, 복수의 제3 P 필러(127) 및 복수의 제3 P 필러(127) 사이에 형성된 제3 N 필러(128)를 포함할 수 있다. 하부 터미네이션 영역(126c)은 P 형 불순물이 포함된 제3 P 필러(127)와, N 형 불순물이 포함된 제3 N 필러(128)가 제1 반도체 층(110)의 상면에 평행한 제1 방향(X)을 따라 교대로 배치되는 수퍼 정션 구조를 가짐에 따라 반도체 장치(2)의 브레이크다운 전압이 증가할 수 있다.
본 발명의 몇몇의 실시 예에서, 제3 P 필러(127) 및 제3 N 필러(128)의 제1 방향(X) 폭 및 불순물 농도는 액티브 영역(AR)의 제1 P 필러(121) 및 제1 N 필러(122)의 제1 방향(X) 폭 및 불순물 농도와 동일할 수 있다. 이와 다르게, 제3 P 필러(127) 및 제3 N 필러(128)의 제1 방향(X) 폭 및 불순물 농도는 액티브 영역(AR)의 제1 P 필러(121) 및 제1 N 필러(122)의 제1 방향(X) 폭 및 불순물 농도와 다르게 형성될 수도 있으며, 터미네이션 영역(TR)에 포함되는 P 형 전하량과 N 형 전하량의 균형이 유지될 수 있도록, 불순물 농도와 폭이 적절하게 선택될 수 있다.
상부 터미네이션 영역(126a) 상에는 필드 산화막(146)이 형성되고, 필드 산화막(146) 상에는 스페이서(140) 및 절연층(142)이 형성될 수 있다. 특히, 상부 터미네이션 영역(126a) 상의 일부 영역에 있어서, 필드 산화막(146) 상에 필드 플레이트(148)가 형성되고, 필드 플레이트(148) 상에 스페이서(140) 및 절연층(142)이 형성될 수 있다. 절연층(142) 상에는 게이트 전극(150)이 형성될 수 있고, 게이트 전극(150)은 필드 플레이트(148)와 접촉을 형성하여 전기적으로 연결될 수 있다.
본 발명의 몇몇의 실시 예에서, 필드 플레이트(148)는 프레임 영역(FR)의 상부 프레임 영역(125a)과 전기적인 연결을 형성하도록, 프레임 영역(FR)으로 연장되어 형성될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
한편, 필드 산화막(146) 상에는 게이트 전극(150)과 이격되어 플로팅 전극(152)이 형성될 수 있다. 플로팅 전극(152)은 터미네이션 영역(TR)의 단부에 위치하여 전계를 멈추게 하는 필드 스탑 층의 역할을 할 수 있다. 여기서 플로팅 전극(150)은 반도체 장치(2)를 포함하는 칩(chip)의 외부 단자와 연결되지 않는다는 의미에서 플로팅 전극(150)이라고 지칭하였으나, 플로팅 전극(150)이 전기적으로 플로팅되어 있다는 의미는 아니다. 예를 들어, 플로팅 전극(150)의 칩의 일부 영역에 형성된 실리콘(Si) 영역에 전기적으로 접촉할 수 있다.
물론, 상부 터미네이션 영역(126a) 상에 형성되는 구조는, 전술한 구조에 한정되지 않고, 구체적인 구현 목적에 따라 얼마든지 변형될 수 있다.
본 실시 예에서, 상부 터미네이션 영역(126a)은 프레임 영역(FR)의 상부 프레임 영역(125a)과 연결될 수 있다. 이에 따라 상부 터미네이션 영역(126a)은 프레임 영역(FR)의 복수의 제2 P 필러(123)와 전기적으로 연결될 수도 있고, 반도체 층(120)의 상면을 통해 소오스 전극(144)과 접촉하여 전기적 연결을 형성할 수도 있다.
본 실시 예에서, 프레임 영역(FR)의 상부 프레임 영역(125a)의 불순물 농도는 상부 터미네이션 영역(126a)의 불순물 농도보다 높을 수 있다. 다시 말해서, 프레임 영역(FR)의 상부 프레임 영역(125a)과 상부 터미네이션 영역(126a)은 모두 P 형 불순물로 도핑되지만, 프레임 영역(FR)의 상부 프레임 영역(125a)이 더 고농도의 P 형 불순물로 도핑될 수 있다. 그러나 본 발명의 범위가 이에 제한되는 것은 아니다.
한편, 본 실시 예에서, 중간 터미네이션 영역(126b)의 상면은 제2 반도체 층(120)의 상면으로부터 이격될 수 있다. 즉, 중간 터미네이션 영역(126b)의 상면은 필드 산화막(146)의 하면으로부터 이격될 수 있다. 그리고 상부 터미네이션 영역(126a)의 하면과 중간 터미네이션 영역(126b)의 상면은 PN 접합을 형성할 수 있다.
한편, 본 실시 예에서, 중간 터미네이션 영역(126b)은 하부 터미네이션 영역(126c)의 복수의 제3 N 필러(128) 중 적어도 하나와 연결될 수 있다. 이에 따라 복수의 제3 N 필러(128)는 중간 터미네이션 영역(126b)을 통해 서로 전기적으로 연결될 수 있다.
한편, 본 실시 예에서, 하부 터미네이션 영역(126c) 전부는 상부 터미네이션 영역(126a)에 의해 커버될 수 있다. 즉, 상부 터미네이션 영역(126a)은 터미네이션 영역(TR) 상면을 전체적으로 커버하도록 형성될 수 있다.
한편, 영역(U1)을 참조하면, 본 실시 예에서, 제3 P 필러(127) 상에는 중간 터미네이션 영역(126b) 및 상부 터미네이션 영역(126a)이 차례로 형성될 수 있다. 그리고 제3 P 필러(127)는 제2 반도체 층(120)의 상면으로부터 이격되도록 형성될 수 있다.
도 2b 내지 도 2d는 도 2a의 반도체 장치를 설명하기 위한 다른 방향의 단면도들이다.
구체적으로, 도 2b는 도 2a의 반도체 장치를, 상부 터미네이션 영역(126a)를 제1 방향(X)으로 관통하도록 지나는 가상 선으로 자른, 제1 방향(X) 및 제2 방향(Y)에 수직한 제3 방향(Z)에서 본 단면을 나타낸 것이다.
도 2b를 참조하면, 액티브 영역(AR)에서는 P 바디 영역(130) 및 P 바디 영역(130) 사이에 형성된 표면 N 영역이 번갈아 배치된 것을 알 수 있다. 여기서 P 바디 영역(130)은 도 2a와 관련하여 전술한 바와 같이, 그 내부에 P+ 영역(132) 및 N+ 영역(134)을 포함할 수 있다. 그리고 프레임 영역(FR)에는 상부 프레임 영역(125a)이 배치되고, 터미네이션 영역(TR)에는 상부 터미네이션 영역(126a)이 배치된 것을 알 수 있다. 즉, 터미네이션 영역(TR)에서 상부 터미네이션 영역(126a)은 터미네이션 영역(TR)을 전체적으로 커버하도록, 예를 들어, 하부 터미네이션 영역(126c)의 복수의 제3 P 필러(127)를 커버하도록 형성될 수 있다.
도 2c는 도 2a의 반도체 장치를, 중간 터미네이션 영역(126b)를 제1 방향(X)으로 관통하도록 지나는 가상 선으로 자른, 제3 방향(Z)에서 본 단면을 나타낸 것이다.
도 2c를 참조하면, 액티브 영역(AR)에서는 P 바디 영역(130) 및 P 바디 영역(130) 사이에 형성된 표면 N 영역이 번갈아 배치된 것을 알 수 있다. 그리고 프레임 영역(FR)에는 상부 프레임 영역(125a)이 배치되고, 터미네이션 영역(TR)에는 중간 터미네이션 영역(126b)이 배치된 것을 알 수 있다.
도 2d는 도 2a의 반도체 장치를, 하부 터미네이션 영역(126c)를 제1 방향(X)으로 관통하도록 지나는 가상 선으로 자른, 제3 방향(Z)에서 본 단면을 나타낸 것이다.
도 2d를 참조하면, 액티브 영역(AR)에서는 제1 P 필러(121) 및 제1 N 필러(122)가 번갈아 배치된 것을 알 수 있다. 그리고 프레임 영역(FR)에는 하부 프레임 영역(125b)이 형성되어, 제2 P 필러(123) 및 제2 N 필러(124)가 번갈아 배치되고, 터미네이션 영역(TR)에는 하부 터미네이션 영역(126c)이 형성되어 제3 P 필러(127) 및 제3 N 필러(128)가 배치된 것을 알 수 있다.
도 2a 내지 도 2d와 관련하여 설명한 본 실시 예에 따르면, 반도체 장치(2)의 터미네이션 영역의 코너 부분에서 P 형 전하량과 N 형 전하량의 균형이 깨지는 전하 불균형 문제를 해결할 수 있다. 또한, 공핍 영역의 확대 속도를 터미네이션 영역 표면의 모든 방향에 대해 균일하도록 조절하여 높은 전계에 의한 손상을 방지할 수 있을 뿐 아니라, 터미네이션 영역의 표면에 가해지는 전계 레벨을 낮추고 프로파일 조절을 용이하게 하여 반도체 장치(2)의 신뢰성을 확보하고 성능을 향상시킬 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위한 일 방향의 단면도이다.
도 3을 참조하면, 본 발명의 다른 실시 예에 따른 반도체 장치(3)는 도 2a와 관련하여 설명한 것과 유사한 구조의 제1 반도체 층(110) 및 제2 반도체 층(120)을 포함할 수 있다.
제1 반도체 층(110)은 드레인 배선층(100) 상에 형성되며, 도 1을 참조하여 전술한 액티브 영역(AR), 프레임 영역(FR) 및 터미네이션 영역(TR)으로 구분될 수 있다.
제2 반도체 층(120)은 제1 반도체 층(110) 상에 형성되며, 도 1을 참조하여 전술한 액티브 영역(AR), 프레임 영역(FR) 및 터미네이션 영역(TR)으로 구분될 수 있다.
제2 반도체 층(120)의 액티브 영역(AR)은 P 형 불순물이 포함된 제1 P 필러(121)와, N 형 불순물이 포함된 제1 N 필러(122)가 제1 반도체 층(110)의 상면에 평행한 제1 방향(X)을 따라 교대로 배치되는 수퍼 정션 구조를 가질 수 있다. 다시 말해서 제2 반도체 층(120)의 액티브 영역(AR)은 복수의 제1 P 필러(121) 및 복수의 제1 P 필러(121) 사이에 형성된 제1 N 필러(122)를 포함할 수 있다.
제1 P 필러(121) 상에는 P 바디 영역(130)이 형성되고, P 바디 영역(130) 내부에는 P+ 영역(132)이 형성될 수 있다. P+ 영역(132) 내에는 제2 반도체 층(120)의 상면으로부터 소정의 깊이를 가지며 서로 이격되는 두 개의 N+ 영역(134)이 형성될 수 있다.
제1 N 필러(122) 상에는 게이트 유전막(136)이 형성되고, 게이트 유전막(136) 상에는 액티브 폴리 게이트(138)가 형성될 수 있다. 액티브 폴리 게이트(138) 상에는 스페이서(140)가 콘포말하게 형성될 수 있고, 스페이서(140)는 예를 들어 실리콘 질화물을 포함할 수 있다. 스페이서(140) 상에는 절연층(142)이 형성될 수 있다. 절연층(142) 상에는 소오스 전극(144)이 형성될 수 있고, 소오스 전극(144)은 P+ 영역(132)과 접촉을 형성하여 전기적으로 연결될 수 있다.
물론, 제1 P 필러(121) 및 제1 N 필러(122) 상에 형성되는 구조는, 전술한 구조에 한정되지 않고, 구체적인 구현 목적에 따라 얼마든지 변형될 수 있다.
제2 반도체 층(120)의 프레임 영역(FR)은 상부 프레임 영역(125a) 및 하부 프레임 영역(125b)을 포함할 수 있다. 상부 프레임 영역(125a)은 P 도전형을 갖고, 제1 반도체 층(110)의 상면에 평행한 제1 방향(X)으로 연장되도록 형성될 수 있다. 하부 프레임 영역(125b)은 상부 프레임 영역(125a) 하부에 형성되고, 복수의 제2 P 필러(123) 및 복수의 제2 P 필러(123) 사이에 형성된 제2 N 필러(124)를 포함할 수 있다.
상부 프레임 영역(125a) 상에는 스페이서(140) 및 절연층(142)이 형성될 수 있다. 절연층(142)의 적어도 일부분은 소오스 전극(144) 및 게이트 전극(150)이 미형성된 영역에 해당할 수 있다. 즉, 소오스 전극(144)과 게이트 전극(150)은 이격되어 형성될 수 있다. 또한 상부 프레임 영역(125a) 상에는 소오스 전극(144)과 접촉하여 전기적 연결을 형성하는 영역이 존재할 수 있다.
물론, 상부 프레임 영역(125a) 상에 형성되는 구조는, 전술한 구조에 한정되지 않고, 구체적인 구현 목적에 따라 얼마든지 변형될 수 있다. 예를 들어, 절연층(142)이 형성되기 전에 필드 산화막(146)이 추가로 형성될 수도 있고, 또는 스페이서(140)가 도 3에 도시된 것과는 다른 형상으로 형성될 수도 있다.
본 실시 예에서, 제2 P 필러(123)는 상부 프레임 영역(125a)을 통해 제2 반도체 층(120)의 상면까지 연결될 수 있다. 이에 따라 복수의 제2 P 필러(123)는 제2 반도체 층(120)의 상면을 통해 소오스 전극(144)과 접촉하여 전기적 연결을 형성할 수도 있다.
한편, 본 실시 예에서, 상부 프레임 영역(125a)은 하부 프레임 영역(125b)의 복수의 제2 P 필러(123) 중 적어도 하나와 연결될 수 있다. 이에 따라 복수의 제2 P 필러(123)는 상부 프레임 영역(125a)을 통해 서로 전기적으로 연결될 수 있다. 예컨대 3 개의 제2 P 필러(123)가 상부 프레임 영역(125a)에 연결되어, 도 2a에 도시된 것과 같은 형상을 가질 수 있으나, 제2 P 필러(123)의 개수와 구체적인 형상이 도 2a에 도시된 것에 제한되지 않고 얼마든지 달라질 수 있다.
제2 반도체 층(120)의 터미네이션 영역(TR)은 상부 터미네이션 영역(126a), 중간 터미네이션 영역(126b) 및 하부 터미네이션 영역(126c)을 포함할 수 있다. 상부 터미네이션 영역(126a)은 P 도전형을 갖고, 제1 반도체 층(110)의 상면에 평행한 제1 방향(X)으로 연장되도록 형성될 수 있다. 중간 터미네이션 영역(126b)은 N 도전형을 갖고, 상부 터미네이션 영역(126a) 하부에 형성될 수 있다. 하부 터미네이션 영역(126c)은 중간 터미네이션 영역(126b) 하부에 형성되고, 복수의 제3 P 필러(127) 및 복수의 제3 P 필러(127) 사이에 형성된 제3 N 필러(128)를 포함할 수 있다. 하부 터미네이션 영역(126c)은 P 형 불순물이 포함된 제3 P 필러(127)와, N 형 불순물이 포함된 제3 N 필러(128)가 제1 반도체 층(110)의 상면에 평행한 제1 방향(X)을 따라 교대로 배치되는 수퍼 정션 구조를 가짐에 따라 반도체 장치(2)의 브레이크다운 전압이 증가할 수 있다.
상부 터미네이션 영역(126a) 상에는 필드 산화막(146)이 형성되고, 필드 산화막(146) 상에는 스페이서(140) 및 절연층(142)이 형성될 수 있다. 특히, 상부 터미네이션 영역(126a) 상의 일부 영역에 있어서, 필드 산화막(146) 상에 필드 플레이트(148)가 형성되고, 필드 플레이트(148) 상에 스페이서(140) 및 절연층(142)이 형성될 수 있다. 절연층(142) 상에는 게이트 전극(150)이 형성될 수 있고, 게이트 전극(150)은 필드 플레이트(148)와 접촉을 형성하여 전기적으로 연결될 수 있다.
본 발명의 몇몇의 실시 예에서, 필드 플레이트(148)는 프레임 영역(FR)의 상부 프레임 영역(125a)과 전기적인 연결을 형성하도록, 프레임 영역(FR)으로 연장되어 형성될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
한편, 필드 산화막(146) 상에는 게이트 전극(150)과 이격되어 플로팅 전극(152)이 형성될 수 있다. 플로팅 전극(152)은 터미네이션 영역(TR)의 단부에 위치하여 전계를 멈추게 하는 필드 스탑 층의 역할을 할 수 있다. 여기서 플로팅 전극(150)은 반도체 장치(2)를 포함하는 칩(chip)의 외부 단자와 연결되지 않는다는 의미에서 플로팅 전극(150)이라고 지칭하였으나, 플로팅 전극(150)이 전기적으로 플로팅되어 있다는 의미는 아니다. 예를 들어, 플로팅 전극(150)의 칩의 일부 영역에 형성된 실리콘(Si) 영역에 전기적으로 접촉할 수 있다.
물론, 상부 터미네이션 영역(126a) 상에 형성되는 구조는, 전술한 구조에 한정되지 않고, 구체적인 구현 목적에 따라 얼마든지 변형될 수 있다.
본 실시 예에서, 상부 터미네이션 영역(126a)은 프레임 영역(FR)의 상부 프레임 영역(125a)과 연결될 수 있다. 이에 따라 상부 터미네이션 영역(126a)은 프레임 영역(FR)의 복수의 제2 P 필러(123)와 전기적으로 연결될 수도 있고, 반도체 층(120)의 상면을 통해 소오스 전극(144)과 접촉하여 전기적 연결을 형성할 수도 있다.
본 실시 예에서, 프레임 영역(FR)의 상부 프레임 영역(125a)의 불순물 농도는 상부 터미네이션 영역(126a)의 불순물 농도보다 높을 수 있다. 다시 말해서, 프레임 영역(FR)의 상부 프레임 영역(125a)과 상부 터미네이션 영역(126a)은 모두 P 형 불순물로 도핑되지만, 프레임 영역(FR)의 상부 프레임 영역(125a)이 더 고농도의 P 형 불순물로 도핑될 수 있다. 그러나 본 발명의 범위가 이에 제한되는 것은 아니다.
한편, 본 실시 예에서, 중간 터미네이션 영역(126b)은 하부 터미네이션 영역(126c)의 복수의 제3 N 필러(128) 중 적어도 하나와 연결될 수 있다. 이에 따라 복수의 제3 N 필러(128)는 중간 터미네이션 영역(126b)을 통해 서로 전기적으로 연결될 수 있다.
특히, 본 실시 예에서, 하부 터미네이션 영역(126c)의 적어도 일부는 상부 터미네이션 영역(126a)에 의해 커버되고, 하부 터미네이션 영역(126c)의 적어도 다른 일부는 상부 터미네이션 영역(126a)에 의해 커버되지 않을 수 있다. 즉, 상부 터미네이션 영역(126a)이 터미네이션 영역(TR) 상면을 전체적으로 커버하도록 형성된 도 2a의 반도체 장치(2)와 달리, 반도체 장치(3)의 상부 터미네이션 영역(126a)은 터미네이션 영역(TR) 상면을 부분적으로 커버하도록 형성될 수 있다.
이에 따라, 본 실시 예에서, 중간 터미네이션 영역(126b)의 일부는 상부 터미네이션 영역(126a)이 형성된 높이까지 연장되도록 형성될 수 있다.
또한, 이에 따라, 본 실시 예에서, 중간 터미네이션 영역(126b)의 상면 중 적어도 일부는 제2 반도체 층(120)의 상면에 접촉하고, 중간 터미네이션 영역(126b)의 상면 중 적어도 다른 일부는 제2 반도체 층(120)의 상면으로부터 이격될 수 있다.
또한, 이에 따라, 영역(U2)을 참조하면, 본 실시 예에서, 제3 P 필러(127) 상에는 상부 터미네이션 영역(126a)의 일부 및 중간 터미네이션 영역(126b)의 일부가 형성될 수 있다.
본 실시 예에 따르면, 반도체 장치(3)의 터미네이션 영역의 코너 부분에서 P 형 전하량과 N 형 전하량의 균형이 깨지는 전하 불균형 문제를 해결할 수 있다. 또한, 공핍 영역의 확대 속도를 터미네이션 영역 표면의 모든 방향에 대해 균일하도록 조절하여 높은 전계에 의한 손상을 방지할 수 있을 뿐 아니라, 터미네이션 영역의 표면에 가해지는 전계 레벨을 낮추고 프로파일 조절을 용이하게 하여 반도체 장치(3)의 신뢰성을 확보하고 성능을 향상시킬 수 있다.
도 4 내지 도 6은 본 발명의 일 실시 예에 따른 반도체 장치를 제조하기 위한 마스크 레이어의 일 예를 설명하기 위한 도면들이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치를 제조하기 위한 마스크 레이어(ML1)는 액티브 영역(AR), 프레임 영역(FR) 및 터미네이션 영역(TR)을 포함할 수 있다.
마스크 레이어(ML1)는 제1 필러 마스크 패턴(P1), 제2 필러 마스크 패턴(P2) 및 제3 필러 마스크 패턴(P3)의 3 가지 마스크 패턴을 포함할 수 있다.
제1 필러 마스크 패턴(P1)은 액티브 영역(AR)에 형성되는 제1 P 필러(121), 프레임 영역(FR)에 형성되는 제2 P 필러(123) 및 터미네이션 영역(TR)에 형성되는 제3 P 필러(127)를 형성하기 위한 P 형 불순물을 에피택셜 층에 주입하기 위해 사용되는 패턴일 수 있다.
제2 필러 마스크 패턴(P2)은 액티브 영역(AR)에 형성되는 제1 P 필러(121) 및 프레임 영역(FR)에 형성되는 제2 P 필러(123)를 형성하기 위한 P 형 불순물을 에피택셜 층에 주입하기 위해 사용되는 패턴일 수 있다.
제3 필러 마스크 패턴(P3)은 프레임 영역(FR)에 형성되는, 제2 P 필러(123)와 연결되는 상부 프레임 영역(125a) 및 터미네이션 영역(TR)에 상부 프레임 영역(125a)에 연결되도록 형성되는 상부 터미네이션 영역(126a)을 형성하기 위한 P 형 불순물을 에피택셜 층에 주입하기 위해 사용되는 패턴일 수 있다.
본 발명의 몇몇의 실시 예에서, 상부 프레임 영역(125a)은, 제3 필러 마스크 패턴(P3)을 이용한 이온 주입 이후, 구체적인 구현 목적에 따라 추가 이온 주입될 수 있다. 예를 들어, 필드 산화막(146)을 형성하고 식각한 후, 상부 프레임 영역(125a)에 대해 고농도의 이온 주입을 추가로 수행할 수 있다.
본 실시 예에서, 마스크 레이어(ML1)는 제3 필러 마스크 패턴(P3)의 패턴이, 제1 필러 마스크 패턴(P1)과 유사하게 일 방향으로 길게 연장되는 형상을 가질 수 있다.
이 경우, 터미네이션 영역(TR) 표면의 제3 필러 마스크 패턴(P3)의 피치(pitch)는, 제1 필러 마스크 패턴(P1)의 피치보다 작도록 형성될 수 있다. 예를 들어, 터미네이션 영역(TR) 표면의 제3 필러 마스크 패턴(P3)의 피치는, 제1 필러 마스크 패턴(P1) 피치의 절반이 되도록 형성될 수 있다.
여기서 피치라는 용어는 중심과 중심 사이의 거리를 나타낼 수 있다. 즉, 본 실시 예에서, 제3 필러 마스크 패턴(P3)의 중심과 중심 사이의 거리는, 제1 필러 마스크 패턴(P1)의 중심과 중심 사이의 거리보다 작도록 형성될 수 있다.
그런데 여기서 중요한 것은, 제1 필러 마스크 패턴(P1)의 면적 비와 제3 필러 마스크 패턴(P3)의 면적 비가 동일하게 유지하는 것이다.
패턴은, 전술한 바와 같이 에피택셜 층에 보론(B) 등과 같은 P 형 불순물을 주입할 수 있는 오픈 영역에 대응하게 되는데, 패턴이 단위 셀의 면적에서 차지하는 면적 비를 일정하게 유지하게 함으로써, 필러가 형성되는 모든 영역에서 전하 불균형을 더욱 확실히 개선할 수 있다.
따라서, 제1 필러 마스크 패턴(P1)의 면적 비와 제3 필러 마스크 패턴(P3)의 면적 비가 동일하게 유지되는 한, 제1 필러 마스크 패턴(P1) 및 제3 필러 마스크 패턴(P3)의 형상은 다양하게 변형될 수 있고, 심지어 제1 필러 마스크 패턴(P1)의피치와 제3 필러 마스크 패턴(P3)의 피치 역시 다양하게 변화할 수 있다.
도 4에서 'A'로 표시한 단위 셀을 도시한 도 5 및 도 6을 참조하면, 제1 필러 마스크 패턴(P1)의 면적 비와 제3 필러 마스크 패턴(P3)의 면적 비를 계산할 수 있다.
먼저 도 5를 참조하면, 단위 셀의 면적은 a x b 이고, 제1 필러 마스크 패턴(P1)의 면적은 c x b 가 되어, 제1 필러 마스크 패턴(P1)의 면적 비는 cb / ab 로 계산될 수 있다. 여기서, a는 제1 필러 마스크 패턴(P1)의 단위 셀의 피치에 해당할 수 있다.
다음으로 도 6을 참조하면, 단위 셀의 면적은 (a / 2) x b 이고, 제3 필러 마스크 패턴(P3)의 면적은 d x b 가 되어, 제3 필러 마스크 패턴(P3)의 면적 비는 db / (ab / 2) 로 계산될 수 있다. 여기서, (a / 2)는 제3 필러 마스크 패턴(P3)의 단위 셀의 피치에 해당할 수 있으며, 제1 필러 마스크 패턴(P1)의 단위 셀의 피치의 절반일 수 있다.
이로부터 제1 필러 마스크 패턴(P1)의 면적 비와 제3 필러 마스크 패턴(P3)의 면적 비가 동일하기 위해서는, db / (ab / 2) = (cb) / (ab) 로부터, d = c / 2 를 만족하면 된다는 결론을 얻을 수 있다.
도 7 및 도 8은 본 발명의 일 실시 예에 따른 반도체 장치를 제조하기 위한 마스크 레이어의 일 예를 설명하기 위한 도면들이다.
도 7을 참조하면, 도 4의 실시 예와 달리, 마스크 레이어(ML2)에서, 프레임 영역(FR)에 형성되는, 제2 P 필러(123)와 연결되는 상부 프레임 영역(125a) 및 터미네이션 영역(TR)에 상부 프레임 영역(125a)에 연결되도록 형성되는 상부 터미네이션 영역(126a)을 형성하기 위한 제3 필러 마스크 패턴(P3)의 패턴은 원형 형상을 가질 수 있다.
이 경우, 터미네이션 영역(TR) 표면의 제3 필러 마스크 패턴(P3)의 피치는, 제1 필러 마스크 패턴(P1)의 피치보다 작도록 형성될 수 있다. 예를 들어, 터미네이션 영역(TR) 표면의 제3 필러 마스크 패턴(P3)의 피치는, 제1 필러 마스크 패턴(P1) 피치의 절반이 되도록 형성될 수 있다.
도 5 및 도 6과 관련하여 전술한 바와 같이, 패턴이 단위 셀의 면적에서 차지하는 면적 비를 일정하게 유지하게 함으로써, 필러가 형성되는 모든 영역에서 전하 불균형을 더욱 확실히 개선할 수 있다.
도 7에서 'A'로 표시한 단위 셀을 도시한 도 8을 참조하면, 제1 필러 마스크 패턴(P1)의 면적 비와 제3 필러 마스크 패턴(P3)의 면적 비를 계산할 수 있다.
도 8을 참조하면, 단위 셀의 면적은 (a / 2) x b 이고, 제3 필러 마스크 패턴(P3)의 면적은 π * (R / 2)2 로 계산될 수 있다. 이에 따라 제3 필러 마스크 패턴(P3)의 면적 비는 {π * (R / 2)2} / (ab / 2) 로 계산될 수 있다.
이로부터 제3 필러 마스크 패턴(P3)의 면적 비가 제1 필러 마스크 패턴(P1)의 면적 비와 동일하기 위해서는, {π * (R / 2)2} / (ab / 2) = (cb) / (ab) 로부터, R = √(2cb / π) 를 만족하면 된다는 결론을 얻을 수 있다.
이제 마스크 레이어(ML2)를 예로 하여, 본 발명의 일 실시 예에 따른 반도체 장치(1)를 제조하는 방법에 대해 설명하도록 한다.
도 9 내지 도 15는 도 7의 마스크 레이어를 이용하여 반도체 장치를 제조하는 방법의 일 예를 설명하기 위한 도면들이다.
도 9에 도시된 마스크 레이어(ML21), 도 11에 도시된 마스크 레이어(ML22) 및 도 13에 도시된 마스크 레이어(ML23)는 도 7과 관련하여 설명한 마스크 레이어(ML2)의 구현 예를 나타낸 것이다. 즉, 마스크 레이어(ML21)는 액티브 영역(AR)에 형성되는 제1 P 필러(121), 프레임 영역(FR)에 형성되는 제2 P 필러(123) 및 터미네이션 영역(TR)에 형성되는 제3 P 필러(127)를 형성하기 위한 제1 필러 마스크 패턴(P1)만을 포함하고, 마스크 레이어(ML22)는 액티브 영역(AR)에 형성되는 제1 P 필러(121) 및 프레임 영역(FR)에 형성되는 제2 P 필러(123)를 형성하기 위한 제2 필러 마스크 패턴(P2)만을 포함하고, 마스크 레이어(ML23)는 프레임 영역(FR)에 형성되는, 제2 P 필러(123)와 연결되는 상부 프레임 영역(125a) 및 터미네이션 영역(TR)에 상부 프레임 영역(125a)에 연결되도록 형성되는 상부 터미네이션 영역(126a)을 형성하기 위한 제3 필러 마스크 패턴(P3)만을 포함할 수 있다.
도 9 및 도 10을 함께 참조하면, 액티브 영역(AR), 프레임 영역(FR) 및 터미네이션 영역(TR)으로 구분된 제1 반도체 층(110) 상에 제1 에피택셜 층(120a)이 형성될 수 있고, 제1 에피택셜 층(120a) 상에 마스크 레이어(ML21)가 배치될 수 있다. 여기서, 제1 반도체 층(110)은 N 형 불순물이 도핑된 반도체 기판의 일부분일 수 있다. 또는, 제1 반도체 층(110)은 N 형 불순물이 도핑된 반도체 기판과, 상기 반도체 기판 상에 형성된 N 형 불순물이 도핑된 에피택셜 층을 포함할 수도 있다.
제1 에피택셜 층(120a)은 N 형 불순물을 포함할 수 있다. 예를 들어, 제1 에피택셜 층(120a)은 비소(As) 또는 인(P)과 같은 N 형 불순물을 도핑되어 성장할 수 있다.
본 발명의 몇몇의 실시 예에서, 제1 에피택셜 층(120a)은, 도핑되지 않았거나 저농도로 도핑된 상태로 성장한 에피택셜 층에 상기 N 형 불순물을 이온 주입하는 방식으로 형성될 수도 있고, 이와 다르게, 도핑되지 않았거나 저농도로 도핑된 상태로 성장한 에피택셜 층을 마스크를 이용하여 N 필러가 형성될 영역에 대한 패터닝을 수행하 후, N 필러가 형성될 해당 영역에만 상기 N 형 불순물을 이온 주입하는 방식으로 형성될 수도 있으며, 또한 이와 다른 다양한 방식으로 형성될 수 있다. 또한, 본 설명은 본 명세서에서 언급되는 임의의 에피택셜 층에 대해 동일하게 적용될 수 있다.마스크 레이어(ML21)는 제1 에피택셜 층(120a)의 액티브 영역(AR), 프레임 영역(FR) 및 터미네이션 영역(TR)에 해당하는 상면을 도 9에 도시된 형상에 따라 노출시키고, 이온 주입 공정(I1)을 수행하여, 제1 에피택셜 층(120a)의 상면 중 마스크 레이어(ML21)에 커버되지 않는 영역에 대해 보론(B) 등과 같은 P 형 불순물을 주입할 수 있다.
이에 따라 제1 에피택셜 층(120a)의 액티브 영역(AR), 프레임 영역(FR) 및 터미네이션 영역(TR)의 상측에 예비 액티브 필러 층(PA1), 예비 프레임 필러 층(PF1) 및 예비 터미네이션 필러 층(PT1)이 각각 형성될 수 있다. 이후, 마스크 레이어(ML21)가 제거될 수 있다.
다음으로, 예비 액티브 필러 층(PA1), 예비 프레임 필러 층(PF1) 및 예비 터미네이션 필러 층(PT1)이 형성된 제1 에피택셜 층(120a) 상에 제2 에피택셜 층(120b)를 형성한 후, 전술한 것과 동일한 방식으로 제2 에피택셜 층(120b)의 액티브 영역(AR), 프레임 영역(FR) 및 터미네이션 영역(TR)의 상측에 예비 액티브 필러 층(PA1), 예비 프레임 필러 층(PF1) 및 예비 터미네이션 필러 층(PT1)을 각각 형성할 수 있다. 여기서 제2 에피택셜 층(120b)은 제1 에피택셜 층(120a)과 동일한 두께로 형성될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
이와 같은 과정을, 제3 에피택셜 층(120c) 내지 제5 에피택셜 층(120e)에 대해 반복하여 도 10에 도시된 것과 같은 구조를 얻을 수 있다.
다음으로 도 11 및 도 12를 함께 참조하면, 제5 에피택셜 층(120e) 상에 제6 에피택셜 층(120f)이 형성될 수 있다.
마스크 레이어(ML22)는 제6 에피택셜 층(120f)의 액티브 영역(AR) 및 프레임 영역(FR)에 해당하는 상면을 도 11에 도시된 형상에 따라 노출시키고, 이온 주입 공정(I2)을 수행하여, 제6 에피택셜 층(120f)의 상면 중 마스크 레이어(ML22)에 커버되지 않는 영역에 대해 보론(B) 등과 같은 P 형 불순물을 주입할 수 있다.
이에 따라 제6 에피택셜 층(120f)의 액티브 영역(AR) 및 프레임 영역(FR)의 상측에 예비 액티브 필러 층(PA2) 및 예비 프레임 필러 층(PF2)이 각각 형성될 수 있다. 이후, 마스크 레이어(ML22)가 제거될 수 있다.
다음으로 도 13 및 도 14를 함께 참조하면, 제6 에피택셜 층(120f) 상에 제7 에피택셜 층(120g)이 형성될 수 있다.
마스크 레이어(ML23)는 제7 에피택셜 층(120g)의 프레임 영역(FR) 및 터미네이션 영역(TR)에 해당하는 상면을 도 13에 도시된 형상에 따라 노출시키고, 이온 주입 공정(I3)을 수행하여, 제7 에피택셜 층(120g)의 상면 중 마스크 레이어(ML23)에 커버되지 않는 영역에 대해 보론(B) 등과 같은 P 형 불순물을 주입할 수 있다.
이에 따라 제7 에피택셜 층(120g)의 프레임 영역(FR) 및 터미네이션 영역(TR)의 상측에 예비 상부 프레임 영역 층(PU1) 및 예비 상부 터미네이션 영역 층(PU2)이 각각 형성될 수 있다.
본 발명의 몇몇의 실시 예에서, 예비 상부 프레임 영역 층(PU1) 및 예비 상부 터미네이션 영역 층(PU2)은, 예비 액티브 필러 층(PA1), 예비 프레임 필러 층(PF1), 예비 터미네이션 필러 층(PT1), 예비 액티브 필러 층(PA2) 및 예비 프레임 필러 층(PF2)보다 그 크기가 더 작도록, 즉 폭과 높이가 더 작도록, 형성될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 구체적인 구현 목적에 따라 얼마든지 다르게 형성될 수 있다.
이어서 도 15를 참조하면, 마스크 레이어(ML23)가 제거될 수 있다. 이후, 제7 에피택셜 층(120g)까지 형성된 구조물 상에 어닐링 공정을 수행하여 해당 구조물 내에 형성된 예비 액티브 필러 층(PA1), 예비 프레임 필러 층(PF1), 예비 터미네이션 필러 층(PT1), 예비 상부 프레임 영역 층(PU1) 및 예비 상부 터미네이션 영역 층(PU2) 내에 주입된 불순물들을 수평 방향으로 및/또는 수직 방향으로 소정의 거리만큼 확산시킬 수 있다.
이에 따라, 액티브 영역(AR)에서, 제1 에피택셜 층(120a) 내지 제5 에피택셜 층(120e)의 예비 액티브 필러 층(PA1)과, 제6 에피택셜 층(120f)의 예비 액티브 필러 층(PA2)이 수직 방향으로 서로 연결되어, 수직 방향으로 연장하는 제1 P 필러(121)을 형성할 수 있다. 또한, 인접한 2 개의 제1 P 필러(121) 사이에 위치하는 부분은 제1 N 필러(122)에 대응할 수 있다.
한편, 프레임 영역(FR)에서, 제1 에피택셜 층(120a) 내지 제5 에피택셜 층(120e)의 예비 프레임 필러 층(PF1)과, 제6 에피택셜 층(120f)의 예비 프레임 필러 층(PF2)이 수직 방향으로 서로 연결되어, 수직 방향으로 연장하는 제2 P 필러(123)을 형성할 수 있다. 또한, 인접한 2 개의 제2 P 필러(123) 사이에 위치하는 부분은 제2 N 필러(124)에 대응할 수 있다. 여기서 해당 영역은 전술한 하부 프레임 영역(125b)을 형성할 수 있다.
나아가 제6 에피택셜 층(120f)의 예비 프레임 필러 층(PF2)과 제7 에피택셜 층(120g)의 예비 상부 프레임 영역 층(PU1)이 서로 연결되어, 전술한 상부 프레임 영역(125a)을 형성할 수 있다.
한편, 터미네이션 영역(TR)에서, 제1 에피택셜 층(120a) 내지 제5 에피택셜 층(120e)의 예비 프레임 필러 층(PF1)이 수직 방향으로 서로 연결되어, 수직 방향으로 연장하는 제3 P 필러(127)을 형성할 수 있다. 또한, 인접한 2 개의 제3 P 필러(127) 사이에 위치하는 부분은 제3 N 필러(128)에 대응할 수 있다. 여기서 해당 영역은 전술한 하부 터미네이션 영역(126c)을 형성할 수 있다.
나아가 제7 에피택셜 층(120g)의 예비 상부 프레임 영역 층(PU1)과 예비 상부 터미네이션 영역 층(PU2)이 서로 연결되어, 전술한 상부 프레임 영역(125a)에 제1 방향(X)으로 연결되는 상부 터미네이션 영역(126a)을 형성할 수 있다. 여기서 제6 에피택셜 층(120f) 중 터미네이션 영역(TR)에 해당하는 영역은 전술한 중간 터미네이션 영역(126b)에 대응할 수 있다.
이후, P 바디 영역(130), P+ 영역(132) 및 N+ 영역(134)을 형성하기 위한 추가적인 이온 주입 공정들이 수행될 수 있고, 상기 이온 주입 공정들 전후에, 또는 상기 이온 주입 공정들 사이에 게이트 유전막(136) 및 필드 산화막(146)을 형성하기 위한 산화 공정, 액티브 폴리 게이트(138) 및 필드 플레이트(148)를 형성하기 위한 증착 및 패터닝 공정, 스페이서(140) 및 절연층(142)를 형성하기 위한 증착 및 패터닝 공정, 소오스 전극(144), 게이트 전극(150) 및 플로팅 전극(152)을 형성하기 위한 증착 및 패터닝 공정 등이 더 수행되어 수퍼 정선 반도체 장치가 제조될 수 있다.
도 16은 본 발명의 일 실시 예에 따른 반도체 장치를 제조하기 위한 마스크 레이어의 또 다른 예를 설명하기 위한 도면이다.
도 16을 참조하면, 마스크 레이어(ML3)의 제3 필러 마스크 패턴(P3)의 패턴 형상은 정사각형일 수 있다. 그러나 본 발명의 범위는 이에 제한되지 않고 해당 패턴 형상은 타원형, 사각형, 직사각형, 정사각형, 마름모꼴, 삼각형, 오각형, 육각형, 팔각형 등 다양한 형상을 가질 수 있다.
도 17은 본 발명의 일 실시 예에 따른 반도체 장치를 제조하기 위한 마스크 레이어의 또 다른 예를 설명하기 위한 도면이다.
도 17을 참조하면, 마스크 레이어(ML4)는 제3 필러 마스크 패턴(P3)의 패턴이 원형 형상을 가지며, 제3 필러 마스크 패턴(P3)의 피치는, 위치 별로 다양한 크기를 가질 수 있다. 마스크 레이어(ML4)의 경우 제3 필러 마스크 패턴(P3)의 피치는 터미네이션 영역(TR)의 바깥 쪽으로 갈수록 원형 형상의 크기가 작아지는 것으로 도시하였으나, 본 발명의 범위는 이에 제한되지 않고, 구체적인 구현 목적에 따라 다양하게 변형될 수 있다.
도 18은 본 발명의 일 실시 예에 따른 반도체 장치를 제조하기 위한 마스크 레이어의 또 다른 예를 설명하기 위한 도면이다.
도 18을 참조하면, 마스크 레이어(ML5)는 제2 필러 마스크 패턴(P2) 중 프레임 영역(FR)에 해당하는 패턴은 원형이고, 액티브 영역(AR)에 해당하는 패턴은 일 방향으로 길게 연장되는 형상을 갖는다. 그러나 본 발명의 범위는 이에 제한되지 않고, 구체적인 구현 목적에 따라 다양하게 변형될 수 있다.
마스크 레이어(ML1 내지 ML5)를 예를 들어 전술한 바와 같이, 제1 필러 마스크 패턴(P1)의 면적 비와 제3 필러 마스크 패턴(P3)의 면적 비가 동일하게 유지되도록, 제1 필러 마스크 패턴(P1) 및 제3 필러 마스크 패턴(P3)의 형상 및 제1 필러 마스크 패턴(P1)의피치와 제3 필러 마스크 패턴(P3)의 피치 등을 다양하게 조절함으로써, 필러가 형성되는 모든 영역에서 전하 불균형을 더욱 정교하게 개선할 수 있다.
도 19는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19를 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치(5)는 도 2a의 반도체 장치(2)에 대응될 수 있다.
도 20은 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20을 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치(6)는 도 3의 반도체 장치(3)에 대응될 수 있다.
도 21은 본 발명의 일 실시 예에 따른 반도체 장치를 제조하는 일 단계에서의 단면을 설명하기 위한 도면이다.
도 21을 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치(7)의 해당 구조는 도 15에서 설명한 구조에 대응될 수 있다.
도 22 및 도 23은 본 발명의 실시 예들에 따른 반도체 장치의 유리한 효과를 설명하기 위한 도면들이다.
도 22를 참조하면, 필러 마스크가 도 22에 도시된 같은 디자인을 갖는 경우, 코너(C1)는 P 형 전하량과 N 형 전하량의 균형이 깨지는 전하 불균형 문제가 발생할 뿐 아니라, 공정 산포를 고려하여 전하 균형을 맞추기 위한 필러 마스크의 설계의 난이도가 높다.
이어서 도 23을 참조하면, 필러 마스크가 도 23에 도시된 같은 디자인을 갖는 경우, 터미네이션 영역의 가로 방향과 세로 방향의 필러 형태가 상이하기 때문에 공핍 영역이 세로 방향으로 빨리 확장되게 되어 끝 영역(C2)은 높은 전계에 취약해지는 문제가 있다.
터미네이션 영역의 공핍 영역의 확장 속도나, 터미네이션 영역 표면에 가해지는 전계에 가장 큰 영향을 주는 것은 P 형에 해당하는 상부 터미네이션 영역과, N 형에 해당하는 중간 터미네이션 영역이다. 상부 터미네이션 영역의 P 형 전하량이 많을수록 공핍 영역의 확장 속도는 빠르며, 중간 터미네이션 영역의 N 형 전하량이 많을수록 공핍 영역의 확장 속도는 느리다. 이에 따라 전계의 피크(peak)는 뒤쪽 또는 앞쪽으로 이동하게 된다.
도 2b 및 도 2c를 다시 참조하면, 본 발명에 따른 실시 예들의 반도체 장치의 상부 터미네이션 영역(126a) 및 중간 터미네이션 영역(126b)은 도면을 기준으로 상하 좌우 모두 동일하게 형성된다. 이에 따라 수퍼 정션 반도체 장치의 전체 영역에 걸쳐 공핍 영역의 확장 속도 및 전계의 분포를 균일하게 할 수 있다.
즉, 이제까지 설명한 본 발명의 다양한 실시 예에 따르면, 수퍼 정션 반도체 장치의 터미네이션 영역의 코너 부분에서 P 형 전하량과 N 형 전하량의 균형이 깨지는 전하 불균형 문제를 해결할 수 있다. 또한, 공핍 영역의 확대 속도를 터미네이션 영역 표면의 모든 방향에 대해 균일하도록 조절하여 높은 전계에 의한 손상을 방지할 수 있을 뿐 아니라, 터미네이션 영역의 표면에 가해지는 전계 레벨을 낮추고 프로파일 조절을 용이하게 하여 수퍼 정션 반도체 장치의 신뢰성을 확보하고 성능을 향상시킬 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속한다.
1, 2, 3, 4, 5, 6: 반도체 장치 100: 드레인 배선층
110: 제1 반도체 층 120: 제2 반도체 층
120a, 120b, 120c, 120d, 120e, 120f, 120g: 에피택셜 층
121: 제1 P 필러 122: 제1 N 필러
123: 제2 P 필러 124: 제2 N 필러
125a: 상부 프레임 영역 125b: 하부 프레임 영역
126a: 상부 터미네이션 영역 126b: 중간 터미네이션 영역
126c: 하부 터미네이션 영역 127: 제3 P 필러
128: 제3 N 필러 130: P 바디 영역
132: P+ 영역 134: N+ 영역
136: 게이트 유전막 138: 액티브 폴리 게이트
140: 스페이서 142: 절연층
144: 소오스 전극 146: 필드 산화막
148: 필드 플레이트 150: 게이트 전극
152: 플로팅 전극 AR: 액티브 영역
FR: 프레임 영역 TR: 터미네이션 영역
P1: 제1 필러 마스크 패턴 P2: 제2 필러 마스크 패턴
P3: 제3 필러 마스크 패턴

Claims (27)

  1. N 도전형을 갖는 제1 반도체 층; 및
    상기 제1 반도체 층 상에 형성되고, 액티브 영역, 프레임 영역 및 터미네이션 영역을 포함하는 제2 반도체 층을 포함하고,
    상기 액티브 영역은, 복수의 제1 P 필러 및 상기 복수의 제1 P 필러 사이에 형성된 제1 N 필러를 포함하고,
    상기 프레임 영역은, P 도전형을 갖고 제1 방향으로 연장되도록 형성된 상부 프레임 영역 및 상기 상부 프레임 영역 하부에 형성되고 복수의 제2 P 필러 및 상기 복수의 제2 P 필러 사이에 형성된 제2 N 필러를 포함하는 하부 프레임 영역을 포함하고,
    상기 터미네이션 영역은, 상기 P 도전형을 갖고 상기 제1 방향으로 연장되도록 형성된 상부 터미네이션 영역, 상기 상부 터미네이션 영역 하부에 형성된 N 도전형의 중간 터미네이션 영역 및 상기 중간 터미네이션 영역 하부에 형성되고 복수의 제3 P 필러 및 상기 복수의 제3 P 필러 사이에 형성된 제3 N 필러를 포함하는 하부 터미네이션 영역을 포함하되,
    상기 중간 터미네이션 영역의 상면 중 상기 제3 P 필러와 오버랩되는 영역 전체는 상기 제2 반도체 층의 상면으로부터 이격되고,
    상기 하부 터미네이션 영역 전부는 상기 상부 터미네이션 영역에 의해 커버되는,
    반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제3 P 필러 상에는 상기 중간 터미네이션 영역 및 상기 상부 터미네이션 영역이 차례로 형성된, 반도체 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 제2 P 필러는 상기 상부 프레임 영역을 통해 상기 제2 반도체 층의 상면까지 연결되는, 반도체 장치.
  6. 제1항에 있어서,
    상기 제3 P 필러는 상기 상부 터미네이션 영역의 하면으로부터 이격되도록 형성된, 반도체 장치.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제1항에 있어서,
    상기 중간 터미네이션 영역은 상기 하부 터미네이션 영역의 상기 복수의 제3 N 필러 중 적어도 하나와 연결되는, 반도체 장치.
  12. 제1항에 있어서,
    상기 상부 터미네이션 영역은 상기 상부 프레임 영역과 연결되는, 반도체 장치.
  13. 제1항에 있어서,
    상기 상부 프레임 영역은 상기 하부 프레임 영역의 상기 복수의 제2 P 필러 중 적어도 하나와 연결되는, 반도체 장치.
  14. 제1항에 있어서,
    상기 상부 프레임 영역의 불순물 농도는 상기 상부 터미네이션 영역의 불순물 농도보다 높은, 반도체 장치.
  15. 복수의 제1 P 필러 및 상기 복수의 제1 P 필러 사이에 형성된 제1 N 필러를 포함하는 액티브 영역;
    P 도전형을 갖고 제1 방향으로 연장되도록 형성된 상부 프레임 영역 및
    복수의 제2 P 필러 및 상기 복수의 제2 P 필러 사이에 형성된 제2 N 필러를 포함하고, 상기 상부 프레임 영역 하부에 형성된 하부 프레임 영역을 포함하는 프레임 영역; 및
    상기 P 도전형을 갖고 상기 제1 방향으로 연장되도록 형성된 상부 터미네이션 영역,
    N 도전형을 갖고 상기 상부 터미네이션 영역 하부에 형성된 중간 터미네이션 영역 및
    복수의 제3 P 필러 및 상기 복수의 제3 P 필러 사이에 형성된 제3 N 필러를 포함하고, 상기 중간 터미네이션 영역 하부에 형성된 하부 터미네이션 영역을 포함하는 터미네이션 영역을 포함하고,
    상기 하부 터미네이션 영역의 상기 복수의 제3 P 필러 전부는 상기 상부 터미네이션 영역에 의해 커버되고,
    상기 하부 터미네이션 영역 전부는 상기 상부 터미네이션 영역에 의해 커버되는,
    반도체 장치.
  16. 제15항에 있어서,
    상기 제3 P 필러 상에는 상기 중간 터미네이션 영역 및 상기 상부 터미네이션 영역이 차례로 형성된, 반도체 장치.
  17. 제15항에 있어서,
    상기 상부 프레임 영역 및 상기 상부 터미네이션 영역 상에는 필드 산화막이 연장되어 형성되고,
    상기 제2 P 필러는 상기 상부 프레임 영역을 통해 상기 필드 산화막의 하면까지 연결되는, 반도체 장치.
  18. 제17항에 있어서,
    상기 제3 P 필러는 상기 상부 터미네이션 영역의 하면으로부터 이격되도록 형성된, 반도체 장치.
  19. 제17항에 있어서,
    상기 중간 터미네이션 영역의 상면은 상기 필드 산화막의 하면으로부터 이격된, 반도체 장치.
  20. 제15항에 있어서,
    상기 중간 터미네이션 영역은 상기 하부 터미네이션 영역의 상기 복수의 제3 N 필러 중 적어도 하나와 연결되는, 반도체 장치.
  21. 제15항에 있어서,
    상기 상부 터미네이션 영역은 상기 상부 프레임 영역과 연결되는, 반도체 장치.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
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