CN115459923B - 一种基于忆阻器的环形振荡器puf电路及其使用方法 - Google Patents

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Abstract

本发明涉及一种基于忆阻器的环形振荡器PUF电路及其使用方法。其技术方案是：所述环形振荡器PUF电路由随机延迟电路(101)、第1环形振荡器电路(102)、第2环形振荡器电路(106)、第1计数器(103)、第2计数器(105)和数字比较器(104)组成。两个环形振荡电路所产生的方波频率取决于忆阻器模块(304)中模块忆阻器(404)的阻值。本发明以忆阻器模块(304)中模块忆阻器(404)高阻分布的随机性作为主要熵源，在随机延迟电路(101)的作用下，根据输入的激励电压信号选中模块忆阻器(404)，随机减小所选中模块忆阻器(404)的阻值，然后对两个环形振荡器电路产生的方波频率进行比较得出响应。本发明具有抗机器学习能力强、硬件消耗小和核心性能指标良好的特点。

Description

一种基于忆阻器的环形振荡器PUF电路及其使用方法
技术领域
本发明属于PUF电路技术领域。具体涉及一种基于忆阻器的环形振荡器PUF电路及其使用方法。
背景技术
物理不可克隆函数(PhysicallyUnclonable Function，PUF)在硬件安全领域作为一种全新的硬件安全保护方案备受人们的广泛关注。PUF是研究人员受人体指纹启发而创造出的概念，每个人的指纹都不同，因而指纹可以作为人体的唯一标识符，硬件设备在相同的生产工艺下所生产的同一批产品在参数上会存在微小的差异，这种差异是随机的，不可控的，PUF则是提取这种差异作为硬件设备的指纹，也就是硬件设备的唯一标识符。PUF具有输入和输出信号，它的输入信号被称作激励(Challenge)，输出信号被称为响应(Response)。输入任意激励都将产生独特且不可预测的响应，每个激励都有其唯一对应的响应。一个激励和其对应的响应称为激励响应对(Challenge Response Pairs：CRPs)。PUF具有唯一性和随机性等特性，即PUF一旦生产出来便是独一无二的，连生产厂家也无法复制，利用这些性质，PUF主要用于硬件安全领域，尤其是在硬件设备身份认证和防克隆等安全问题上具有独特的优势。
PUF根据CRPs的数量可以分为强PUF和弱PUF，强PUF拥有大量的CRPs，一般应用在身份认证中；弱PUF一般只有少量的CRPs，应用在密钥生成中。环形振荡器PUF(RO PUF)是一种经典的强PUF。RO PUF具有较高的可靠性，并且在电路结构上不要求严格的对称，这就减小了生产制造的难度，但是RO PUF每次产生不同的响应时需要选择不同的两个环形振荡电路进行比较，因此，RO PUF具有较大的硬件消耗和功耗。
无论是强PUF还是弱PUF，一旦对手能够高精度地预测其CRPs，那么它们都不再安全。机器学习可以实现PUF数学模型的克隆，以高精度地预测其CRPs，特别是电路线性结构较强和CRPs对较多的大多数强PUF，机器学习建模攻击的效果更好。研究人员通过实验发现，对于现有的主要强PUF，如Arbiter PUF和RO PUF等，机器学习建模的准确率可达90％以上。
Loong J T H等人(Loong J T H,HashimNAN,HamidM S,et al.Performanceanalysis of CMOS-memristorhybridring oscillatorPhysically Unclonable Function(RO-PUF)[C]//2016IEEE International Conference on Semiconductor Electronics(ICSE).IEEE,2016:304-307.)提出了一种基于忆阻器的RO PUF电路。该设计使用忆阻器代替传统RO PUF电路中CMOS反相器的PMOS晶体管，利用忆阻器阻值变化具有非线性的特点，使得振荡器的振荡频率更随机，PUF电路具有更好的随机性。但该PUF电路仍具有传统ROPUF电路难以抵抗机器学习建模攻击的缺点。
“一种基于忆阻器的强PUF”(CN 109495272 A)专利技术，该技术利用2T2R作为忆阻器阵列的基本单元，通过比较忆阻器阵列中两列通路的电流产生唯一的响应值，拥有面积利用率高，可配置和重复利用的特征，具有优异的随机性和抗建模攻击能力。但是该强PUF电路需要采用2T2R忆阻器阵列，其电流比较方式对于读取电路的精度要求较高；同时，其对于模型的抗攻击能力只是通过较强的随机性实现，事实上并不能完全规避机器学习的攻击。
“一种基于RRAM的高效可重构环形振荡器PUF电路”(CN 113707201 A)专利技术，该技术将RRAM阵列和环形振荡PUF电路相结合，利用RRAM处于高阻态时阻值的随机分布作为PUF电路熵源。该PUF电路根据施加的激励通过行解码器和列选择器在RRAM阵列中选择相应的RRAM参与到环形振荡器电路中，最后分别利用两个计数器对环形振荡器电路所产生的脉冲信号进行计数，通过比较计数值的大小得出响应。该电路设计利用RRAM阵列这种形式虽大大缩小了电路面积并且通过重构实现了抗机器学习的能力。但是该PUF电路是根据激励每次选中RRAM阵列中的部分RRAM参与到环形振荡器电路中，未选中的RRAM会造成熵源的浪费，核心性能指标差。
“变频环形振荡器PUF电路”(CN 106372539 A)专利技术，该技术可以通过配置环形振荡器中反相器的个数来改变振荡器产生的振荡频率，由于振荡器的振荡频率不固定，攻击者很难通过数学建模的方法建立其对应的数学模型，使得该PUF电路具有较强的抗机器学习能力。但该PUF电路每次产生不同的响应时需要选择不同的两个环形振荡器进行比较，并且需要额外的资源实现对环形振荡器的配置，因此该PUF电路硬件消耗较大。
发明内容
本发明旨在克服现有技术的缺陷，目的是提出一种具有抗机器学习能力强、硬件消耗小和核心性能指标良好的基于忆阻器的环形振荡器PUF电路及其使用方法。
为实现上述目的，本发明采用的技术方案是：
所述基于忆阻器的环形振荡器PUF电路由随机延迟电路、第1环形振荡器电路、第2环形振荡器电路、第1计数器、第2计数器和数字比较器组成。
随机延迟电路的端子Vpulse与电压输入端子Vpl连接，随机延迟电路的端子Vc12、……、Vci2、……、VcN2与对应的电压输入端子Vc1、……、Vci、……、VcN连接；随机延迟电路的端子Vdelay与第1环形振荡器电路的端子Adly1、第2环形振荡器电路的端子Adly2分别连接。
第1环形振荡器电路的端子Avdd1、第2环形振荡器电路的端子Avdd2分别与电压输入端子Vvdd连接，第1环形振荡器电路的端子Achlg1、第2环形振荡器电路的端子Achlg2分别与电压输入端子Vchlg连接，第1环形振荡器电路的端子Ard1、第2环形振荡器电路的端子Ard2分别与电压输入端子Vrd连接，第1环形振荡器电路的端子Acr01、第2环形振荡器电路的端子Acr02分别与电压输入端子Vcr0连接，第1环形振荡器电路的端子Acr11、第2环形振荡器电路的端子Acr12分别与电压输入端子Vcr1连接；第1环形振荡器电路的端子Ac11、……、Aci1、……、AcN1与对应的电压输入端子Vc1、……、Vci、……、VcN连接，第2环形振荡器电路的端子Ac12、……、Aci2、……、AcN2与对应的电压输入端子Vc1、……、Vci、……、VcN连接；第1环形振荡器电路的端子Ars1、第2环形振荡器电路的端子Ars2分别与电压输入端子Vrs连接；第1环形振荡器电路的端子Acr21、第2环形振荡器电路的端子Acr22分别与电压输入端子Vcr2连接；第1环形振荡器电路的端子fout1与第1计数器的端子A10连接，第2环形振荡器电路的端子fout2与第2计数器的端子A20连接。
第1计数器的端子A11与数字比较器的端子IN0连接，第2计数器的端子A21与数字比较器的端子IN1连接，数字比较器的端子Rout输出响应电压。
在电压输入端子Vpl、Vvdd、Vchlg、Vrd、Vcr0、Vcr1、Vrs、Vcr2与端子GND之间施加对应的电压信号Upl、Uvdd、Uchlg、Urd、Ucr0、Ucr1、Urs、Ucr2，在电压输入端子Vc1、……、Vci、……、VcN与端子GND之间施加对应的电压信号Uc1、……、Uci、……、UcN。
数字比较器的端子Rout输出响应电压。
所述随机延迟电路由N个延迟单元和NMOS晶体管组成，N为奇数；第1延迟单元的端子OUT与第2延迟单元的端子IN连接，……，第i-1延迟单元的端子OUT与第i延迟单元的端子IN连接，……，第N-1延迟单元的端子OUT与第N延迟单元的端子IN连接，第N延迟单元的端子OUT与NMOS晶体管的漏极连接。
第1延迟单元的端子IN分别与两个延迟电路忆阻器的端子AR0连接，两个延迟电路忆阻器的端子AR1与第1延迟电路选通器的端子1_CHAN和端子0_CHAN对应连接；所述第2延迟单元、……、第i延迟单元、……、第N延迟单元与第1延迟单元的结构相同。
第1延迟单元的端子IN与随机延迟电路的端子Vpulse连接，第N延迟单元的端子OUT与随机延迟电路的端子Vdelay连接；第1延迟单元的端子SEL、……、第i延迟单元的端子SEL、……、第N延迟单元的端子SEL与对应的随机延迟电路的端子Vc12、……、Vci2、……、VcN2连接。
所述第1环形振荡器电路由N个反相器和N个忆阻器模块组成，N为奇数；第1反相器的端子OUT与第2反相器的端子IN连接，……，第i-1反相器的端子OUT与第i反相器的端子IN连接，……，第N-1反相器的端子OUT与第N反相器的端子IN连接；第1反相器的端子IN与第N反相器的端子OUT连接，第N反相器的端子OUT与第1环形振荡器电路的端子fout1连接。
第1反相器的NMOS晶体管的源极、……、第i反相器的NMOS晶体管的源极、……、第N反相器的NMOS晶体管的源极与对应的第1忆阻器模块的端子Iout1、……、第i忆阻器模块的端子Iouti、……、第N忆阻器模块的端子IoutN连接；第1反相器的PMOS晶体管的源极、……、第i反相器的PMOS晶体管的源极、……、第N反相器的PMOS晶体管的源极分别与第1环形振荡器电路的端子Avdd1连接。
第1忆阻器模块的端子Vchlg1、……、第i忆阻器模块的端子Vchlgi、……、第N忆阻器模块的端子VchlgN分别与第1环形振荡器电路的端子Achlg1连接，第1忆阻器模块的端子Vrd1、……、第i忆阻器模块的端子Vrdi、……、第N忆阻器模块的端子VrdN分别与第1环形振荡器电路的端子Ard1连接，第1忆阻器模块的端子Vcr01、……、第i忆阻器模块的端子Vcr0i、……、第N忆阻器模块的端子Vcr0N分别与第1环形振荡器电路的端子Acr01连接，第1忆阻器模块的端子Vdly1、……、第i忆阻器模块的端子Vdlyi、……、第N忆阻器模块的端子VdlyN分别与第1环形振荡器电路的端子Adly1连接，第1忆阻器模块的端子Vcr11、……、第i忆阻器模块的端子Vcr1i、……、第N忆阻器模块的端子Vcr1N分别与第1环形振荡器电路的端子Acr11连接，第1忆阻器模块的端子Vc11、……、第i忆阻器模块的端子Vci1、……、第N忆阻器模块的端子VcN1与对应的第1环形振荡器电路的端子Ac11、……、Aci1、……、AcN1连接；第1忆阻器模块的端子Vrs1、……、第i忆阻器模块的端子Vrsi、……、第N忆阻器模块的端子VrsN分别与第1环形振荡器电路的端子Ars1连接，第1忆阻器模块的端子Vcr21、……、第i忆阻器模块的端子Vcr2i、……、第N忆阻器模块的端子Vcr2N分别与第1环形振荡器电路的端子Acr21连接。
所述第2环形振荡器电路与第1环形振荡器电路结构相同。
所述第1忆阻器模块的结构是，第1选通器的端子OUT与第2选通器的端子0_CHAN连接，第2选通器的端子1_CHAN与GND连接，第2选通器的端子OUT与第3选通器的端子1_CHAN连接，第3选通器的端子0_CHAN与GND连接，第3选通器的端子OUT与模块忆阻器的端子RM0连接；NMOS晶体管的漏极与模块忆阻器的端子RM0连接，NMOS晶体管的源极与模块忆阻器的端子RM1连接；第1分路器的端子IN与模块忆阻器的端子RM1连接，第1分路器的端子1_CHAN与第2分路器的端子IN连接；第2分路器的端子1_CHAN与镜像电流源的端子Iref连接，第2分路器的端子0_CHAN与限流电阻的端子R0连接，限流电阻的端子R1与GND连接。
第1选通器的端子1_CHAN、0_CHAN、SEL与第1忆阻器模块对应的端子Vchlg1、Vrd1、Vcr01连接，第2选通器的端子SEL与第1忆阻器模块的端子Vdly1连接，第3选通器的端子SEL与第1忆阻器模块的端子Vcr11连接；NMOS晶体管的栅极与第1忆阻器模块的端子Vc11连接；第1分路器的端子SEL与第1忆阻器模块的端子Vcr11连接，第1分路器的端子0_CHAN与第1忆阻器模块的端子Vrs1连接，第2分路器的端子SEL与第1忆阻器模块的端子Vcr21连接；镜像电流源的端子Iout与第1忆阻器模块的端子Iout1连接。
所述第2忆阻器模块、……、第i忆阻器模块、……、第N忆阻器模块均与第1忆阻器模块的结构相同。
所述的延迟电路忆阻器和模块忆阻器相同，均为具有阈值电压的忆阻器；延迟电路忆阻器和模块忆阻器的初始状态均处于高阻态。
所述基于忆阻器的环形振荡器PUF电路的使用方法：
步骤一、所有忆阻器复位
在电压输入端子Vcr1与端子GND之间施加低电平的电压信号Ucr1，在电压输入端子Vrs与端子GND之间施加高电平的电压信号Urs，其余电压输入端子与端子GND之间不施加任何电压信号。
步骤二、施加激励
在电压输入端子Vpl、Vchlg、Vcr0、Vcr1与端子GND之间施加对应的高电平的电压信号Upl、Uchlg、Ucr0、Ucr1，在电压输入端子Vc1、……、Vci、……、VcN与端子GND之间施加对应的高电平或低电平的激励电压信号Uc1、……、Uci、……、UcN；在电压输入端子Vcr2与端子GND之间施加低电平的电压信号Ucr2，其余电压输入端子与端子GND之间不施加任何电压信号。
步骤三、响应输出
在电压输入端子Vvdd、Vrd、Vcr1、Vcr2与端子GND之间施加对应的高电平的电压信号Uvdd、Urd、Ucr1、Ucr2，在电压输入端子Vcr0与端子GND之间施加低电平的电压信号Ucr0，其余电压输入端子与端子GND之间不施加任何电压信号。
数字比较器的端子Rout输出响应电压。
本发明以模块忆阻器处于高阻态时阻值分布的随机性作为基于忆阻器的环形振荡器PUF电路的主要熵源，在步骤一中，给忆阻器模块施加相关电压信号，使基于忆阻器的环形振荡器PUF电路中的所有模块忆阻器均复位为高阻态。在步骤二中，基于忆阻器的环形振荡器PUF电路根据输入的激励电压信号选中第1环形振荡器电路和第2环形振荡器电路中的部分模块忆阻器，对选中的模块忆阻器施加高电平的电压信号Uchlg，在随机延迟电路的作用下使高电平的电压信号Uchlg施加在模块忆阻器上的持续时间随机，被选中的模块忆阻器在高阻状态下进行一次随机的阻值减小。在步骤三中，第1环形振荡器电路和第2环形振荡器电路开始振荡，通过第1计数器和第2计数器分别对第1环形振荡器电路和第2环形振荡器电路所产生方波的脉冲进行计数，最后通过数字比较器比较计数值得出响应。
由于采用上述技术方案，本发明具有如下积极效果：
本发明在步骤二时，基于忆阻器的环形振荡器PUF电路根据施加的激励电压信号选中忆阻器模块中的模块忆阻器，并对选中的模块忆阻器进行一次随机的阻值减小，激励电压信号不同，所选中的模块忆阻器也不同，选中模块忆阻器的阻值减小量也不同，导致激励电压信号不同时，基于忆阻器的环形振荡器PUF电路中模块忆阻器的阻值也不同，即基于忆阻器的环形振荡器PUF电路的参数不同，随着激励电压信号的变化，基于忆阻器的环形振荡器PUF电路的参数也随之变化，这使机器学习算法难以准确的建立基于忆阻器的环形振荡器PUF电路的数学模型，因而具有显著的抗机器学习能力。
本发明除了忆阻器模块中的模块忆阻器处于高阻态时阻值分布的随机性作为基于忆阻器的环形振荡器PUF电路的熵源，随机延迟电路中的延迟电路忆阻器处于高阻态时阻值分布的随机性也作为基于忆阻器的环形振荡器PUF电路的熵源，因而具有双重熵源，核心性能指标良好。
本发明只需要两个环形振荡器电路就可以产生多位的CRP对，增加CRP对的位数只需要增加第1环形振荡器电路和第2环形振荡器电路中反相器和反相器所对应忆阻器模块的个数，因此扩展性强和硬件消耗小。
因此，本发明具有抗机器学习能力强、硬件消耗小和核心性能指标良好的特点。
附图说明
图1是本发明的一种结构示意图；
图2是图1中随机延迟电路101的一种结构示意图；
图3是图1中第1环形振荡器电路102的一种结构示意图；
图4是图3中第1忆阻器模块304的一种结构示意图；
图5为本发明的另一种结构示意图；
图6为图5所示随机延迟电路101的一种结构示意图；
图7为图5所示第1环形振荡器电路102的一种结构示意图；
图8为本发明的又一种结构示意图；
图9为图8所示随机延迟电路101的一种结构示意图；
图10为图8所示第1环形振荡器电路102的一种结构示意图；
具体实施方式
下面结合附图和具体实施方式对本发明作进一步的描述，并非对其保护范围的限制。
一种基于忆阻器的环形振荡器PUF电路及其使用方法。
如图1所示，所述基于忆阻器的环形振荡器PUF电路由随机延迟电路101、第1环形振荡器电路102、第2环形振荡器电路106、第1计数器103、第2计数器105和数字比较器104组成。
如图1所示，随机延迟电路101的端子Vpulse与电压输入端子Vpl连接，随机延迟电路101的端子Vc12、……、Vci2、……、VcN2与对应的电压输入端子Vc1、……、Vci、……、VcN连接；随机延迟电路101的端子Vdelay与第1环形振荡器电路102的端子Adly1、第2环形振荡器电路106的端子Adly2分别连接。
第1环形振荡器电路102的端子Avdd1、第2环形振荡器电路106的端子Avdd2分别与电压输入端子Vvdd连接，第1环形振荡器电路102的端子Achlg1、第2环形振荡器电路106的端子Achlg2分别与电压输入端子Vchlg连接，第1环形振荡器电路102的端子Ard1、第2环形振荡器电路106的端子Ard2分别与电压输入端子Vrd连接，第1环形振荡器电路102的端子Acr01、第2环形振荡器电路106的端子Acr02分别与电压输入端子Vcr0连接，第1环形振荡器电路102的端子Acr11、第2环形振荡器电路106的端子Acr12分别与电压输入端子Vcr1连接；第1环形振荡器电路102的端子Ac11、……、Aci1、……、AcN1与对应的电压输入端子Vc1、……、Vci、……、VcN连接，第2环形振荡器电路106的端子Ac12、……、Aci2、……、AcN2与对应的电压输入端子Vc1、……、Vci、……、VcN连接；第1环形振荡器电路102的端子Ars1、第2环形振荡器电路106的端子Ars2分别与电压输入端子Vrs连接；第1环形振荡器电路102的端子Acr21、第2环形振荡器电路106的端子Acr22分别与电压输入端子Vcr2连接；第1环形振荡器电路102的端子fout1与第1计数器103的端子A10连接，第2环形振荡器电路106的端子fout2与第2计数器105的端子A20连接。
第1计数器103的端子A11与数字比较器104的端子IN0连接，第2计数器105的端子A21与数字比较器104的端子IN1连接，数字比较器104的端子Rout输出响应电压。
在电压输入端子Vpl、Vvdd、Vchlg、Vrd、Vcr0、Vcr1、Vrs、Vcr2与端子GND之间施加对应的电压信号Upl、Uvdd、Uchlg、Urd、Ucr0、Ucr1、Urs、Ucr2，在电压输入端子Vc1、……、Vci、……、VcN与端子GND之间施加对应的电压信号Uc1、……、Uci、……、UcN。
数字比较器104的端子Rout输出响应电压。
如图2所示，所述随机延迟电路101由N个延迟单元202和NMOS晶体管204组成，N为奇数；第1延迟单元202的端子OUT与第2延迟单元202的端子IN连接，……，第i-1延迟单元202的端子OUT与第i延迟单元202的端子IN连接，……，第N-1延迟单元202的端子OUT与第N延迟单元202的端子IN连接，第N延迟单元202的端子OUT与NMOS晶体管204的漏极连接。
如图2所示，第1延迟单元202的端子IN分别与两个延迟电路忆阻器201的端子AR0连接，两个延迟电路忆阻器201的端子AR1与第1延迟电路选通器203的端子1_CHAN和端子0_CHAN对应连接；所述第2延迟单元202、……、第i延迟单元202、……、第N延迟单元202与第1延迟单元202的结构相同。
如图2所示，第1延迟单元202的端子IN与随机延迟电路101的端子Vpulse连接，第N延迟单元202的端子OUT与随机延迟电路101的端子Vdelay连接；第1延迟单元202的端子SEL、……、第i延迟单元202的端子SEL、……、第N延迟单元202的端子SEL与对应的随机延迟电路101的端子Vc12、……、Vci2、……、VcN2连接。
如图3所示，所述第1环形振荡器电路102由N个反相器301和N个忆阻器模块304组成，N为奇数；第1反相器301的端子OUT与第2反相器301的端子IN连接，……，第i-1反相器301的端子OUT与第i反相器301的端子IN连接，……，第N-1反相器301的端子OUT与第N反相器301的端子IN连接；第1反相器301的端子IN与第N反相器301的端子OUT连接，第N反相器301的端子OUT与第1环形振荡器电路102的端子fout1连接。
如图3所示，第1反相器301的NMOS晶体管303的源极、……、第i反相器301的NMOS晶体管303的源极、……、第N反相器301的NMOS晶体管303的源极与对应的第1忆阻器模块304的端子Iout1、……、第i忆阻器模块304的端子Iouti、……、第N忆阻器模块304的端子IoutN连接；第1反相器301的PMOS晶体管302的源极、……、第i反相器301的PMOS晶体管302的源极、……、第N反相器301的PMOS晶体管302的源极分别与第1环形振荡器电路102的端子Avdd1连接。
如图3所示，第1忆阻器模块304的端子Vchlg1、……、第i忆阻器模块304的端子Vchlgi、……、第N忆阻器模块304的端子VchlgN分别与第1环形振荡器电路102的端子Achlg1连接，第1忆阻器模块304的端子Vrd1、……、第i忆阻器模块304的端子Vrdi、……、第N忆阻器模块304的端子VrdN分别与第1环形振荡器电路102的端子Ard1连接，第1忆阻器模块304的端子Vcr01、……、第i忆阻器模块304的端子Vcr0i、……、第N忆阻器模块304的端子Vcr0N分别与第1环形振荡器电路102的端子Acr01连接，第1忆阻器模块304的端子Vdly1、……、第i忆阻器模块304的端子Vdlyi、……、第N忆阻器模块304的端子VdlyN分别与第1环形振荡器电路102的端子Adly1连接，第1忆阻器模块304的端子Vcr11、……、第i忆阻器模块304的端子Vcr1i、……、第N忆阻器模块304的端子Vcr1N分别与第1环形振荡器电路102的端子Acr11连接，第1忆阻器模块304的端子Vc11、……、第i忆阻器模块304的端子Vci1、……、第N忆阻器模块304的端子VcN1与对应的第1环形振荡器电路102的端子Ac11、……、Aci1、……、AcN1连接；第1忆阻器模块304的端子Vrs1、……、第i忆阻器模块304的端子Vrsi、……、第N忆阻器模块304的端子VrsN分别与第1环形振荡器电路102的端子Ars1连接，第1忆阻器模块304的端子Vcr21、……、第i忆阻器模块304的端子Vcr2i、……、第N忆阻器模块304的端子Vcr2N分别与第1环形振荡器电路102的端子Acr21连接。
所述第2环形振荡器电路106与第1环形振荡器电路102结构相同。
如图4所示，所述第1忆阻器模块304的结构是，第1选通器401的端子OUT与第2选通器402的端子0_CHAN连接，第2选通器402的端子1_CHAN与GND连接，第2选通器402的端子OUT与第3选通器403的端子1_CHAN连接，第3选通器403的端子0_CHAN与GND连接，第3选通器403的端子OUT与模块忆阻器404的端子RM0连接；NMOS晶体管409的漏极与模块忆阻器404的端子RM0连接，NMOS晶体管409的源极与模块忆阻器404的端子RM1连接；第1分路器405的端子IN与模块忆阻器404的端子RM1连接，第1分路器405的端子1_CHAN与第2分路器406的端子IN连接；第2分路器406的端子1_CHAN与镜像电流源407的端子Iref连接，第2分路器406的端子0_CHAN与限流电阻408的端子R0连接，限流电阻408的端子R1与GND连接。
如图4所示，第1选通器401的端子1_CHAN、0_CHAN、SEL与第1忆阻器模块304对应的端子Vchlg1、Vrd1、Vcr01连接，第2选通器402的端子SEL与第1忆阻器模块304的端子Vdly1连接，第3选通器403的端子SEL与第1忆阻器模块304的端子Vcr11连接；NMOS晶体管409的栅极与第1忆阻器模块304的端子Vc11连接；第1分路器405的端子SEL与第1忆阻器模块304的端子Vcr11连接，第1分路器405的端子0_CHAN与第1忆阻器模块304的端子Vrs1连接，第2分路器406的端子SEL与第1忆阻器模块304的端子Vcr21连接；镜像电流源407的端子Iout与第1忆阻器模块304的端子Iout1连接。
所述第2忆阻器模块304、……、第i忆阻器模块304、……、第N忆阻器模块304均与第1忆阻器模块304的结构相同。
所述的延迟电路忆阻器201和模块忆阻器404相同，均为具有阈值电压的忆阻器；延迟电路忆阻器201和模块忆阻器404的初始状态均处于高阻态。
所述基于忆阻器的环形振荡器PUF电路的使用方法：
步骤一、所有忆阻器复位
在电压输入端子Vcr1与端子GND之间施加低电平的电压信号Ucr1，在电压输入端子Vrs与端子GND之间施加高电平的电压信号Urs，其余电压输入端子与端子GND之间不施加任何电压信号。
步骤二、施加激励
在电压输入端子Vpl、Vchlg、Vcr0、Vcr1与端子GND之间施加对应的高电平的电压信号Upl、Uchlg、Ucr0、Ucr1，在电压输入端子Vc1、……、Vci、……、VcN与端子GND之间施加对应的高电平或低电平的激励电压信号Uc1、……、Uci、……、UcN；在电压输入端子Vcr2与端子GND之间施加低电平的电压信号Ucr2，其余电压输入端子与端子GND之间不施加任何电压信号。
步骤三、响应输出
在电压输入端子Vvdd、Vrd、Vcr1、Vcr2与端子GND之间施加对应的高电平的电压信号Uvdd、Urd、Ucr1、Ucr2，在电压输入端子Vcr0与端子GND之间施加低电平的电压信号Ucr0，其余电压输入端子与端子GND之间不施加任何电压信号。
数字比较器104的端子Rout输出响应电压。
实施例1
一种基于忆阻器的环形振荡器PUF电路及其使用方法。
如图5所示，所述基于忆阻器的环形振荡器PUF电路由随机延迟电路101、第1环形振荡器电路102、第2环形振荡器电路106、第1计数器103、第2计数器105和数字比较器104组成。
如图5所示，随机延迟电路101的端子Vpulse与电压输入端子Vpl连接，随机延迟电路101的端子Vc12、Vc22、Vc32与对应的电压输入端子Vc1、Vc2、Vc3连接；随机延迟电路101的端子Vdelay与第1环形振荡器电路102的端子Adly1、第2环形振荡器电路106的端子Adly2分别连接。
第1环形振荡器电路102的端子Avdd1、第2环形振荡器电路106的端子Avdd2分别与电压输入端子Vvdd连接，第1环形振荡器电路102的端子Achlg1、第2环形振荡器电路106的端子Achlg2分别与电压输入端子Vchlg连接，第1环形振荡器电路102的端子Ard1、第2环形振荡器电路106的端子Ard2分别与电压输入端子Vrd连接，第1环形振荡器电路102的端子Acr01、第2环形振荡器电路106的端子Acr02分别与电压输入端子Vcr0连接，第1环形振荡器电路102的端子Acr11、第2环形振荡器电路106的端子Acr12分别与电压输入端子Vcr1连接；第1环形振荡器电路102的端子Ac11、Ac21、Ac31与对应的电压输入端子Vc1、Vc2、Vc3连接，第2环形振荡器电路106的端子Ac12、Ac22、Ac32与对应的电压输入端子Vc1、Vc2、Vc3连接；第1环形振荡器电路102的端子Ars1、第2环形振荡器电路106的端子Ars2分别与电压输入端子Vrs连接；第1环形振荡器电路102的端子Acr21、第2环形振荡器电路106的端子Acr22分别与电压输入端子Vcr2连接；第1环形振荡器电路102的端子fout1与第1计数器103的端子A10连接，第2环形振荡器电路106的端子fout2与第2计数器105的端子A20连接。
第1计数器103的端子A11与数字比较器104的端子IN0连接，第2计数器105的端子A21与数字比较器104的端子IN1连接，数字比较器104的端子Rout输出响应电压。
在电压输入端子Vpl、Vvdd、Vchlg、Vrd、Vcr0、Vcr1、Vrs、Vcr2与端子GND之间施加对应的电压信号Upl、Uvdd、Uchlg、Urd、Ucr0、Ucr1、Urs、Ucr2在电压输入端子Vc1、Vc2、Vc3与端子GND之间施加对应的电压信号Uc1、Uc2、Uc3。
数字比较器104的端子Rout输出响应电压。
如图6所示，所述随机延迟电路101由3个延迟单元202和NMOS晶体管204组成；第1延迟单元202的端子OUT与第2延迟单元202的端子IN连接，第2延迟单元202的端子OUT与第3延迟单元202的端子IN连接，第3延迟单元202的端子OUT与NMOS晶体管204的漏极连接。
如图6所示，第1延迟单元202的端子IN分别与两个延迟电路忆阻器201的端子AR0连接，两个延迟电路忆阻器201的端子AR1与第1延迟电路选通器203的端子1_CHAN和端子0_CHAN对应连接；所述第2延迟单元202、第3延迟单元202与第1延迟单元202的结构相同。
如图6所示，第1延迟单元202的端子IN与随机延迟电路101的端子Vpulse连接，第3延迟单元202的端子OUT与随机延迟电路101的端子Vdelay连接；第1延迟单元202的端子SEL、第2延迟单元202的端子SEL、第3延迟单元202的端子SEL与对应的随机延迟电路101的端子Vc12、Vc22、Vc32连接。
如图7所示，所述第1环形振荡器电路102由3个反相器301和3个忆阻器模块304组成；第1反相器301的端子OUT与第2反相器301的端子IN连接，第2反相器301的端子OUT与第3反相器301的端子IN连接；第1反相器301的端子IN与第3反相器301的端子OUT连接，第3反相器301的端子OUT与第1环形振荡器电路102的端子fout1连接。
如图7所示，第1反相器301的NMOS晶体管303的源极、第2反相器301的NMOS晶体管303的源极、第3反相器301的NMOS晶体管303的源极与对应的第1忆阻器模块304的端子Iout1、第2忆阻器模块304的端子Iout2、第3忆阻器模块304的端子Iout3连接；第1反相器301的PMOS晶体管302的源极、第2反相器301的PMOS晶体管302的源极、第3反相器301的PMOS晶体管302的源极分别与第1环形振荡器电路102的端子Avdd1连接。
如图7所示，第1忆阻器模块304的端子Vchlg1、第2忆阻器模块304的端子Vchlg2、第3忆阻器模块304的端子Vchlg3分别与第1环形振荡器电路102的端子Achlg1连接，第1忆阻器模块304的端子Vrd1、第2忆阻器模块304的端子Vrd2、第3忆阻器模块304的端子Vrd3分别与第1环形振荡器电路102的端子Ard1连接，第1忆阻器模块304的端子Vcr01、第2忆阻器模块304的端子Vcr02、第3忆阻器模块304的端子Vcr03分别与第1环形振荡器电路102的端子Acr01连接，第1忆阻器模块304的端子Vdly1、第2忆阻器模块304的端子Vdly2、第3忆阻器模块304的端子Vdly3分别与第1环形振荡器电路102的端子Adly1连接，第1忆阻器模块304的端子Vcr11、第2忆阻器模块304的端子Vcr12、第3忆阻器模块304的端子Vcr13分别与第1环形振荡器电路102的端子Acr11连接，第1忆阻器模块304的端子Vc11、第2忆阻器模块304的端子Vc21、第3忆阻器模块304的端子Vc31与对应的第1环形振荡器电路102的端子Ac11、Ac21、Ac31连接；第1忆阻器模块304的端子Vrs1、第2忆阻器模块304的端子Vrs2、第3忆阻器模块304的端子Vrs3分别与第1环形振荡器电路102的端子Ars1连接，第1忆阻器模块304的端子Vcr21、第2忆阻器模块304的端子Vcr22、第3忆阻器模块304的端子Vcr23分别与第1环形振荡器电路102的端子Acr21连接。
所述第2环形振荡器电路106与第1环形振荡器电路102结构相同。
如图4所示，所述第1忆阻器模块304的结构是，第1选通器401的端子OUT与第2选通器402的端子0_CHAN连接，第2选通器402的端子1_CHAN与GND连接，第2选通器402的端子OUT与第3选通器403的端子1_CHAN连接，第3选通器403的端子0_CHAN与GND连接，第3选通器403的端子OUT与模块忆阻器404的端子RM0连接；NMOS晶体管409的漏极与模块忆阻器404的端子RM0连接，NMOS晶体管409的源极与模块忆阻器404的端子RM1连接；第1分路器405的端子IN与模块忆阻器404的端子RM1连接，第1分路器405的端子1_CHAN与第2分路器406的端子IN连接；第2分路器406的端子1_CHAN与镜像电流源407的端子Iref连接，第2分路器406的端子0_CHAN与限流电阻408的端子R0连接，限流电阻408的端子R1与GND连接。
如图4所示，第1选通器401的端子1_CHAN、0_CHAN、SEL与第1忆阻器模块304对应的端子Vchlg1、Vrd1、Vcr01连接，第2选通器402的端子SEL与第1忆阻器模块304的端子Vdly1连接，第3选通器403的端子SEL与第1忆阻器模块304的端子Vcr11连接；NMOS晶体管409的栅极与第1忆阻器模块304的端子Vc11连接；第1分路器405的端子SEL与第1忆阻器模块304的端子Vcr11连接，第1分路器405的端子0_CHAN与第1忆阻器模块304的端子Vrs1连接，第2分路器406的端子SEL与第1忆阻器模块304的端子Vcr21连接；镜像电流源407的端子Iout与第1忆阻器模块304的端子Iout1连接。
所述第2忆阻器模块304、第3忆阻器模块304均与第1忆阻器模块304的结构相同。
所述的延迟电路忆阻器201和模块忆阻器404相同，均为具有阈值电压的忆阻器；延迟电路忆阻器201和模块忆阻器404的初始状态均处于高阻态。
所述基于忆阻器的环形振荡器PUF电路的使用方法：
步骤一、所有忆阻器复位
在电压输入端子Vcr1与端子GND之间施加低电平的电压信号Ucr1＝0V；在电压输入端子Vrs与端子GND之间施加高电平的电压信号Urs＝2V；其余电压输入端子与端子GND之间不施加任何电压信号。
步骤一中，第1环形振荡器电路102和第2环形振荡器电路106中的所有模块忆阻器404复位为高阻态：
第1环形振荡器电路102中：第1忆阻器模块304、第2忆阻器模块304、第3忆阻器模块304中各自的模块忆阻器404的阻值依次为9474Ω、10502Ω、11121Ω；
第2环形振荡器电路106中：第1忆阻器模块304、第2忆阻器模块304、第3忆阻器模块304中各自的模块忆阻器404的阻值依次为8325Ω、11718Ω、11103Ω。
步骤二、施加激励
在电压输入端子Vpl、Vchlg、Vcr0、Vcr1与端子GND之间施加对应的高电平的电压信号Upl＝2V、Uchlg＝2V、Ucr0＝1.8V、Ucr2＝1.8V；在电压输入端子Vc1、Vc2、Vc3与端子GND之间施加对应的高电平或低电平的激励电压信号Uc1＝1.8V、Uc2＝1.8V、Uc3＝1.8V；在电压输入端子Vcr2与端子GND之间施加低电平的电压信号Ucr2＝0V；其余电压输入端子与端子GND之间不施加任何电压信号。
步骤二中，第1环形振荡器电路102和第2环形振荡器电路106中的所有模块忆阻器404的阻值随机减小，减小后的阻值为：
第1环形振荡器电路102中：第1忆阻器模块304、第2忆阻器模块304、第3忆阻器模块304中各自的模块忆阻器404的阻值依次为9275Ω、10252Ω、10837Ω；
第2环形振荡器电路106中：第1忆阻器模块304、第1忆阻器模块304、第3忆阻器模块304中各自的模块忆阻器404的阻值依次为8175Ω、11399Ω、10820Ω。
步骤三、响应输出
在电压输入端子Vvdd、Vrd、Vcr1、Vcr2与端子GND之间施加对应的高电平的电压信号Uvdd＝5V、Urd＝1.5V、Ucr1＝1.8V、Ucr2＝1.8V；在电压输入端子Vcr0与端子GND之间施加低电平的电压信号Ucr0＝0V；其余电压输入端子与端子GND之间不施加任何电压信号。
数字比较器104的端子Rout输出响应电压。
步骤三中，第1环形振荡器电路102所产生方波的振荡频率f1＝2.468KHZ，第2环形振荡器电路106所产生方波的振荡频率f2＝2.471KHZ。
数字比较器104的端子Rout输出响应电压为0V。
实施例2
一种基于忆阻器的环形振荡器PUF电路及其使用方法。
如图8所示，所述基于忆阻器的环形振荡器PUF电路由随机延迟电路101、第1环形振荡器电路102、第2环形振荡器电路106、第1计数器103、第2计数器105和数字比较器104组成。
如图8所示，随机延迟电路101的端子Vpulse与电压输入端子Vp1连接，随机延迟电路101的端子Vc12、Vc22、Vc32、Vc42、Vc52与对应的电压输入端子Vc1、Vc2、Vc3、Vc4、Vc5连接；随机延迟电路101的端子Vdelay与第1环形振荡器电路102的端子Adly1、第2环形振荡器电路106的端子Adly2分别连接。
第1环形振荡器电路102的端子Avdd1、第2环形振荡器电路106的端子Avdd2分别与电压输入端子Vvdd连接，第1环形振荡器电路102的端子Achlg1、第2环形振荡器电路106的端子Achlg2分别与电压输入端子Vchlg连接，第1环形振荡器电路102的端子Ard1、第2环形振荡器电路106的端子Ard2分别与电压输入端子Vrd连接，第1环形振荡器电路102的端子Acr01、第2环形振荡器电路106的端子Acr02分别与电压输入端子Vcr0连接，第1环形振荡器电路102的端子Acr11、第2环形振荡器电路106的端子Acr12分别与电压输入端子Vcr1连接；第1环形振荡器电路102的端子Ac11、Ac21、Ac31、Ac41、Ac51与对应的电压输入端子Vc1、Vc2、Vc3、Vc4、Vc5连接，第2环形振荡器电路106的端子Ac12、Ac22、Ac32、Ac42、Ac52与对应的电压输入端子Vc1、Vc2、Vc3、Vc4、Vc5连接；第1环形振荡器电路102的端子Ars1、第2环形振荡器电路106的端子Ars2分别与电压输入端子Vrs连接；第1环形振荡器电路102的端子Acr21、第2环形振荡器电路106的端子Acr22分别与电压输入端子Vcr2连接；第1环形振荡器电路102的端子fout1与第1计数器103的端子A10连接，第2环形振荡器电路106的端子fout2与第2计数器105的端子A20连接。
第1计数器103的端子A11与数字比较器104的端子IN0连接，第2计数器105的端子A21与数字比较器104的端子IN1连接，数字比较器104的端子Rout输出响应电压。
在电压输入端子Vpl、Vvdd、Vchlg、Vrd、Vcr0、Vcr1、Vrs、Vcr2与端子GND之间施加对应的电压信号Upl、Uvdd、Uchlg、Urd、Ucr0、Ucr1、Urs、Ucr2，在电压输入端子Vc1、Vc2、Vc3、Vc4、Vc5与端子GND之间施加对应的电压信号Uc1、Uc2、Uc3、Uc4、Uc5。
数字比较器104的端子Rout输出响应电压。
如图9所示，所述随机延迟电路101由5个延迟单元202和NMOS晶体管204组成；第1延迟单元202的端子OUT与第2延迟单元202的端子IN连接，第2延迟单元202的端子OUT与第3延迟单元202的端子IN连接，第3延迟单元202的端子OUT与第4延迟单元202的端子IN连接，第4延迟单元202的端子OUT与第5延迟单元202的端子IN连接，第5延迟单元202的端子OUT与NMOS晶体管204的漏极连接。
如图9所示，第1延迟单元202的端子IN分别与两个延迟电路忆阻器201的端子AR0连接，两个延迟电路忆阻器201的端子AR1与第1延迟电路选通器203的端子1_CHAN和端子0_CHAN对应连接；所述第2延迟单元202、第3延迟单元202、第4延迟单元202、第5延迟单元202与第1延迟单元202的结构相同。
如图9所示，第1延迟单元202的端子IN与随机延迟电路101的端子Vpulse连接，第N延迟单元202的端子OUT与随机延迟电路101的端子Vdelay连接；第1延迟单元202的端子SEL、第2延迟单元202的端子SEL、第3延迟单元202的端子SEL、第4延迟单元202的端子SEL、第5延迟单元202的端子SEL与对应的随机延迟电路101的端子Vc12、Vc22、Vc32、Vc42、Vc52连接。
如图10所示，所述第1环形振荡器电路102由5个反相器301和5个忆阻器模块304组成；第1反相器301的端子OUT与第2反相器301的端子IN连接，第2反相器301的端子OUT与第3反相器301的端子IN连接，第3反相器301的端子OUT与第4反相器301的端子IN连接，第4反相器301的端子OUT与第5反相器301的端子IN连接；第1反相器301的端子IN与第5反相器301的端子OUT连接，第5反相器301的端子OUT与第1环形振荡器电路102的端子fout1连接。
如图10所示，第1反相器301的NMOS晶体管303的源极、第2反相器301的NMOS晶体管303的源极、第3反相器301的NMOS晶体管303的源极、第4反相器301的NMOS晶体管303的源极、第5反相器301的NMOS晶体管303的源极与对应的第1忆阻器模块304的端子Iout1、第2忆阻器模块304的端子Iout2、第3忆阻器模块304的端子Iout3连接、第4忆阻器模块304的端子Iout4连接、第5忆阻器模块304的端子Iout5连接；第1反相器301的PMOS晶体管302的源极、第2反相器301的PMOS晶体管302的源极、第3反相器301的PMOS晶体管302的源极、第4反相器301的PMOS晶体管302的源极、第5反相器301的PMOS晶体管302的源极分别与第1环形振荡器电路102的端子Avdd1连接。
如图10所示，第1忆阻器模块304的端子Vchlg1、第2忆阻器模块304的端子Vchlg2、第3忆阻器模块304的端子Vchlg3、第4忆阻器模块304的端子Vchlg4、第5忆阻器模块304的端子Vchlg5分别与第1环形振荡器电路102的端子Achlg1连接，第1忆阻器模块304的端子Vrd1、第2忆阻器模块304的端子Vrd2、第3忆阻器模块304的端子Vrd3、第4忆阻器模块304的端子Vrd4、第5忆阻器模块304的端子Vrd5分别与第1环形振荡器电路102的端子Ard1连接，第1忆阻器模块304的端子Vcr01、第2忆阻器模块304的端子Vcr02、第3忆阻器模块304的端子Vcr03、第4忆阻器模块304的端子Vcr04、第5忆阻器模块304的端子Vcr05分别与第1环形振荡器电路102的端子Acr01连接，第1忆阻器模块304的端子Vdly1、第2忆阻器模块304的端子Vdly2、第3忆阻器模块304的端子Vdly3、第4忆阻器模块304的端子Vdly4分别、第5忆阻器模块304的端子Vdly5分别与第1环形振荡器电路102的端子Adly1连接，第1忆阻器模块304的端子Vcr11、第2忆阻器模块304的端子Vcr12、第3忆阻器模块304的端子Vcr13、第4忆阻器模块304的端子Vcr14、第5忆阻器模块304的端子Vcr15分别与第1环形振荡器电路102的端子Acr11连接；第1忆阻器模块304的端子Vc11、第2忆阻器模块304的端子Vc21、第3忆阻器模块304的端子Vc31、第4忆阻器模块304的端子Vc41、第5忆阻器模块304的端子Vc51与对应的第1环形振荡器电路102的端子Ac11、Ac21、Ac31、Ac41、Ac51连接；第1忆阻器模块304的端子Vrs1、第2忆阻器模块304的端子Vrs2、第3忆阻器模块304的端子Vrs3、第4忆阻器模块304的端子Vrs4、第5忆阻器模块304的端子Vrs5分别与第1环形振荡器电路102的端子Ars1连接，第1忆阻器模块304的端子Vcr21、第2忆阻器模块304的端子Vcr22、第3忆阻器模块304的端子Vcr23、第4忆阻器模块304的端子Vcr24、第5忆阻器模块304的端子Vcr25分别与第1环形振荡器电路102的端子Acr21连接。
所述第2环形振荡器电路106与第1环形振荡器电路102结构相同。
本实施例所述第1忆阻器模块304的结构与实施例1所述第1忆阻器模块304的结构相同。
所述第2忆阻器模块304、第3忆阻器模块304、第4忆阻器模块304、第5忆阻器模块304均与第1忆阻器模块304的结构相同。
所述的延迟电路忆阻器201和模块忆阻器404相同，均为具有阈值电压的忆阻器；延迟电路忆阻器201和模块忆阻器404的初始状态均处于高阻态。
所述基于忆阻器的环形振荡器PUF电路的使用方法：
步骤一、所有忆阻器复位
在电压输入端子Vcr1与端子GND之间施加低电平的电压信号Ucr1＝0V；在电压输入端子Vrs与端子GND之间施加高电平的电压信号Urs＝2V；其余电压输入端子与端子GND之间不施加任何电压信号。
步骤一中，第1环形振荡器电路102和第2环形振荡器电路106中的所有模块忆阻器404复位为高阻态：
第1环形振荡器电路102中：第1忆阻器模块304、第2忆阻器模块304、第3忆阻器模块304、第4忆阻器模块304、第5忆阻器模块304中各自的模块忆阻器404的阻值依次为11572Ω、10813Ω、10223Ω、8738Ω、8848Ω；
第2环形振荡器电路106中：第1忆阻器模块304、第2忆阻器模块304、第3忆阻器模块304、第4忆阻器模块304、第5忆阻器模块304中各自的模块忆阻器404的阻值依次为8309Ω、11655Ω、10827Ω、10231Ω、9254Ω。
步骤二、施加激励
在电压输入端子Vpl、Vchlg、Vcr0、Vcr1与端子GND之间施加对应的高电平的电压信号Upl＝2V、Uchlg＝2V、Ucr0＝1.8V、Ucr2＝1.8V；在电压输入端子Vc1、Vc2、Vc3、Vc4、Vc5与端子GND之间施加对应的高电平或低电平的激励电压信号Uc1＝1.8V、Uc2＝1.8V、Uc3＝1.8V、Uc4＝1.8V、Uc5＝0V；在电压输入端子Vcr2与端子GND之间施加低电平的电压信号Ucr2＝0V；其余电压输入端子与端子GND之间不施加任何电压信号。
步骤二中，第1环形振荡器电路102和第2环形振荡器电路106中的所有模块忆阻器404的阻值随机减小，减小后的阻值为：
第1环形振荡器电路102中：第1忆阻器模块304、第2忆阻器模块304、第3忆阻器模块304、第4忆阻器模块304、第5忆阻器模块304中各自的模块忆阻器404的阻值依次为10920Ω、10250Ω、9725Ω、8385Ω、8848Ω；
第2环形振荡器电路106中：第1忆阻器模块304、第2忆阻器模块304、第3忆阻器模块304、第4忆阻器模块304、第5忆阻器模块304中各自的模块忆阻器404的阻值依次为7994Ω、10993Ω、10263Ω、9733Ω、9254Ω。
步骤三、响应输出
在电压输入端子Vvdd、Vrd、Vcr1、Vcr2与端子GND之间施加对应的高电平的电压信号Uvdd＝5V、Urd＝1.5V、Ucr1＝1.8V、Ucr2＝1.8V；在电压输入端子Vcr0与端子GND之间施加低电平的电压信号Ucr0＝0V；其余电压输入端子与端子GND之间不施加任何电压信号。
数字比较器104的端子Rout输出响应电压。
在步骤三中，第1环形振荡器电路102所产生方波的振荡频率f1＝3.912KHZ，第2环形振荡器电路106所产生方波的振荡频率f2＝3.921KHZ；
数字比较器104的端子Rout输出响应电压为0V。
本具体实施方式以模块忆阻器404处于高阻态时阻值分布的随机性作为基于忆阻器的环形振荡器PUF电路的主要熵源，在步骤一中，给忆阻器模块304施加相关电压信号，使基于忆阻器的环形振荡器PUF电路中的所有模块忆阻器404均复位为高阻态。在步骤二中，基于忆阻器的环形振荡器PUF电路根据输入的激励电压信号选中第1环形振荡器电路102和第2环形振荡器电路106中的部分模块忆阻器404，对选中的模块忆阻器404施加高电平的电压信号Uchlg，在随机延迟电路101的作用下使高电平的电压信号Uchlg施加在模块忆阻器404上的持续时间随机，被选中的模块忆阻器404在高阻状态下进行一次随机的阻值减小。在步骤三中，第1环形振荡器电路102和第2环形振荡器电路106开始振荡，通过第1计数器103和第2计数器105分别对第1环形振荡器电路102和第2环形振荡器电路106所产生方波的脉冲进行计数，最后通过数字比较器104比较计数值得出响应。
本具体实施方式具有如下积极效果：
本具体实施方式在步骤二时，基于忆阻器的环形振荡器PUF电路根据施加的激励电压信号选中忆阻器模块304中的模块忆阻器404，并对选中的模块忆阻器404进行一次随机的阻值减小，激励电压信号不同，所选中的模块忆阻器404也不同，选中模块忆阻器404的阻值减小量也不同，导致激励电压信号不同时，基于忆阻器的环形振荡器PUF电路中模块忆阻器404的阻值也不同，即基于忆阻器的环形振荡器PUF电路的参数不同，随着激励电压信号的变化，基于忆阻器的环形振荡器PUF电路的参数也随之变化，这使机器学习算法难以准确的建立基于忆阻器的环形振荡器PUF电路的数学模型，因而具有显著的抗机器学习能力。
本具体实施方式除了忆阻器模块304中的模块忆阻器404处于高阻态时阻值分布的随机性作为基于忆阻器的环形振荡器PUF电路的熵源，随机延迟电路101中的延迟电路忆阻器201处于高阻态时阻值分布的随机性也作为基于忆阻器的环形振荡器PUF电路的熵源，因而具有双重熵源，核心性能指标良好。
本具体实施方式只需要两个环形振荡器电路就可以产生多位的CRP对，增加CRP对的位数只需要增加第1环形振荡器电路102和第2环形振荡器电路106中反相器301和反相器301所对应忆阻器模块304的个数，因此扩展性强和硬件消耗小。
因此，本具体实施方式具有抗机器学习能力强、硬件消耗小和核心性能指标良好的特点。

Claims (2)

1.一种忆阻器阵列PUF电路，其特征在于所述忆阻器阵列PUF电路中：
为了叙述方便，先将下述字母所表示的物理意义统一描述如下：
i表示行控制电路(102)的个数，1<i≤M，M为大于1的自然数；
j表示响应输出电路(105)的个数，1<j≤N，N为大于1的自然数；
所述忆阻器阵列PUF电路是由随机延迟电路(101)、M个行控制电路(102)、M×2N个阵列忆阻器(103)组成的忆阻器阵列(104)和N个响应输出电路(105)组成；其中：
随机延迟电路(101)的端子Vpulse与电压输入端子Vpl连接，随机延迟电路(101)的端子Vc11、……、Vc1i、……、Vc1M与对应的电压输入端子Vc1、……、Vci、……、VcM连接；随机延迟电路(101)的端子Vdelay与第1行控制电路(102)的端子Vdly1、……、第i行控制电路(102)的端子Vdlyi、……、第M行控制电路(102)的端子VdlyM分别连接；
第1行控制电路(102)的端子Vchlg1、……、第i行控制电路(102)的端子Vchlgi、……、第M行控制电路(102)的端子VchlgM分别与电压输入端子Vchlg连接；第1行控制电路(102)的端子Vc01、……、第i行控制电路(102)的端子Vc0i、……、第M行控制电路(102)的端子Vc0M与对应的电压输入端子Vc1、……、Vci、……、VcM连接；第1行控制电路(102)的端子Vrd1、……、第i行控制电路(102)的端子Vrdi、……、第M行控制电路(102)的端子VrdM分别与电压输入端子Vrd连接；第1行控制电路(102)的端子Vcr01、……、第i行控制电路(102)的端子Vcr0i、……、第M行控制电路(102)的端子Vcr0M分别与电压输入端子Vcr0连接；
忆阻器阵列(104)由M×2N个阵列忆阻器(103)组成；第1行控制电路(102)的端子Vout1通过对应的字线WL1与第1行的2N个阵列忆阻器(103)的端子AR0连接，……，第i行控制电路(102)的端子Vouti通过对应的字线WLi与第i行的2N个阵列忆阻器(103)的端子AR0连接，……，第M行控制电路(102)的端子VoutM通过对应的字线WLM与第M行的2N个阵列忆阻器(103)的端子AR0连接；
第1响应输出电路(105)的端子I1、端子I2通过各自的位线BL1、BL2与忆阻器阵列(104)中第1列阵列忆阻器(103)的端子AR1、第2列阵列忆阻器(103)的端子AR1对应连接，……，第j响应输出电路(105)的端子I2j-1、端子I2j通过各自的位线BL2j-1、BL2j与忆阻器阵列(104)中第2j-1列阵列忆阻器(103)的端子AR1、第2j列阵列忆阻器(103)的端子AR1对应连接，……，第N响应输出电路(105)的端子I2N-1、端子I2N通过各自的位线BL2N-1、BL2N与忆阻器阵列(104)中第2N-1列阵列忆阻器(103)的端子AR1、第2N列阵列忆阻器(103)的端子AR1对应连接；
第1响应输出电路(105)的端子Vcr11、……、第j响应输出电路(105)的端子Vcr1j、……、第N响应输出电路(105)的端子Vcr1N分别与电压输入端子Vcr1连接；第1响应输出电路(105)的端子Vrs1、……、第j响应输出电路(105)的端子Vrsj、……、第N响应输出电路(105)的端子VrsN分别与电压输入端子Vrs连接；第1响应输出电路(105)的端子Vcr21、……、第j响应输出电路(105)的端子Vcr2j、……、第N响应输出电路(105)的端子Vcr2N分别与电压输入端子Vcr2连接；
在电压输入端子Vpl、Vchlg、Vrd、Vcr0、Vcr1、Vrs、Vcr2与端子GND之间施加对应的电压信号Upl、Uchlg、Urd、Ucr0、Ucr1、Urs、Ucr2；在电压输入端子Vc1、……、Vci、……、VcM与端子GND之间施加对应的电压信号Uc1或Uc、……、Uci或Uc、……、UcM或Uc；
第1响应输出电路(105)的端子VR1、……、第j响应输出电路(105)的端子VRj、……、第N响应输出电路(105)的端子VRN输出对应的响应电压UR1、……、URj、……、URN；
所述随机延迟电路(101)由M个延迟单元(202)和NMOS晶体管(204)组成；第1延迟单元(202)的端子OUT与第2延迟单元(202)的端子IN连接，……，第i-1延迟单元(202)的端子OUT与第i延迟单元(202)的端子IN连接，……，第M-1延迟单元(202)的端子OUT与第M延迟单元(202)的端子IN连接，第M延迟单元(202)的端子OUT与NMOS晶体管(204)的漏极连接；
第1延迟单元(202)的端子IN与两个延迟电路忆阻器(201)的端子AR0分别连接，两个延迟电路忆阻器(201)的端子AR1与第1延迟电路选通器(203)的端子1_CHAN和端子0_CHAN对应连接；所述第2延迟单元(202)、……、第i延迟单元(202)、……、第M延迟单元(202)与第1延迟单元(202)的结构相同；
第1延迟单元(202)的端子IN与随机延迟电路(101)的端子Vpulse连接，第M延迟单元(202)的端子OUT与随机延迟电路(101)的端子Vdelay连接；所述第1延迟单元(202)、……、第i延迟单元(202)、……、第M延迟单元(202)的端子SEL与随机延迟电路(101)的端子Vcl1、……、Vcli、……、VclM对应连接；
所述第1行控制电路(102)由第1控制电路选通器(301)、第2控制电路选通器(302)和第3控制电路选通器(303)组成；第1控制电路选通器(301)的端子OUT与第2控制电路选通器(302)的端子1_CHAN连接，第2控制电路选通器(302)的端子OUT与第3控制电路选通器(303)的端子1_CHAN连接，第3控制电路选通器(303)的端子OUT与第1行控制电路(102)端子Vout1连接；
第1控制电路选通器(301)的端子1_CHAN与GND连接，第1控制电路选通器(301)的端子0_CHAN与第1行控制电路(102)的端子Vchlg1连接，第1控制电路选通器(301)的端子SEL与第1行控制电路(102)的端子Vdly1连接，第2控制电路选通器(302)的端子0_CHAN与GND连接，第2控制电路选通器(302)的端子SEL与第1行控制电路(102)的端子Vc01连接，第3控制电路选通器(303)的端子0_CHAN与第1行控制电路(102)端子Vrd1连接，第3控制电路选通器(303)的端子SEL与第1行控制电路(102)的Vcr01连接；
所述第2行控制电路(102)、……、第i行控制电路(102)、……、第M行控制电路(102)均与第1行控制电路(102)的结构相同；
所述第1响应输出电路(105)的结构是，第1分路器(401)的端子IN与第1响应输出电路(105)的端子I1连接，第2分路器(402)的端子IN与第1响应输出电路(105)的端子I2连接，第1分路器(401)的端子SEL和第2分路器(402)的端子SEL分别与第1响应输出电路(105)的端子Vcr11连接，第1分路器(401)的端子1_CHAN和第2分路器(402)的端子1_CHAN分别与第1响应输出电路(105)的端子Vrs1连接，第1分路器(401)的端子0_CHAN与第1负载电阻(406)的端子RL10连接，第2分路器(402)的端子0_CHAN与第2负载电阻(403)的端子RL20连接；
第1负载电阻(406)和第2负载电阻(403)的端子RL11、RL21分别与GND连接；电压比较器(404)的输入端子V+和V-与第1负载电阻(406)的端子RL10和第2负载电阻(403)的端子RL20对应连接，电压比较器(404)的输出端子Vo与输出电路选通器(405)的端子0_CHAN连接，输出电路选通器(405)的端子1_CHAN与GND连接，输出电路选通器(405)端子SEL与第1响应输出电路(105)的端子Vcr21连接，输出电路选通器(405)的端子OUT与第1响应输出电路(105)的端子VR1连接；
所述第2响应输出电路(105)、……、第j响应输出电路(105)、……、与第N响应输出电路(105)均与第1响应输出电路(105)的结构相同；
所述的阵列忆阻器(103)和延迟电路忆阻器(201)相同，均为具有阈值电压的忆阻器；阵列忆阻器(103)和延迟电路忆阻器(201)的初始状态均处于高阻态。
2.如权利要求1所述的一种忆阻器阵列PUF电路的使用方法，其特征在于所述使用方法的步骤如下：
步骤一、所有忆阻器复位
在电压输入端子Vc1、……、Vci、……、VcM与端子GND之间施加相同的低电平的电压信号Uc；在电压输入端子Vcr0、Vcr1、Vcr2、Vrs与端子GND之间施加对应的高电平的电压信号Ucr0、Ucr1、Ucr2、Urs，其余电压输入端子与端子GND之间均不施加任何电压信号；
步骤二、施加激励
在电压输入端子Vpl、Vchlg、Vcr0、Vcr2与端子GND之间施加对应的高电平的电压信号Upl、Uchlg、Ucr0、Ucr2；在电压输入端子Vc1、……、Vci、……、VcM与端子GND之间施加对应的高电平或低电平的激励电压信号Uc1、……、Uci、……、UcM；在电压输入端子Vcr1与端子GND之间施加低电平的电压信号Ucr1，其余电压输入端子与端子GND之间均不施加任何电压信号；
步骤三、响应输出
在电压输入端子Vrd与端子GND之间施加高电平的电压信号Urd；在电压输入端子Vcr0、Vcr1、Vcr2与端子GND之间施加对应的低电平的电压信号Ucr0、Ucr1、Ucr2，其余电压输入端子与端子GND之间均不施加任何电压信号；第1响应输出电路(105)的端子VR1、……、第j响应输出电路(105)的端子VRj、……、第N响应输出电路(105)的端子VRN分别输出响应电压。
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