CN115440269B - 数据传输电路、数据处理电路和存储器 - Google Patents

Abstract

本申请实施例涉及一种数据传输电路、数据处理电路和存储器。数据传输电路包括：数据写入电路用于传输待写入数据至全局数据线；校验写入电路用于传输校验数据至全局数据线，校验写入电路和数据写入电路均为第一电路；第一电路响应于预充电使能信号生成上拉使能信号，使能有效的上拉使能信号控制第一上拉电路输出全局数据信号；第一电路还响应于写使能信号，根据待写入数据生成上拉使能信号和下拉使能信号，并将全局数据信号传输至全局数据线，使能有效的下拉使能信号控制第一下拉电路输出全局数据信号；数据写入电路和校验写入电路中第一上拉电路的驱动能力相等，校验写入电路中第一下拉电路的驱动能力强于数据写入电路中第一下拉电路的驱动能力。

Description

数据传输电路、数据处理电路和存储器

技术领域

本申请实施例涉及存储器技术领域，特别是涉及一种数据传输电路、数据处理电路和存储器。

背景技术

半导体存储器是一种利用半导体电路进行存取的存储器，其中，动态随机存取存储器(Dynamic Random Access Memory，DRAM)以其快速的存储速度和高集成度被广泛应用于各个领域。为了获得更高的数据读写可靠性，需要在半导体存储器中设置校验相关电路，以校验读取的数据是否准确，但是引入校验相关电路可能导致存储器的读写速度变慢，影响半导体存储器的性能。

发明内容

本申请实施例提供了一种数据传输电路、数据处理电路和存储器，可以优化存储器的读写速度。

一种数据传输电路，包括：

数据写入电路，用于传输待写入数据至与数据存储单元连接的全局数据线；

校验写入电路，用于传输校验数据至与校验存储单元连接的全局数据线，校验数据与待写入数据相对应，校验写入电路和数据写入电路均为第一电路；

所述第一电路包括：第一上拉电路和第一下拉电路；

第一电路用于响应于预充电使能信号，生成上拉使能信号，使能有效的上拉使能信号控制第一上拉电路输出全局数据信号；第一电路还用于响应于写使能信号，根据待写入数据生成上拉使能信号和下拉使能信号，并将全局数据信号传输至全局数据线，使能有效的下拉使能信号控制第一下拉电路输出全局数据信号，上拉使能信号和下拉使能信号分时使能有效；

其中，数据写入电路中第一上拉电路的驱动能力等于校验写入电路中第一上拉电路的驱动能力，校验写入电路中第一下拉电路的驱动能力强于数据写入电路中第一下拉电路的驱动能力。

在其中一个实施例中，数据写入电路和校验写入电路中第一下拉电路对应器件的电性参数不完全相同，以使校验写入电路中第一下拉电路的驱动能力强于数据写入电路中第一下拉电路的驱动能力。

在其中一个实施例中，第一上拉电路包括第一上拉晶体管，第一上拉晶体管低电平导通，第一上拉晶体管的控制端用于接收待写入数据的反相信号，第一上拉晶体管的第一端与电源电压端连接；

第一下拉电路包括第一下拉晶体管，第一下拉晶体管高电平导通，第一下拉晶体管的控制端用于接收待写入数据的反相信号，第一下拉晶体管的第一端与接地端连接，第一下拉晶体管的第二端与第一上拉晶体管的第二端连接；

其中，校验写入电路中第一下拉晶体管的沟道宽长比大于数据写入电路中第一下拉晶体管的沟道宽长比。

在其中一个实施例中，校验写入电路中第一上拉晶体管的沟道宽长比等于数据写入电路中第一上拉晶体管的沟道宽长比。

在其中一个实施例中，校验写入电路中第一上拉晶体管的阈值电压等于校验写入电路中第一上拉晶体管的阈值电压。

在其中一个实施例中，校验写入电路中第一下拉晶体管的阈值电压小于校验写入电路中第一下拉晶体管的阈值电压。

在其中一个实施例中，数据传输电路被配置有预充电使能信号有效的预充电阶段和写使能信号有效的数据写入阶段，第一电路还包括：

逻辑运算单元，分别与第一上拉晶体管和第一下拉晶体管连接，用于在数据写入阶段响应于写使能信号，生成待写入数据的反相信号。

非门电路，与逻辑运算单元连接，用于接收预充电使能信号，在预充电阶段控制所述逻辑运算单元输出低电平信号。

在其中一个实施例中，逻辑运算单元包括：

与门电路，与门电路的第一输入端用于接收待写入数据，与门电路的第二输入端用于接收写使能信号；

第一或非门电路，第一或非门电路的第一输入端与所述与门电路的输出端连接，第一或非门电路的第二输入端与所述非门电路的输出端连接，预充电使能信号用于切换数据传输电路至预充电阶段或数据写入阶段，第一或非门电路的输出端与第一上拉晶体管的控制端连接。

在其中一个实施例中，第一或非门电路的输出端还与第一下拉晶体管的控制端连接。

在其中一个实施例中，逻辑运算单元还包括：

与非门电路，与非门电路的第一输入端用于接收预充电使能信号，与非门电路的第二输入端用于接收写使能信号；

第二或非门电路，第二或非门电路的第一输入端用于接收待写入数据，第二或非门电路的第二输入端与所述与非门电路的输出端连接，第二或非门电路的输出端与第一下拉电路的控制端连接。

在其中一个实施例中，数据写入电路和校验写入电路响应于同一写使能信号，分别向对应的全局数据线传输全局数据信号。

在其中一个实施例中，数据传输电路还包括：

数据读取电路，用于从数据存储单元连接的全局数据线获取存储的待读取数据，以对待读取数据进行读取；

校验读取电路，用于从校验存储单元连接的全局数据线获取存储的校验数据，以对存储的校验数据进行读取，存储的校验数据与存储的待读取数据相对应；

其中，校验读取电路的驱动能力等于数据读取电路的驱动能力。

在其中一个实施例中，数据读取电路和校验读取电路的电路结构均为第二电路，且数据读取电路和校验读取电路中对应器件的电性参数相同，以使校验读取电路的驱动能力等于数据读取电路的驱动能力。

在其中一个实施例中，全局数据线还用于传输读取信号，读取信号的电平状态与待读取数据的电平状态相同，第二电路包括：

输入单元，用于响应于读使能信号，接收全局数据信号；

参考单元，用于响应于读使能信号，接收参考数据信号；

预充单元，与输入单元连接于第一节点，与参考单元连接于第二节点，预充单元用于响应于预充电使能信号，分别预充电第一节点、第二节点至预设电平；

输出单元，分别输入单元、参考单元连接，用于根据全局数据信号和参考数据信号生成读出数据信号。

一种数据处理电路，包括：

如上述的数据传输电路；

校验生成电路，与校验写入电路连接，用于获取待写入数据，并根据待写入数据生成对应的校验数据，并传输校验数据至所述校验写入电路。

一种存储器，包括：数据存储单元、校验存储单元和如上述的数据处理电路。

上述数据传输电路、数据处理电路和存储器中，数据传输电路包括：数据写入电路，用于传输待写入数据至与数据存储单元连接的全局数据线；校验写入电路，用于传输校验数据至与校验存储单元连接的全局数据线，校验数据与待写入数据相对应，校验写入电路和数据写入电路均为第一电路；所述第一电路包括：第一上拉电路和第一下拉电路；第一电路用于响应于预充电使能信号，生成上拉使能信号，使能有效的上拉使能信号控制第一上拉电路输出全局数据信号；第一电路还用于响应于写使能信号，根据待写入数据生成上拉使能信号和下拉使能信号，并将全局数据信号传输至全局数据线，使能有效的下拉使能信号控制第一下拉电路输出全局数据信号，上拉使能信号和下拉使能信号分时使能有效；其中，数据写入电路中第一上拉电路的驱动能力等于校验写入电路中第一上拉电路的驱动能力，校验写入电路中第一下拉电路的驱动能力强于数据写入电路中第一下拉电路的驱动能力。通过设置校验写入电路和数据写入电路中的第一上拉电路响应于预充电使能信号生成上拉使能信号，使能有效的上拉使能信号控制第一上拉电路输出全局数据信号，第一电路响应于写使能信号，根据待写入数据生成上拉使能信号和下拉使能信号，并将全局数据信号传输至全局数据线，使能有效的下拉使能信号控制第一下拉电路输出全局数据信号，数据写入电路中第一上拉电路的驱动能力等于校验写入电路中第一上拉电路的驱动能力，校验写入电路中第一下拉电路的驱动能力强于数据写入电路中第一下拉电路的驱动能力，可以使校验数据的传输速度大于待存储数据的传输速度，从而补偿本申请实施例生成校验数据的时间，进而提高存储器的数据写入速度，同时节省了全局数据线的数量，降低了功耗。

附图说明

为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例的数据处理电路的结构框图之一；

图2为一实施例的第一电路的结构框图之一；

图3为一实施例的第一电路的结构框图之二；

图4为一实施例的待存储数据和校验数据的写入时序图；

图5为一实施例的数据处理电路的结构框图之二；

图6为一实施例的第二电路的结构框图之一；

图7为一实施例的第二电路的局部结构示意图之一；

图8为图7实施例的脉宽调节单元中的信号时序图；

图9为一实施例的第一控制电路的结构示意图；

图10为一实施例的第二控制电路的结构示意图；

图11为一实施例的输出单元的结构示意图之一；

图12为一实施例的输出单元的结构示意图之二；

图13为一实施例的第二电路的局部结构示意图之二。

附图标记说明：

10、数据传输电路；100、数据写入电路；200、校验写入电路；300、第一电路；302、第一上拉电路；304、第一下拉电路；306、逻辑运算单元；308、非门电路；310、与门电路；312、第一或非门电路；314、与非门电路；316、第二或非门电路；400、数据存储单元；500、校验存储单元；600、数据读取电路；700、校验读取电路；800、第二电路；802、输入单元；8021、第一开关；8022、第一控制电路；804、参考单元；8041、第二控制电路；8042、第二开关；806、预充单元；808、输出单元；8081、第一输出电路8081；8082、第二输出电路；810、脉宽调节单元；20、校验生成电路。

具体实施方式

为了便于理解本申请实施例，下面将参照相关附图对本申请实施例进行更全面的描述。附图中给出了本申请实施例的首选实施例。但是，本申请实施例可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请实施例的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请实施例的技术领域的技术人员通常理解的含义相同。本文中在本申请实施例的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请实施例。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一节点YIONloc称为第二节点YIOloc，且类似地，可将第二节点YIOloc称为第一节点YIONloc。第一节点YIONloc和第二节点YIOloc两者都是节点，但其不是同一节点。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本申请的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。

图1为一实施例的数据处理电路的结构框图之一，需要说明的是，本申请实施例各附图中示出的待写入数据Data，对于数据写入电路100而言是指实际需要保存的待存储数据，对于校验写入电路200而言是指根据待存储数据生成的校验数据。参考图1，在本实施例中，数据处理电路包括数据传输电路10和校验生成电路20。

校验生成电路20用于接收待存储数据，并根据所述待存储数据生成校验数据。在数据写入阶段生成并保存校验数据用于在数据读取阶段判定是否发生错误，即，通过判断数据存储单元400中读取的数据是否与待存储数据相同，以确定数据的读写过程是否发生错误。其中，校验生成电路20可以用于校验多个存储阵列的数据信息，从而实现校验生成电路20数量的优化，进而提供一种小体积的半导体存储器。可以理解的是，校验生成电路20可以为具有任一具有校验数据生成功能的电路结构，本实施例不限定校验生成电路20的具体类型，其可以具有奇偶校验功能、纠错校验功能等中的至少一个。

存储阵列包括多个数据存储单元400和多个校验存储单元500，存储单元用于存储数据信号，从而实现半导体存储器的存储功能。其中，数据存储单元400用于存储由外部输入至存储器的待存储数据，校验存储单元500用于存储根据待存储数据生成的校验数据。具体地，存储单元中还包括存储电容和晶体管，晶体管的控制端与字线连接，晶体管的第一端与存储电容连接，晶体管的第二端与位线连接。当字线控制晶体管导通时，存储电容与位线之间导通，从而实现数据信息的读写，即，当进行数据信息的读取时，存储电容将存储的数据信息传输至位线；当进行数据信息的写入时，位线将待写入的数据信息发送至存储电容。

数据传输电路10包括数据写入电路100和校验写入电路200。数据传输电路10分别与校验生成电路20、存储阵列连接，用于传输待存储数据至数据存储单元400，并传输校验数据至校验存储单元500。具体地，数据写入电路100用于传输待写入数据至与数据存储单元400连接的全局数据线，以对待写入数据进行存储；校验写入电路200用于传输校验数据至与校验存储单元500连接的全局数据线，以对校验数据进行存储，校验数据与待写入数据相对应。校验写入电路200和数据写入电路100均为第一电路300，可以理解为，数据写入电路100和校验写入电路200中各个元件相对应，且连接关系相同。在本实施例中，通过设置电路结构相同的数据写入电路100和校验写入电路200，可以降低半导体存储器的参数优化难度，从而降低掩膜版设计过程以及存储器制造过程的难度，进而提升半导体存储器的制备良率。

第一电路300包括：第一上拉电路302和第一下拉电路304；第一电路300用于响应于预充电使能信号EQ，生成上拉使能信号，使能有效的上拉使能信号控制第一上拉电路302输出全局数据信号；第一电路300还用于响应于写使能信号WrEn，根据待写入数据Data生成上拉使能信号和下拉使能信号，并将全局数据信号传输至全局数据线YIO，使能有效的下拉使能信号控制第一下拉电路304输出全局数据信号。在本实施例中，上拉使能信号和下拉使能信号分时使能有效，从而使传输至全局数据线YIO的全局数据信号具有确定的电平状态，确定的电平状态具体是指与所述待写入数据Data的电平状态相同。全局数据信号包括后续在全局数据线上传输的信号，需要明确的是，这里的全局数据信号包括第一上拉电路302输出的高电平的全局数据信号和第一下拉电路304输出的低电平的全局数据信号，高电平的全局数据信号和低电平的全局数据信号分时传输至全局数据线。在接收到待写入数据Data之前，第一电路300已响应预充电使能信号EQ控制第一上拉电路302输出高电平的全局数据信号，若第一电路300根据待写入数据Data生成使能有效的上拉使能信号，则第一电路300直接将响应预充电使能信号EQ控制第一上拉电路302产生的高电平的全局数据信号传输至全局数据线YIO，并通过使能有效的上拉使能信号控制第一上拉电路302继续输出高电平的全局数据信号，若第一电路300根据待写入数据Data生成使能有效的下拉使能信号，则第一电路300控制第一下拉电路304输出低电平的全局数据信号，并将低电平的全局数据信号传输至全局数据线YIO。

其中，所述数据写入电路100和所述校验写入电路200用于同步向对应的全局数据线YIO传输数据，需要明确的是，本实施例的同步传输并不局限于两个数据必须在完全相同的时刻写入，同步传输是指具有对应关系的校验数据和待存储数据在同一个数据写入周期内完成传输。示例性地，校验数据和待存储数据的写入过程可以响应于同一使能信号执行，以实现同步传输的功能，例如，所述数据写入电路100和所述校验写入电路200响应于同一写使能信号WrEn，分别向对应的全局数据线组传输数据，从而一方面可以节省所需要的信号数量，另一方面还可以提高待存储数据和校验数据的写入同步性。在本实施例中，数据写入电路100中第一上拉电路302的驱动能力等于校验写入电路200中第一上拉电路302的驱动能力，校验写入电路200中第一下拉电路304的驱动能力强于数据写入电路100中第一下拉电路304的驱动能力，其中，第一上拉电路302和第一下拉电路304的驱动能力可以通过写入电流进行表征，因此，本实施例的校验写入电路200中第一上拉电路302的写入电流等于数据写入电路100中第一上拉电路302的写入电流，校验写入电路200中第一下拉电路304的写入电流大于数据写入电路100中第一下拉电路304的写入电流。

待存储数据经数据写入电路100能够直接写入数据存储单元400，而校验数据需要根据待存储数据生成，因此，校验数据到达校验写入电路200的时间必然晚于待存储数据到达数据写入电路100的时间，相应地，校验数据写入校验存储单元500的时刻也会略晚于对应的待存储数据的写入时刻，从而导致发生数据写入同步性不佳，进而增加写入速度的问题。在本实施例中，第一电路响应于预充电使能信号，预先控制第一上拉电路预先输出根据待写入数据传输至全局数据线的全局数据信号，通过设置校验写入电路200中具有驱动能力较强的第一下拉电路，可以缩短校验写入电路200进行数据写入的总体时长，使校验数据的传输速度大于待存储数据的传输速度，从而有效补偿生成校验数据的过程所消耗的时间，进而优化存储的数据写入速度。

在其中一个实施例中，数据写入电路100和校验写入电路200中第一上拉电路302对应器件的电性参数完全相同，以使校验写入电路200中第一上拉电路302的驱动能力等于数据写入电路100中第一上拉电路302的驱动能力。其中，对应器件是指两个电路中位于同一位置且连接关系相同的两个器件，对应器件的种类可以是但不限于MOS管、三极管、二极管等，可以理解的是，本申请实施例的器件不限于单一元件，即，也包括由多个元件连接共同构成的器件。

在其中一个实施例中，数据写入电路100和校验写入电路200中第一下拉电路304对应器件的电性参数不完全相同，以使校验写入电路200中第一下拉电路304的驱动能力强于数据写入电路100中第一下拉电路304的驱动能力。

图2为一实施例的第一电路的结构框图之一，参见图2，在其中一个实施例中，第一上拉电路102包括第一上拉晶体管T1、第一下拉电路104包括第一下拉晶体管T2，第一上拉晶体管T1和第一下拉晶体管T2的导通类型不同，其中一个为高电平导通，另一个为低电平导通。具体地，第一上拉晶体管T1低电平导通，第一上拉晶体管T1的控制端用于接收待写入数据Data的反相信号，第一上拉晶体管T1的第一端与电源电压端连接。第一下拉晶体管T2高电平导通，第一下拉晶体管T2的控制端用于接收待写入数据Data的反相信号，第一下拉晶体管T2的第一端与接地端连接，第一下拉晶体管T2的第二端与第一上拉晶体管T1的第二端连接。具体地，在预充电阶段，预充电使能信号EQ为低电平，第一上拉晶体管T1导通，输出电压为电源电压的全局数据信号，即输出高电平的全局数据信号，从而实现预充电；在数据写入阶段，预充电使能信号EQ为高电平，写使能信号WrEn为高电平，第一电路300能够根据Data信号实现数据写入，示例性地，当Data信号为高电平时，第一上拉晶体管T1的控制端和第二上拉晶体管T3的控制端接收到的信号均为低电平信号，则第一上拉晶体管T1导通，第一下拉晶体管T2关断，维持电压为电源电压的全局数据信号，并将电源电压传输至全局数据线YIO上，此时写入信号为高电平，以使全局数据线YIO上的信号与待写入数据信号相同。

其中，校验写入电路中第一下拉晶体管的沟道宽长比大于数据写入电路中第一下拉晶体管的沟道宽长比，可以理解的是，晶体管的沟道宽长比越大，其写入电流越大，相应地驱动能力也越强，因此，校验写入电路200的第一下拉晶体管T2的驱动能力强于数据写入电路100的第一下拉晶体管T2的驱动能力，从而提高校验写入电路200中第一下拉晶体管T2输出的全局数据信号的数据传输速度，进而提升半导体存储器的写入速度。

在其中一个实施例中，校验写入电路中第一上拉晶体管的沟道宽长比等于数据写入电路中第一上拉晶体管的沟道宽长比，使得校验写入电路200中第一上拉晶体管T1输出的全局数据信号的数据传输速度等于数据写入电路100中第一上拉晶体管T1输出的全局数据信号的数据传输速度。

在其中一个实施例中，校验写入电路中第一上拉晶体管的阈值电压等于校验写入电路中第一上拉晶体管的阈值电压。可以理解的是，阈值电压越小，其写入电流越大，相应地驱动能力也越强，因此，校验写入电路中第一上拉晶体管的阈值电压等于数据写入电路中第一上拉晶体管的阈值电压，使得校验写入电路200中第一上拉晶体管T1输出的全局数据信号的数据传输速度等于数据写入电路100中第一上拉晶体管T1输出的全局数据信号的数据传输速度。可选地，可以通过调节掺杂浓度的方式改变晶体管的阈值电压，即，采用不同的掺杂浓度分别形成校验写入电路200的第一下拉晶体管T2和数据写入电路100的第一下拉晶体管T2，以实现不同的阈值电压。

在其中一个实施例中，校验写入电路中第一下拉晶体管的阈值电压小于校验写入电路中第一下拉晶体管的阈值电压。与前述说明相似地，阈值电压越小，其写入电流越大，相应地驱动能力也越强，因此，校验写入电路中第一下拉晶体管的阈值电压小于数据写入电路中第一下拉晶体管的阈值电压，使得校验写入电路200的第一下拉晶体管T2的驱动能力强于数据写入电路100的第一下拉晶体管T2的驱动能力，从而提高校验写入电路200中第一下拉晶体管T2输出的全局数据信号的数据传输速度，进而提升半导体存储器的写入速度。可选地，可以通过调节掺杂浓度的方式改变晶体管的阈值电压，即，采用不同的掺杂浓度分别形成校验写入电路200的第一下拉晶体管T2和数据写入电路100的第一下拉晶体管T2，以实现不同的阈值电压。

参考图2，在其中一个实施例中，第一电路300还包括：逻辑运算单元306和非门电路308。逻辑运算单元306分别与第一上拉晶体管T1和第一下拉晶体管T2连接，用于在数据写入阶段响应于写使能信号WrEn，生成待写入数据Data的反相信号。非门电路308与逻辑运算单元306连接，用于接收预充电使能信号EQ，在预充电阶段控制逻辑运算单元306输出低电平信号。在本实施例中，预充电使能信号EQ还进一步作用于第一电路300，当预充电使能信号EQ为低电平时，数据传输电路处于预充电阶段，在非门电路308的作用下，高电平的反相预充电使能信号EQ传输至逻辑运算单元306，从而控制逻辑运算单元306在预充电阶段保持输出的信号的电平状态不变，从而提高电路的稳定性和可靠性。

继续参考图2，在其中一个实施例中，逻辑运算单元306包括与门电路310和第一或非门电路312。所述与门电路310的第一输入端用于接收待写入数据Data，所述与门电路310的第二输入端用于接收写使能信号WrEn；在数据写入阶段，写使能信号WrEn为高电平，因此与门电路310输出的信号跟随第一输入端输入的Data信号。第一或非门电路312的第一输入端与所述与门电路310的输出端连接，第一或非门电路312的第二输入端与所述非门电路308的输出端连接，用于接收预充电使能信号EQ的反相信号，预充电使能信号EQ用于切换数据传输电路至预充电阶段或数据写入阶段，第一或非门电路312的输出端与第一上拉晶体管的控制端连接。进一步地，第一或非门电路312的输出端还可以与第一下拉晶体管T2的控制端连接，从而基于一路信号同时对第一上拉晶体管T1和第一下拉晶体管T2进行控制，节省信号走线的数量。在预充电阶段，预充电使能信号EQ为低电平，则非门电路308输出的信号为高电平，若第一或非门电路312的一个输入端为高电平，其输出的信号必定为低电平，从而保持第一上拉晶体管T1和第一下拉晶体管T2的控制端接收的写入信号不变。在数据写入阶段，预充电使能信号EQ和写使能信号WrEn均为高电平，从而使全局数据线YIO上的信号与Data信号相对应。

图3为一实施例的第一电路的结构框图之二，参考图3，在其中一个实施例中，逻辑运算单元306还包括：与非门电路314和第二或非门电路316。与非门电路314的第一输入端用于接收预充电使能信号EQ，与非门电路314的第二输入端用于接收写使能信号WrEn；第二或非门电路316的第一输入端用于接收待写入数据Data，第二或非门电路316的第二输入端与所述与非门电路314的输出端连接，第二或非门电路316的输出端与第一下拉电路T2的控制端连接。其中，第一上拉晶体管T1受第一或非门电路312的控制，控制方法如前一实施例，此处不再进行赘述。在预充电阶段，预充电使能信号EQ为低电平，则与非门电路314输出的信号为高电平，若第二或非门电路316的一个输入端为高电平，其输出的信号必定为低电平，从而保持第一上拉晶体管T1和第一下拉晶体管T2的控制端接收的写入信号不变。在数据写入阶段，预充电使能信号EQ和写使能信号WrEn均为高电平，从而使全局数据线YIO上的信号与Data信号相对应。在本实施例中，通过两个逻辑门分别一一对应控制第一上拉晶体管T1和第一下拉晶体管T2，可以有效提高对第一上拉晶体管T1和第一下拉晶体管T2的控制可靠性。

图4为一实施例的待存储数据和校验数据的写入时序图，本实施例的数据写入电路100和校验写入电路200均采用图3实施例的第一电路300，参考图8，基于图3实施例的第一电路300，低电平校验数据写入所需的时长tdp小于低电平待存储数据写入所需的时长td，而预充阶段使得全局数据信号预设值为高电平，传输高电平校验数据和高电平待存储数据时根据待写入数据输出全局数据信号的时间可以忽略不计，从而改善了半导体存储器的写入速度。

图5为一实施例的数据处理电路的结构框图之二，参考图5，在其中一个实施例中，信号处理还包括数据读取电路600和校验读取电路700。数据读取电路600用于从数据存储单元400连接的全局数据线组获取待读取数据Data，以对待读取数据Data进行读取；校验读取电路700用于从校验存储单元500连接的全局数据线获取校验数据，以对存储的校验数据进行读取，存储的校验数据与待读取数据Data相对应。其中，校验读取电路700的驱动能力等于数据读取电路600的驱动能力。在数据读取阶段，由于需要完成对待读取数据Data的读取操作后，才能基于校验数据对读取到的数据进行校验，因此，使数据读取电路600和校验读取电路700的读取速度相当，也不会对半导体存储器的读取速度造成影响，而在本实施例中，通过采用相同驱动能力的校验读取电路700和数据读取电路600，能够降低读取电路的设计难度和制造难度，从而提高半导体存储器的制造良率。

在其中一个实施例中，数据读取电路600和校验读取电路700的电路结构均为第二电路800，且数据读取电路600和校验读取电路700中对应器件的电性参数相同。具体地，图6为一实施例的第二电路的结构框图之一，参考图6，在本实施例中，全局数据线YIO还用于传输读取信号，所述读取信号的电平状态与待读取数据Data相同，第二电路800包括输入单元802、参考单元804、预充单元806和输出单元808。

输入单元802用于响应于外部输入的读使能信号RdEn，接收全局数据信号YIO。参考单元804用于响应于读使能信号RdEn，接收参考数据信号Ref。预充单元806与输入单元802连接于第一节点YIONloc，与参考单元804连接于第二节点YIOloc，预充单元806用于在数据读取前，响应于预充电使能信号EQ，分别预充电第一节点YIONloc、第二节点YIOloc至预设电平。输出单元808分别输入单元802、参考单元804连接，用于根据全局数据信号YIO和参考数据信号Ref生成读出数据信号Data。在本实施例中，首先，在预充电阶段，对第一节点YIONloc和第二节点YIOloc进行预充电，以使待读取数据能够准确、快速读出。然后，在数据读取阶段，通过参考单元804接收的参考数据信号Ref，可以对读出数据的过程和结果进行调整，从而提高数据读取的准确性。其中，根据半导体存储器出厂前的性能测试结果，可以预先设置具体的参考数据信号Ref并存储于半导体存储器中。

图7为一实施例的第二电路的局部结构示意图之一，参考图7，在本实施例中，预充单元806包括晶体管T14至晶体管T22。具体地，晶体管T14至晶体管T16构成预充电路，晶体管T14的第一端与电源端连接，晶体管T15的第一端与电源端连接，晶体管T16的第一端与晶体管T14的第二端连接，晶体管T16的第二端与晶体管T15的第二端连接，上述三个晶体管的控制端同时接收预充电使能信号EQ，从而实现快速预充电。晶体管T17至晶体管T20共同构成一个正反馈电路，即晶体管T17至晶体管T20构成放大电路，在数据读出阶段，对第一节点YIONloc和第二节点YIOloc的信号进行放大，以使全局数据线YIO的信号传输至后续输出单元808中。具体地，晶体管T17的控制端和晶体管T19的控制端分别与晶体管T16的第二端连接，晶体管T18的控制端和晶体管T20的控制端分别与晶体管T16的第一端连接，晶体管T17的第一端和晶体管T18的第一端分别与电源端连接，晶体管T17的第二端与晶体管T19的第一端连接，晶体管T18的第二端与晶体管T20的第一端连接，晶体管T19的第二端和晶体管T20的第二端分别连接至晶体管T11的第一端。在一些实施例中，预充电路还包括晶体管T21的控制端和晶体管T22，它们的控制端分别接收预充电使能信号EQ，晶体管T21的第一端和晶体管T22的第一端分别与电源端连接，晶体管T21的第二端与第一节点YIONloc连接，晶体管T22的第二端与第二节点YIOloc连接。需要说明的是，图7实施例中的正反馈电路(放大电路)仅用于示例性说明，而不用于限定本申请的保护范围，其他具有相同作用的正反馈电路也属于本申请的保护范围。需要再说明的是，本实施例图7将放大电路归属在预充单元806中，仅仅只是为了描述方便而进行的示意，不构成对本申请保护范围的限制，本领域的技术人员应当理解，预充电路和放大电路为实现不同的功能，在预充阶段，预充电路工作而放大电路不工作，在数据读出阶段，预充电路不工作而放大电路工作，对全局数据信号进行放大。

继续参考图7，在其中一些实施例中，所述第二电路800还包括脉宽调节单元810。脉宽调节单元810分别与输入单元802、参考单元804连接，用于根据预充电使能信号EQ对读使能信号RdEn进行调节，以生成使能调节信号，输入单元802和参考单元804分别用于响应于所述使能调节信号生成对应的数据信号。即，输入单元802响应于使能调节信号控制第一节点YIONloc的数据信号，参考单元804响应于使能调节信号控制第二节点YIOloc的数据信号。其中，图8为图7实施例的脉宽调节单元中的信号时序图，参考图8，所述使能调节信号的脉冲宽度小于所述读使能信号RdEn的脉冲宽度，且小于所述预充电使能信号EQ使能无效的宽度。在本实施例中，基于较宽的读使能信号RdEn和反相的预充电使能信号EQN，可以生成脉冲宽度小于500ps的信号，从而实现更加精准的信号生成功能。

继续参考图7，在其中一个实施例中，输入单元802包括第一读取晶体管T01。第一读取晶体管T01的控制端用于接收全局数据信号YIO，第一读取晶体管T01的第一端与脉宽调节单元810连接，第一读取晶体管T01的第二端与第一节点YIONloc连接。当全局数据信号YIO为高电平时，第一读取晶体管T01导通，第一读取晶体管T01将使能调节信号传输至第一节点YIONloc，其中，可以通过脉宽调节单元810中的开关结构调节使能调节信号的电平状态，进而控制传输至第一节点YIONloc的信号。当全局数据信号YIO为低电平时，第一读取晶体管T01断开，第一节点YIONloc的电平状态保持不变。基于上述结构，输入单元802即可将全局数据信号YIO所携带的数据信息传输至第一节点YIONloc。

进一步地，输入单元802还包括第二读取晶体管T02。第二读取晶体管T02的控制端用于接收全局数据信号YIO，第二读取晶体管T02的第一端与第一读取晶体管T01的第一端连接，第二读取晶体管T02的第二端与第一读取晶体管T01的第二端连接。再进一步地，输入单元802还包括第一开关8021。第一开关8021包括两个第一端和一个第二端，第一开关8021的一个第一端用于接收所述全局数据信号YIO，第一开关8021的另一个第一端接地，第一开关8021的第二端与第二读取晶体管T02的控制端连接，第一开关8021用于选择传输全局数据信号YIO或接地信号至第二读取晶体管T02的控制端。其中，若第一开关8021选择接地通路，则第二读取晶体管T02始终断开。若第一开关8021选择全局数据信号YIO，则第二读取晶体管T02根据全局数据信号YIO的电平状态导通或断开，即，第二读取晶体管T02与第一读取晶体管T01同步相应，并传输相同的使能调节信号，从而可以有效提高对全局数据信号YIO的响应速度。可以理解的是，半导体存储器中包括多个第二电路800，由于工艺制程的差异，不同的第二电路800的信号传输速度不完全相同。因此，通过设置第一开关8021，即可对第二电路800的响应速度进行更加灵活的调节，进而提高半导体存储器的读取性能。

在其中一个实施例中，输入单元802还包括第一控制电路8022和第三读取晶体管T03。第一控制电路8022用于根据全局数据信号YIO和第一控制信号生成调节控制信号。其中，存储器可以包括多个熔丝，以对存储器进行配置，在一些示例中，第一控制信号可以是根据熔丝状态对应生成的信号。在另一些示例中，第一控制信号也可以是由存储器外部输入的信号。第三读取晶体管T03的控制端与所述第一控制电路8022连接，用于接收所述调节控制信号，第三读取晶体管T03的第一端与所述第一读取晶体管T01的第一端连接，第三读取晶体管T03的第二端与第一读取晶体管T01的第二端连接。具体地，图9为一实施例的第一控制电路的结构示意图，参考图9，第一控制电路8022包括一个上拉晶体管和一个下拉晶体管，上拉晶体管的第一端与电源端连接，上拉晶体管的第二端与下拉晶体管的第一端连接，下拉晶体管的第二端接地，而且上述两个晶体管的使能方式不同。上述两个晶体管分别接收同一第一控制信号，并在第一控制信号的控制下，输出对应的调节控制信号。如图9所示，若第一控制信号为分时变化的信号，则第一控制电路8022也会通过一个输出端分时输出不同的调节控制信号YIO_opt1和YIO_opt。可以理解的是，第一控制信号的数量与输入单元802中第三读取晶体管T03的数量相对应，且第一控制信号的电平状态也可以根据灵敏度要求进行设置。在本实施例中，采用多个第一控制信号，可以更加灵活地控制输入单元802的灵敏度特性，同时也可以卡控工艺制造缺陷，从而提高半导体存储器的可靠性。

继续参考图7，在其中一个实施例中，参考单元804包括第四读取晶体管T04。第四读取晶体管T04的控制端用于接收参考数据信号Ref，第四读取晶体管T04的第一端用于接收所述使能调节信号，第四读取晶体管T04的第二端与第二节点YIOloc连接，从而根据参考数据信号Ref对第二节点YIOloc的电压进行调节。

进一步地，参考单元804还包括第二控制电路8041和第五读取晶体管T05。第二控制电路8041用于根据第二控制信号生成参考控制信号。第五读取晶体管T05的控制端与第二控制电路8041连接，用于接收所述参考控制信号，第五读取晶体管T05的第一端与第四读取晶体管T04的第一端连接，第五读取晶体管T05的第二端与第四读取晶体管T04的第二端连接。具体地，图10为一实施例的第二控制电路的结构示意图，参考图10，第二控制电路8041包括一个上拉晶体管和一个下拉晶体管，上拉晶体管的第一端与电源端连接，上拉晶体管的第二端与下拉晶体管的第一端连接，下拉晶体管的第二端接地，而且上述两个晶体管的使能方式不同。上述两个晶体管分别接收同一第二控制信号，并在第二控制信号的控制下，输出对应的调节控制信号。如图10所示，若第二控制信号为分时变化的信号，则第二控制电路8041也会通过一个输出端分时输出不同的调节控制信号Ref_opt2、Ref_opt1和Ref_opt。可以理解的是，第二控制信号的数量与参考单元804中第四读取晶体管T04的数量相对应，且第二控制信号的电平状态也可以根据灵敏度要求进行设置。在本实施例中，采用多个第二控制信号，可以更加灵活地控制参考单元804的灵敏度特性，同时也可以卡控工艺制造缺陷，从而提高半导体存储器的可靠性。

图11为一实施例的输出单元的结构示意图之一，参考图11，在本实施例中，输出单元808包括两个信号输出电路。两个所述信号输出电路分别为第一输出电路8081和第二输出电路8082，各所述信号输出电路分别包括第一输入端、第二输入端、输出端。第一输出电路8081的第一输入端与第一节点YIONloc连接，第二输出电路8082的第一输入端与第二节点YIOloc连接，第一输出电路8081的输出端与第二输出电路8082的第二输入端连接，第一输出电路8081的第二输入端与第二输出电路8082的输出端连接。其中，第一输出电路8081的输出端与第二输出电路8082的第二输入端相连接的节点用于输出读出数据信号Data，第一输出电路8081的第二输入端与第二输出电路8082的输出端的连接节点用于输出读出数据信号Data的反相信号。

具体地，信号输出电路包括第八读取晶体管T08、第九读取晶体管T09、第十读取晶体管T10和第十一读取晶体管T11。第八读取晶体管T08的控制端作为信号输出电路的第一输入端，第八读取晶体管T08的第一端与高电平连接，第八读取晶体管T08的第二端作为信号输出电路的输出端。第九读取晶体管T09的控制端与第八读取晶体管T08的控制端连接，第九读取晶体管T09的第一端与第八读取晶体管T08的第二端连接。第十读取晶体管T10的控制端作为信号输出电路的第二输入端，第十读取晶体管T10的第一端与第八读取晶体管T08的第二端连接，第十读取晶体管T10的第二端接地。第十一读取晶体管T11的控制端与第十读取晶体管T10的控制端连接，第十一读取晶体管T11的第一端与高电平连接，第十一读取晶体管T11的第二端与第八读取晶体管T08的第二端连接。

基于图11实施例，对输出单元808的工作原理进行说明。若第一节点YIONloc的电平状态为高电平，则对应的第二节点YIOloc的电平状态相反，即，第二节点YIOloc的电平状态为低电平。第二节点YIOloc的低电平使第二输出电路8082中的第八晶体管导通，从而将读出数据信号Data的反相信号拉低为低电平，相应地，读出数据信号Data为高电平。若第一节点YIONloc的电平状态为低电平，则对应的第二节点YIOloc的电平状态相反，即，第二节点YIOloc的电平状态为高电平。第一节点YIONloc的低电平使第一输出电路8081中的第八晶体管导通，从而将读出数据信号Data拉高为高电平，相应地，读出数据信号Data的反相信号为低电平。

图12为一实施例的输出单元的结构示意图之二，参考图12，在本实施例中，输出单元808还包括第一复位晶体管T12和第二复位晶体管T13。所述第一复位晶体管T12的控制端用于接收外部输入的复位信号，所述第一复位晶体管T12的第一端与高电平连接，所述第一复位晶体管T12的第二端与所述第八读取晶体管的第二端连接。所述第二复位晶体管T13的控制端用于接收所述复位信号，所述第二复位晶体管T13的第一端与所述第十读取晶体管的第二端连接，所述第二复位晶体管T13的第二端接地。通过设置复位晶体管，可以在数据读出前对读出数据信号Data线进行复位，从而提高数据读出的可靠性。具体地，当复位信号为低电平时，第一复位晶体管T12导通，从而将读出数据信号Data线上的电压拉高至高电平。

在其中一个实施例中，所述第一节点YIONloc连接的读取晶体管的数量与所述第二节点YIOloc连接的读取晶体管的数量相同。示例性地，可以基于图7实施例的第二电路，在输入单元802中再设置一个第三读取晶体管T03，从而使第一节点YIONloc连接四个读取晶体管，且第二节点YIOloc也连接四个读取晶体管。通过上述设置方式，可以使第一节点YIONloc和第二节点YIOloc上的负载电容相等，从而使两个节点在初始状态下的电荷情况相同，进而提高输入单元802和参考单元804之间的平衡性，以实现对全局数据信号YIO进行更加准确的读取。

图13为一实施例的第二电路的局部结构示意图之二，参考图13，在本实施例中，输入单元802、预充单元806和脉宽调节单元810与图7实施例相同，且本实施例的第一控制电路8022和输出单元808也可以对应参考图9至图12，此处不再进行赘述。本实施例的所述参考单元804还包括第六读取晶体管T06和第二开关8042。所述第六读取晶体管T06的控制端用于接收所述参考数据信号Ref，所述第六读取晶体管T06的第一端用于接收所述使能调节信号，所述第六读取晶体管T06的第二端与所述第四读取晶体管T04的第一端连接，所述第四读取晶体管T04经所述第六读取晶体管T06接收所述使能调节信号。所述第二开关8042的两端分别与所述第六读取晶体管T06的第一端、所述第六读取晶体管T06的第二端一一对应连接。

具体地，当第二开关8042闭合时，第六读取晶体管T06被短路，第四读取晶体管T04的第二端可以理解为直接连接至脉宽调节单元810，可以将脉宽调节单元810输出的使能调节信号快速地传输至第四读取晶体管T04。当第二开关8042导通时，第六读取晶体管T06需要响应于参考数据信号Ref导通或断开，若参考数据信号Ref控制第四读取晶体管T04和第六读取晶体管T06导通，使能调节信号也需要经过第六读取晶体管T06才能传输至第四读取晶体管T04，从而改变使能调节信号的传输速度。可以理解的是，半导体存储器中包括多个第二电路，由于工艺制程的差异，不同的第二电路的信号传输速度不完全相同。因此，通过设置第二开关8042，即可对第二电路的响应速度进行更加灵活的调节，进而提高半导体存储器的读取性能。

继续参考图13，在其中一个实施例中，所述参考单元804还包括第二控制电路8041和第七读取晶体管T07。第二控制电路8041用于根据第二控制信号生成参考控制信号，可以理解的是，本实施例的第二控制电路8041可以参考图10实施例，此处不再进行赘述。所述第七读取晶体管T07的控制端与所述第二控制电路8041连接，所述第七读取晶体管T07的第一端与所述第六读取晶体管T06的第一端连接，所述第七读取晶体管T07的第二端与所述第六读取晶体管T06的第二端连接。在本实施例中，采用第二控制信号，可以更加灵活地控制参考单元804的灵敏度特性，同时也可以卡控工艺制造缺陷，从而提高半导体存储器的可靠性。

本申请实施例还提供了一种如图1所示的数据处理电路，数据处理电路包括：如上述的数据传输电路10和校验生成电路20，校验生成电路20与校验写入电路200连接，用于获取待写入数据，并根据待写入数据生成对应的校验数据，并传输校验数据至校验写入电路200。可以理解的是，本实施例的数据传输电路10可参考前述实施例，此处不再进行赘述，基于前述数据传输电路10，本申请提供了一种处理速度和传输速度较快的数据处理电路。

本申请实施例还提供了一种存储器，包括：数据存储单元400、校验存储单元500和如上述的数据处理电路。可以理解的是，本实施例的数据处理电路可参考前述实施例，此处不再进行赘述，基于前述数据处理电路，本申请提供了一种数据写入速度较快的半导体存储器。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请实施例的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请实施例构思的前提下，还可以做出若干变形和改进，这些都属于本申请实施例的保护范围。因此，本申请实施例专利的保护范围应以所附权利要求为准。

Claims (16)

1.一种数据传输电路，其特征在于，包括：

数据写入电路，用于传输待写入数据至与数据存储单元连接的全局数据线；

校验写入电路，用于传输校验数据至与校验存储单元连接的全局数据线，所述校验数据与所述待写入数据相对应，所述校验写入电路和所述数据写入电路均为第一电路；

所述第一电路包括：第一上拉电路和第一下拉电路；

所述第一电路用于响应于预充电使能信号，生成上拉使能信号，使能有效的所述上拉使能信号控制所述第一上拉电路输出全局数据信号；所述第一电路还用于响应于写使能信号，根据待写入数据生成所述上拉使能信号和下拉使能信号，并将所述全局数据信号传输至全局数据线，使能有效的所述下拉使能信号控制所述第一下拉电路输出全局数据信号，所述上拉使能信号和所述下拉使能信号分时使能有效；

其中，所述数据写入电路中第一上拉电路的驱动能力等于所述校验写入电路中第一上拉电路的驱动能力，所述校验写入电路中第一下拉电路的驱动能力强于所述数据写入电路中第一下拉电路的驱动能力。

2.根据权利要求1所述的数据传输电路，其特征在于，所述数据写入电路和校验写入电路中第一下拉电路对应器件的电性参数不完全相同，以使所述校验写入电路中第一下拉电路的驱动能力强于所述数据写入电路中第一下拉电路的驱动能力。

3.根据权利要求2所述的数据传输电路，其特征在于，

所述第一上拉电路包括第一上拉晶体管，所述第一上拉晶体管低电平导通，所述第一上拉晶体管的控制端用于接收所述待写入数据的反相信号，所述第一上拉晶体管的第一端与电源电压端连接；

所述第一下拉电路包括第一下拉晶体管，所述第一下拉晶体管高电平导通，所述第一下拉晶体管的控制端用于接收所述待写入数据的反相信号，所述第一下拉晶体管的第一端与接地端连接，所述第一下拉晶体管的第二端与所述第一上拉晶体管的第二端连接；

其中，所述校验写入电路中第一下拉晶体管的沟道宽长比大于所述数据写入电路中第一下拉晶体管的沟道宽长比。

4.根据权利要求3所述的数据传输电路，其特征在于，所述校验写入电路中第一上拉晶体管的沟道宽长比等于所述数据写入电路中第一上拉晶体管的沟道宽长比。

5.根据权利要求3所述的数据传输电路，其特征在于，所述校验写入电路中第一上拉晶体管的阈值电压等于所述校验写入电路中第一上拉晶体管的阈值电压。

6.根据权利要求3所述的数据传输电路，其特征在于，所述校验写入电路中第一下拉晶体管的阈值电压小于所述校验写入电路中第一下拉晶体管的阈值电压。

7.根据权利要求3所述的数据传输电路，其特征在于，所述数据传输电路被配置有预充电使能信号有效的预充电阶段和写使能信号有效的数据写入阶段，所述第一电路还包括：

逻辑运算单元，分别与所述第一上拉晶体管和所述第一下拉晶体管连接，用于在所述数据写入阶段响应于写使能信号，生成待写入数据的反相信号；

非门电路，与所述逻辑运算单元连接，用于接收预充电使能信号，在所述预充电阶段控制所述逻辑运算单元输出低电平信号。

8.根据权利要求7所述的数据传输电路，其特征在于，所述逻辑运算单元包括：

与门电路，所述与门电路的第一输入端用于接收待写入数据，所述与门电路的第二输入端用于接收写使能信号；

第一或非门电路，所述第一或非门电路的第一输入端与所述与门电路的输出端连接，所述第一或非门电路的第二输入端与所述非门电路的输出端连接，所述预充电使能信号用于切换所述数据传输电路至预充电阶段或数据写入阶段，所述第一或非门电路的输出端与所述第一上拉晶体管的控制端连接。

9.根据权利要求8所述的数据传输电路，其特征在于，所述第一或非门电路的输出端还与所述第一下拉晶体管的控制端连接。

10.根据权利要求8所述的数据传输电路，其特征在于，所述逻辑运算单元还包括：

与非门电路，所述与非门电路的第一输入端用于接收预充电使能信号，所述与非门电路的第二输入端用于接收写使能信号；

第二或非门电路，所述第二或非门电路的第一输入端用于接收待写入数据，所述第二或非门电路的第二输入端与所述与非门电路的输出端连接，所述第二或非门电路的输出端与所述第一下拉电路的控制端连接。

11.根据权利要求1所述的数据传输电路，其特征在于，所述数据写入电路和所述校验写入电路响应于同一写使能信号，分别向对应的全局数据线传输全局数据信号。

12.根据权利要求1所述的数据传输电路，其特征在于，还包括：

数据读取电路，用于从数据存储单元连接的全局数据线获取存储的待读取数据，以对所述待读取数据进行读取；

校验读取电路，用于从校验存储单元连接的全局数据线获取存储的校验数据，以对存储的所述校验数据进行读取，存储的所述校验数据与存储的所述待读取数据相对应；

其中，所述校验读取电路的驱动能力等于所述数据读取电路的驱动能力。

13.根据权利要求12所述的数据传输电路，其特征在于，所述数据读取电路和所述校验读取电路的电路结构均为第二电路，且所述数据读取电路和校验读取电路中对应器件的电性参数相同，以使所述校验读取电路的驱动能力等于所述数据读取电路的驱动能力。

14.根据权利要求13所述的数据传输电路，其特征在于，所述全局数据线还用于传输读取信号，所述读取信号的电平状态与所述待读取数据的电平状态相同，所述第二电路包括：

输入单元，用于响应于读使能信号，接收全局数据信号；

参考单元，用于响应于所述读使能信号，接收参考数据信号；

预充单元，与所述输入单元连接于第一节点，与所述参考单元连接于第二节点，所述预充单元用于响应于预充电使能信号，分别预充电所述第一节点、所述第二节点至预设电平；

输出单元，分别所述输入单元、所述参考单元连接，用于根据所述全局数据信号和所述参考数据信号生成读出数据信号。

15.一种数据处理电路，其特征在于，包括：

如权利要求1至14任一项所述的数据传输电路；

校验生成电路，与所述校验写入电路连接，用于获取所述待写入数据，并根据所述待写入数据生成对应的校验数据，并传输所述校验数据至所述校验写入电路。

16.一种存储器，其特征在于，包括：数据存储单元、校验存储单元和如权利要求15所述的数据处理电路。