CN107767899A - 半导体器件、半导体***及其方法 - Google Patents

半导体器件、半导体***及其方法 Download PDF

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Abstract

提供了一种半导体***。半导体***可以包括第一半导体器件、第二半导体器件以及第三半导体器件。第一半导体器件输出地址信号。第一半导体器件可以接收或输出数据。第二半导体器件可以执行阻抗校准操作以及输出由阻抗校准操作产生的上拉码和下拉码。第三半导体器件可以在写入操作或读取操作期间输出由地址信号选中的内部数据作为数据或者储存数据。

Description

半导体器件、半导体***及其方法
相关申请的交叉引用
本申请要求2016年8月16日提交的韩国专利申请10-2016-0103484的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体而言涉及与阻抗校准操作的性能相关的半导体器件、包括半导体器件的半导体***及其方法。
背景技术
近年来，对快速半导体***的需求越来越多。相应地，半导体***中用到的内部信号之间的时间裕度已经减少。半导体***中所包括的NMOS晶体管或PMOS晶体管的阈值电压和导通电流可以根据制造半导体***的工艺条件而改变，而NMOS晶体管或PMOS晶体管的阈值电压和导通电流的变化会影响半导体***中使用的内部信号的偏斜。如果内部信号之间的时间裕度因偏斜的变化而减小，则半导体***可能发生故障。
相应地，随着与高速操作的半导体***中所包括的半导体器件之间的接口信号相对应的传输信号的电平摆动宽度逐渐减小，因接口单元的阻抗失配导致的传输信号的反射可能会作为严重的问题而凸显。阻抗失配可能因工艺条件的变化而出现。因此，半导体***采用阻抗匹配电路，诸如片上端接(ODT,on-die termination)电路。
阻抗校准(ZQ校准)意思是指产生用于调整ODT电路的电阻值的码，ODT电路的电阻值根据工艺条件而改变。电阻值由阻抗校准来调整的ODT电路可以消除接口单元的阻抗失配，以防止传输信号的失真。
发明内容
根据一个实施例，可以提供一种半导体***。该半导体***可以包括第一半导体器件、第二半导体器件以及第三半导体器件。第一半导体器件输出地址信号。第一半导体器件可以接收或输出数据。第二半导体器件可以执行阻抗校准操作且输出由阻抗校准操作产生的上拉码和下拉码。第三半导体器件可以在写入操作或读取操作期间，输出由地址信号选中的内部数据作为数据或者储存数据。
根据一个实施例，可以提供一种半导体器件。如果命令信号的组合为预定组合，则半导体器件可以执行阻抗校准操作，输出由阻抗校准操作产生的上拉码和下拉码。半导体器件可以在写入操作或读取操作期间根据命令信号的组合，基于存储单元的内部数据来驱动和输出数据或者基于数据来驱动内部数据。内部数据和数据的驱动能力可以由从外部设备输出的上拉码和下拉码调整。
根据一个实施例，可以提供一种半导体***。该半导体***可以包括第一半导体器件、第二半导体器件以及第三半导体器件。第一半导体器件被配置成输出地址信号并且被配置成接收或输出数据。第二半导体器件被配置成执行阻抗校准操作以及输出由阻抗校准操作产生的上拉码和下拉码。第三半导体器件被配置成在读取操作期间输出由地址信号选中的内部数据作为数据，或者被配置成在写入操作期间储存由地址信号选中的数据作为内部数据，其中内部数据和数据的驱动能力由上拉码和下拉码来调整。其中，第二半导体器件是否执行阻抗校准以及第三半导体器件是否执行写入操作是基于从第一半导体器件接收到的芯片选择信号和命令信号。
根据一个实施例，可以提供一种操作半导体***的方法。该方法可以包括利用第一半导体器件来输出地址信号以及接收和输出数据。该方法可以包括利用第二半导体器件来执行阻抗校准操作以及输出由阻抗校准操作产生的上拉码和下拉码。该方法可以包括利用第三半导体器件来在读取操作期间输出由地址信号选中的内部数据作为数据或者在写入操作期间储存由地址信号选中的数据作为内部数据。该方法可以包括通过上拉码和下拉码来调整内部数据和数据的驱动能力。其中，第二半导体器件是否执行阻抗校准以及第三半导体器件是否执行写入操作是基于从第一半导体器件接收到的芯片选择信号和命令信号。
附图说明
图1是图示根据本公开的一个实施例的半导体***的配置的示例代表的框图。
图2是图示图1的半导体***中包括的第二半导体器件的配置的示例代表的框图。
图3和图4是图示根据命令信号的各种组合而执行的图2所示的第二半导体器件的操作的示例代表的表格。
图5是图示图2的第二半导体器件中所包括的时延调整电路的配置的示例代表的框图。
图6是图示图5的时延调整电路中所包括的标志信号发生电路的配置的示例代表的框图。
图7示出图5的时延调整电路中所包括的第一时延调整电路的配置的示例代表。
图8示出图2的第二半导体器件中所包括的阻抗校准电路的配置的示例代表。
图9是图示根据本公开的一个实施例的半导体***的操作的示例代表的时序图。
图10是图示采用图1至图9所示的半导体器件或半导体***的一种电子***的配置的示例代表的框图。
图11是图示采用图1至图9中所示的半导体器件或半导体***的另一种电子***的配置的示例代表的框图。
具体实施方式
下文将参照附图描述本公开的各个实施例。然而，本文描述的实施例仅仅是出于说明的目的，而并非意图限制本公开的范围。
参见图1，根据本公开的一个实施例的半导体***可以包括第一半导体器件1、第二半导体器件2以及第三半导体器件3。
第一半导体器件1可以输出芯片选择信号CS<1:2>、命令信号CMD<1:N>、地址信号ADD<1:M>以及时钟信号CLK。第一半导体器件1可以接收或输出数据DQ<1:2>。第一半导体器件1可以输出具有用于执行阻抗校准操作的预定组合的命令信号CMD<1:N>。第一半导体器件1可以输出具有用于执行写入操作或读取操作的另一预定组合的命令信号CMD<1:N>。第一半导体器件1可以输出在阻抗校准操作、写入操作以及读取操作期间切换(toggle)的时钟信号CLK。第一半导体器件1可以在写入操作期间输出数据DQ<1:2>和地址信号ADD<1:M>。第一半导体器件1在读取操作期间可以输出地址信号ADD<1:M>且可以接收数据DQ<1:2>。命令信号CMD<1:N>的比特数“N”可以设置成自然数且可以根据实施例而设置成不同。地址信号ADD<1:M>的比特数“M”可以设置成自然数且可以根据实施例而设置成不同。尽管图1示出数据DQ<1:2>的比特数为2的示例，但是数据DQ<1:2>的比特数可以根据实施例而设置成不同。数据DQ<1:2>可以设置成包括连续的数据串。根据半导体器件的操作，读取操作可以包括输出设置信息的模式寄存器读取操作。
如果命令信号CMD<1:N>的组合是预定组合，则第二半导体器件2可以响应于芯片选择信号CS<1>，来执行阻抗校准操作且可以输出由阻抗校准操作产生的上拉码PU<1:K>和下拉码PD<1:K>。根据命令信号CMD<1:N>的组合，第二半导体器件2可以在写入操作期间将数据DQ<1>储存在由地址信号ADD<1:M>选中的存储单元中作为内部数据。根据命令信号CMD<1:N>的组合，第二半导体器件2可以在读取操作期间输出由地址信号ADD<1:M>选中的存储单元的内部数据(图2的ID)作为数据DQ<1>。在写入操作或读取操作操作期间，内部数据(图2的ID)和数据DQ<1>的驱动能力可以由从第三半导体器件3输出的上拉码PU<1:K>和下拉码PD<1:K>控制。
根据本公开的一个实施例的第二半导体器件2可以包括用于防止数据DQ<1>失真的片上端接(ODT)电路(未示出)。ODT电路(未示出)在初始化操作期间可以不被激活。
如果命令信号CMD<1:N>的组合是预定的组合，则第三半导体器件3可以响应于芯片选择信号CS<2>，来执行阻抗校准操作且可以输出由阻抗校准操作产生的上拉码PU<1:K>和下拉码PD<1:K>。根据命令信号CMD<1:N>的组合，第三半导体器件3可以在写入操作期间，将数据DQ<2>储存在由地址信号ADD<1:M>选中的存储单元中作为内部数据(未示出)。根据命令信号CMD<1:N>的组合，第三半导体器件3可以在读取操作期间，输出由地址信号ADD<1:M>选中的存储单元的内部数据(未示出)作为数据DQ<2>。在写入操作或读取操作期间，内部数据(未示出)和数据DQ<2>的驱动能力可以由从第二半导体器件2输出的上拉码PU<1:K>和下拉码PD<1:K>控制。
根据本公开的一个实施例的第三半导体器件3可以包括用于防止数据DQ<2>失真的ODT电路(未示出)。ODT电路(未示出)在初始化操作期间可以不被激活。
参见图2，根据一个实施例的第二半导体器件2可以包括焊盘部10、命令解码器20、时延调整电路30、阻抗校准电路40、存储单元阵列50以及数据输入和输出(输入/输出)(I/O)电路60。
焊盘部10可以包括第一焊盘P1、第二焊盘P2、第三焊盘P3、第四焊盘P4、第五焊盘P5以及第六焊盘P6。焊盘部10中所包括的焊盘的数量可以根据实施例而设置成不同。
命令解码器20可以响应于芯片选择信号CS<1>而将经由第一焊盘P1输入的命令信号CMD<1:N>解码，以产生写入命令信号WT、读取命令信号RD以及阻抗校准命令信号ODT。命令解码器20可以响应于芯片选择信号CS<1>而产生被经由第一焊盘P1输入的命令信号CMD<1:N>顺序使能的写入命令信号WT和读取命令信号RD。如果经由第一焊盘P1输入的命令信号CMD<1:N>具有用于写入操作的组合，则命令解码器20可以响应于芯片选择信号CS<1>而产生被使能的写入命令信号WT。如果经由第一焊盘P1输入的命令信号CMD<1:N>具有用于读取操作的组合，则命令解码器20可以响应于芯片选择信号CS<1>而产生被使能的读取命令信号RD。如果经由第一焊盘P1输入的命令信号CMD<1:N>具有预定组合，则命令解码器20可以响应于芯片选择信号CS<1>而产生被使能的阻抗校准命令信号ODT。
时延调整电路30可以将写入命令信号WT移位第一时段以产生列选择信号WRYI，在该第一时段，经由第三焊盘P3输入的时钟信号CLK的时钟脉冲被输入第一次数。时延调整电路30可以将读取命令信号RD移位第一时段以产生列选择信号WRYI，在该第一时段，经由第三焊盘P3输入的时钟信号CLK的时钟脉冲被输入第一次数。时延调整电路30可以将阻抗校准命令信号ODT移位第二时段以产生阻抗校准使能信号ODTEN，在该第二时段，经由第三焊盘P3输入的时钟信号CLK的时钟脉冲被输入第二次数。在时延调整电路30中通过将写入命令信号WT或读取命令信号RD移位第一时段来产生列选择信号WRYI的操作将稍后描述。在时延调整电路30中通过将阻抗校准命令信号ODT移位第二时段来产生阻抗校准使能信号ODTEN的操作也将稍后描述。
阻抗校准电路40可以响应于阻抗校准使能信号ODTEN而输出由外部电阻器(图8的RZQ)的电阻值调整的上拉码PU<1:K>和下拉码PD<1:K>。如果阻抗校准使能信号ODTEN被使能，则阻抗校准电路40可以经由第四焊盘P4输出由外部电阻器(图8的RZQ)的电阻值调整的上拉码PU<1:K>以及可以经由第五焊盘P5输出由外部电阻器(图8的RZQ)的电阻值调整的下拉码PD<1:K>。如果阻抗校准使能信号ODTEN被禁止，则阻抗校准电路40可以经由第四焊盘P4接收上拉码PU<1:K>以输出上拉码PU<1:K>到数据I/O电路60，以及可以经由第五焊盘P5接收下拉码PD<1:K>以输出下拉码PD<1:K>到数据I/O电路60。可以利用一般的ZQ校准电路来实现阻抗校准电路40。
存储单元阵列50响应于列选择信号WRYI，可以将内部数据ID储存在由从第二焊盘P2接收的地址信号ADD<1:M>选中的存储单元中，或者可以输出储存在由从第二焊盘P2接收的地址信号ADD<1:M>选中的存储单元中的内部数据ID。存储单元阵列50可以在写入操作期间响应于列选择信号WRYI来将内部数据ID储存在由从第二焊盘P2接收的地址信号ADD<1:M>选中的存储单元中。存储单元阵列50可以在读取操作期间输出由从第二焊盘P2接收的地址信号ADD<1:M>选中的存储单元的内部数据ID。
数据I/O电路60可以响应于内部数据ID而利用由上拉码PU<1:K>和下拉码PD<1:K>调整的驱动能力来驱动数据DQ<1>，或者可以利用响应于数据DQ<1>而调整的驱动能力来驱动内部数据ID。数据I/O电路60可以在写入操作期间，响应于从第六焊盘P6接收的数据DQ<1>而利用由上拉码PU<1:K>和下拉码PD<1:K>调整的驱动能力来驱动内部数据ID。数据I/O电路60可以在读取操作期间，响应于内部数据ID而利用由上拉码PU<1:K>和下拉码PD<1:K>调整的驱动能力来驱动数据DQ<1>，以经由第六焊盘P6输出数据DQ<1>。
根据本公开的一个实施例的第三半导体器件3可以被实现为具有与图2中所示的第二半导体器件2实质相同的配置且执行与第二半导体器件2相同的操作。因此，下文将省略对第三半导体器件3的详细描述。
下文将参照图3描述用于在第二半导体器件2的写入操作、读取操作以及模式寄存器读取操作中执行阻抗校准(ZQ校准)的命令信号CMD<1:N>的组合。在下文的描述中，可以假设，例如但不限于，命令信号CMD<1:N>的数量“N”为5。
用于在写入操作中执行阻抗校准(ZQ校准)的命令信号的组合可以设置成如下情况：芯片选择信号CS<1>的电平处在逻辑低(L)电平不改变，具有逻辑高(H)电平的第一命令信号CMD<1>被输入，具有逻辑高(H)电平的第二命令信号CMD<2>被输入，具有逻辑低(L)电平的第三命令信号CMD<3>被输入，具有逻辑低(L)电平的第四命令信号CMD<4>被输入，以及具有逻辑高(H)电平的第五命令信号CMD<5>被输入。
用于在读取操作中执行阻抗校准(ZQ校准)的命令信号的组合可以设置成如下情况：芯片选择信号CS<1>的电平处在逻辑低(L)电平不改变，具有逻辑高(H)电平的第一命令信号CMD<1>被输入，具有逻辑高(H)电平的第二命令信号CMD<2>被输入，具有逻辑低(L)电平的第三命令信号CMD<3>被输入，具有逻辑低(L)电平的第四命令信号CMD<4>被输入，以及具有逻辑低(L)电平的第五命令信号CMD<5>被输入。
用于在模式寄存器读取操作中执行阻抗校准(ZQ校准)的命令信号的组合可以设置成如下情况：芯片选择信号CS<1>的电平处在逻辑低电平L不改变，具有逻辑高(H)电平的第一命令信号CMD<1>被输入，具有逻辑低(L)电平的第二命令信号CMD<2>被输入，具有逻辑低(L)电平的第三命令信号CMD<3>被输入，具有逻辑低(L)电平的第四命令信号CMD<4>被输入，以及具有逻辑低(L)电平的第五命令信号CMD<5>被输入。
下面将参照图4描述用于在第二半导体器件2的写入操作、读取操作以及模式寄存器读取操作中执行阻抗校准(ZQ校准)的命令信号的组合。在以下的描述中，可以假设，例如但不限于，命令信号CMD<1:N>的比特数“N”为5。
用于在写入操作中防止阻抗校准(ZQ校准)的执行的命令信号的组合可以设置成如下情况：芯片选择信号CS<1>的电平从逻辑低电平(L)变为逻辑高(H)电平，具有逻辑高(H)电平的第一命令信号CMD<1>被输入，具有逻辑高(H)电平的第二命令信号CMD<2>被输入，具有逻辑低(L)电平的第三命令信号CMD<3>被输入，具有逻辑低(L)电平的第四命令信号CMD<4>被输入，以及具有逻辑高(H)电平的第五命令信号CMD<5>被输入。
用于在读取操作中防止阻抗校准(ZQ校准)的执行的命令信号的组合可以设置成如下情况：芯片选择信号CS<1>的电平从逻辑低电平(L)变为逻辑高(H)电平，具有逻辑高(H)电平的第一命令信号CMD<1>被输入，具有逻辑高(H)电平的第二命令信号CMD<2>被输入，具有逻辑低(L)电平的第三命令信号CMD<3>被输入，具有逻辑低(L)电平的第四命令信号CMD<4>被输入，以及具有逻辑低(L)电平的第五命令信号CMD<5>被输入。
用于在模式寄存器读取操作中防止阻抗校准(ZQ校准)的执行的命令信号的组合可以设置成如下情况：芯片选择信号CS<1>的电平从逻辑低电平(L)变为逻辑高(H)电平，具有逻辑高(H)电平的第一命令信号CMD<1>被输入，具有逻辑低(L)电平的第二命令信号CMD<2>被输入，具有逻辑低(L)电平的第三命令信号CMD<3>被输入，具有逻辑低(L)电平的第四命令信号CMD<4>被输入，以及具有逻辑低(L)电平的第五命令信号CMD<5>被输入。
参见图5，根据本公开的一个实施例的时延调整电路30可以包括内部命令发生电路31、标志信号发生电路32、第一时延调整电路33、第二时延调整电路34以及延迟锁定环(DLL)电路35。
内部命令发生电路31可以被实现为包括异或(NOR)门NR31和反相器IV31，以及如果写入命令信号WT、读取命令信号RD以及阻抗校准命令信号ODT中的至少一个被输入，则内部命令发生电路31可以产生被使能的内部命令信号ICMD。如果写入命令信号WT、读取命令信号RD以及阻抗校准命令信号ODT中的至少一个具有逻辑高电平，则内部命令发生电路31可以产生被使能为具有逻辑高电平的内部命令信号ICMD。内部命令发生电路31可以执行写入命令信号WT、读取命令信号RD以及阻抗校准命令信号ODT的逻辑或(OR)操作以产生内部命令信号ICMD。
标志信号发生电路32可以响应于内部命令信号ICMD、同步于时钟信号CLK来从阻抗校准命令信号ODT产生标志信号FLAG。标志信号发生电路32可以同步于时钟信号CLK而在内部命令信号ICMD产生的时间点处锁存阻抗校准命令信号ODT，以及可以输出锁存的阻抗校准命令信号ODT作为标志信号FLAG。
第一时延调整电路33可以响应于标志信号FLAG和写入使能信号WEN而将内部命令信号ICMD移位第二时段，以产生第一时延信号WT_AL、第二时延信号RD_AL以及第三时延信号ODT_AL。第二时段可以被设置成与在行地址信号(RAS)至列地址信号(CAS)延迟时间(tRCD)期间时钟信号CLK被输入的循环次数相对应的附加时延(AL)。第二时段可以根据实施例而设置成不同。写入使能信号WEN可以在写入操作期间设置成被使能为具有逻辑高电平的信号。
第二时延调整电路34可以将第一时延信号WT_AL或第二时延信号RD_AL移位第三时段以产生列选择信号WRYI。第三时段可以设置成列地址选通时延(CL)以对应于输入时钟信号CLK的循环次数，以保证在列地址信号输入之后的数据对齐时间。第三时段可以根据实施例而设置成不同。第一时段可以设置成对应于第二时段与第三时段的和。
DLL电路35可以将时钟信号CLK的相位与第三时延信号ODT_AL的相位匹配，以输出阻抗校准使能信号ODTEN。DLL电路35可以利用一般的延迟锁定环(DLL)电路来实现。
参见图6，根据本公开的一个实施例的标志信号发生电路32可以包括控制信号发生电路321和标志信号输出电路322。
控制信号发生电路321可以同步于时钟信号CLK而在内部命令信号ICMD输入的时间点处产生被使能的输入控制信号PI，以及如果从内部命令信号ICMD被输入的时间点开始时钟信号CLK的时钟脉冲被输入预定次数，则控制信号发生电路321还可以产生被使能的输出控制信号PO。这里，从内部命令信号ICMD被输入的时间点开始时钟信号CLK的时钟脉冲被输入的预定次数可以比附加时延(AL)少时钟信号CLK的单个循环次数。
标志信号输出电路322可以响应于输入控制信号PI来锁存阻抗校准命令信号ODT，以及可以响应于输出控制信号PO来输出锁存的阻抗校准命令信号ODT作为标志信号FLAG。
参见图7，根据本公开的一个实施例的第一时延调整电路33可以包括移位寄存器331、第一逻辑电路332以及第二逻辑电路333。
移位寄存器331可以将内部命令信号ICMD移位第二时段以产生内部时延信号I_AL。也就是说，移位寄存器331可以将内部命令信号ICMD移位附加时延(AL)以产生内部时延信号I_AL。
第一逻辑电路332可以被实现为包括反相器IV32以及NOR门NR32和NR33，且可以被配置成产生第一控制信号CON<1>和第二控制信号CON<2>，第一控制信号CON<1>和第二控制信号CON<2>中的一个响应于标志信号FLAG和写入使能信号WEN而被选择性使能。如果标志信号FLAG被禁止为具有逻辑低电平且写入使能信号WEN被使能为具有逻辑高电平，则第一逻辑电路332可以产生被使能为具有逻辑高电平的第一控制信号CON<1>。如果标志信号FLAG被禁止为具有逻辑低电平且写入使能信号WEN被禁止为具有逻辑低电平，则第一逻辑电路332可以产生被使能为具有逻辑高电平的第二控制信号CON<2>。
第二逻辑电路333可以被实现为包括与非门(NAND门)ND31、ND32和ND33以及反相器IV33、IV34和IV35。第二逻辑电路333可以被配置成响应于第一控制信号CON<1>、第二控制信号CON<2>以及标志信号FLAG而输出内部时延信号I_AL作为第一时延信号WT_AL、第二时延信号RD_AL或第三时延信号ODT_AL。如果第一控制信号CON<1>被使能为具有逻辑高电平，则第二逻辑电路333可以输出内部时延信号I_AL作为第一时延信号WT_AL。如果第二控制信号CON<2>被使能为具有逻辑高电平，则第二逻辑电路333可以输出内部时延信号I_AL作为第二时延信号RD_AL。如果标志信号FLAG被使能为具有逻辑高电平，则第二逻辑电路333可以输出内部时延信号I_AL作为第三时延信号ODT_AL。
参见图8，根据本公开的一个实施例的阻抗校准电路40可以包括参考电压发生电路41、上拉码发生电路42以及下拉码发生电路43。
参考电压发生电路41可以利用串联连接在电源电压VDD端子与接地电压VSS端子之间的电阻器来将电源电压VDD分压以产生具有恒定电平的参考电压VREF。参考电压发生电路41中所包括的电阻的数量可以根据实施例而被设置成不同。参考电压发生电路41可以利用用于产生具有恒定电平的参考电压VREF的一般电压发生电路来实现。
如果阻抗校准使能信号ODTEN被使能，则上拉码发生电路42可以将连接至外部电阻器RZQ的节点nd41的电压与参考电压VREF进行比较以产生上拉码PU<1:K>。如果阻抗校准使能信号ODTEN被禁止，则上拉码发生电路42可以输出上拉码PU<1:K>到数据I/O电路60。
例如，上拉码发生电路42可以包括第一比较器421、第一计数器422(PCNT)以及第一上拉驱动电路423。
第一比较器421可以将节点nd41的电压与参考电压VREF进行比较，以产生第一比较信号CP<1>。如果节点nd41的电压低于参考电压VREF，则第一比较信号CP<1>可以被设置成使能。如果节点nd41的电压高于参考电压VREF，则第一比较器421可以产生具有逻辑高电平的第一比较信号CP<1>，以及如果节点nd41的电压低于参考电压VREF，则第一比较器421可以产生具有逻辑低电平的第一比较信号CP<1>。根据节点nd41的电压与参考电压VREF的比较结果而产生的第一比较信号CP<1>的逻辑电平可以根据实施例而被设置成不同。
第一计数器422可以响应于具有逻辑低电平的第一比较信号CP<1>而输出经计数的上拉码PU<1:K>。第一计数器422可以响应于第一比较信号CP<1>而输出经向上计数或向下计数的上拉码PU<1:K>。
第一上拉驱动电路423可以响应于上拉码PU<1:K>而将节点nd41的电压上拉至电源电压VDD的电平。
如果阻抗校准使能信号ODTEN被使能，则下拉码发生电路43可以利用由上拉码PU<1:K>调整的驱动能力来驱动节点nd42且可以将节点nd42的电压与参考电压VREF进行比较以产生下拉码PD<1:K>。如果阻抗校准使能信号ODTEN被禁止，则下拉码发生电路43可以输出下拉码PD<1:K>到数据I/O电路60。
例如，下拉码发生电路43可以包括第二上拉驱动电路431、第二比较器432、第二计数器433(NCNT)以及下拉驱动电路434。
第二上拉驱动电路431可以响应于上拉码PU<1:K>而将节点nd42的电压上拉至电源电压VDD的电平。
第二比较器432可以将节点nd42的电压与参考电压VREF进行比较以产生第二比较信号CP<2>。如果节点nd42的电压高于参考电压VREF，则第二比较信号CP<2>可以被设置成使能。如果节点nd42的电压高于参考电压VREF，则第二比较器432可以产生具有逻辑高电平的第二比较信号CP<2>，以及如果节点nd42的电压低于参考电压VREF，则第二比较器432可以产生具有逻辑低电平的第二比较信号CP<2>。根据节点nd42的电压与参考电压VREF的比较结果而产生的第二比较信号CP<2>的逻辑电平可以根据实施例而被设置成不同。
第二计数器433可以响应于具有逻辑高电平的第二比较信号CP<2>而输出经计数的下拉码PD<1:K>。第二计数器433可以根据第二比较信号CP<2>的逻辑电平来输出向上计数或向下计数的下拉码PD<1:K>。
下拉驱动电路434可以响应于下拉码PD<1:K>来将节点nd42的电压下拉到接地电压VSS的电平。
将参考图9结合第二半导体器件2在写入操作期间执行阻抗校准操作的示例来描述根据本公开的一个实施例的半导体***的操作。
在时间点T1处，第一半导体器件1可以输出芯片选择信号CS<1:2>、命令信号CMD<1:N>、地址信号ADD<1:M>以及时钟信号CLK。例如，芯片选择信号CS<1>可以具有逻辑低电平L，芯片选择信号CS<2>可以具有逻辑低电平L，第一命令信号CMD<1>可以具有逻辑高电平H，第二命令信号CMD<2>可以具有逻辑高电平H，第三命令信号CMD<3>可以具有逻辑低电平L，第四命令信号CMD<4>可以具有逻辑低电平L，第五命令信号CMD<5>可以具有逻辑高电平H。
在时间点T2处，第一半导体器件1可以输出芯片选择信号CS<1:2>、命令信号CMD<1:N>、地址信号ADD<1:M>以及时钟信号CLK。例如，芯片选择信号CS<1>可以具有逻辑低电平L，芯片选择信号CS<2>可以具有逻辑高电平H，第一命令信号CMD<1>可以具有逻辑高电平H，第二命令信号CMD<2>可以具有逻辑高电平H，第三命令信号CMD<3>可以具有逻辑低电平L，第四命令信号CMD<4>可以具有逻辑低电平L，第五命令信号CMD<5>可以具有逻辑高电平H(也可参见图3)。
由于芯片选择信号CS<1>的电平在时间点T2处于逻辑低电平不改变，因此第二半导体器件2的命令解码器20可以将经由第一焊盘P1输入的命令信号CMD<1:N>解码，以产生具有逻辑高电平的阻抗校准命令信号ODT。
由于芯片选择信号CS<2>的电平从逻辑低电平改变为逻辑高电平，第三半导体器件3的命令解码器(未示出)可以将命令信号CMD<1:N>解码，以产生具有逻辑高电平的写入命令信号WT。
在时间点T3处，第二半导体器件2的时延调整电路30可以将阻抗校准命令信号ODT移位第二时段，由此产生阻抗校准使能信号ODTEN，在该第二时段，从时间点T2开始时钟信号CLK的时钟脉冲经由第三焊盘P3被输入第二次数。第二时段可以被设置成与在RAS至CAS延迟时间(tRCD)期间时钟信号CLK被输入的循环次数相对应的附加时延(AL)。
第二半导体器件2的阻抗校准电路40可以响应于阻抗校准使能信号ODTEN而输出由外部电阻器RZQ的电阻值调整的上拉码PU<1:K>和下拉码PD<1:K>。
在时间点T4处，第三半导体器件3的时延调整电路(未示出)可以将写入命令信号WT移位第一时段以产生列选择信号WRYI，在第一时段，经由第三焊盘P3时钟信号CLK的时钟脉冲被输入第二次数。时延调整电路(未示出)可以产生被使能为具有逻辑低电平的阻抗校准使能信号ODTEN。这里，从时间点T3直至时间点T4的时段被设置成第三时段。第三时段可以对应于列地址选通时延(CL)。
第三半导体器件3的阻抗校准电路40(未示出)可以响应于被禁止为具有逻辑低电平的阻抗校准使能信号ODTEN，来接收上拉码PU<1:K>和下拉码PD<1:K>以输出上拉码PU<1:K>和下拉码PD<1:K>到第三半导体器件3的数据输出电路(未示出)。
第三半导体器件3的存储阵列(未示出)可以响应于列选择信号WRYI来输出储存在由地址信号ADD<1:M>选中的存储单元中的内部数据(未示出)。
第三半导体器件3的数据I/O电路(未示出)响应于数据DQ<2>而利用由上拉码PU<1:K>和下拉码PD<1:K>调整的驱动能力来驱动内部数据。
第三半导体器件3的存储单元阵列(未示出)可以响应于列选择信号WRYI来将内部数据(未示出)储存在由地址信号ADD<1:M>选中的存储单元中。
如上所述，根据具有前述配置的半导体***，第一半导体器件可以响应于命令信号来执行阻抗校准操作以及可以输出由阻抗校准操作产生的上拉码和下拉码，第二半导体器件在写入操作或读取操作期间可以响应于从第一半导体器件输出的上拉码和下拉码来调整数据的驱动能力。相应地，可以减少半导体器件的用于执行阻抗校准操作的外部引脚的数量。
参照图1至图9描述的半导体器件或半导体***可以应用于包括存储***、图形***、计算***或移动***等的电子***。例如，如图10所示，根据一个实施例的电子***1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003以及输入/输出(I/O)接口1004。
数据储存电路1001可以根据从存储器控制器1002产生的控制信号来储存从存储器控制器1002输出的数据，或者读取和输出储存的数据到存储器控制器1002。数据储存电路1001可以包括图1中所示的第二半导体器件2和第三半导体器件3。数据储存电路1001可以产生内部数据以及可以执行将内部数据储存在存储单元阵列中的初始化操作，该内部数据具有无论从外部器件输入的数据如何都被内部设定的逻辑电平。数据储存电路1001可以包括用于防止数据失真的ODT电路(未示出)。ODT电路可以被设计成在数据储存电路1001的初始化操作期间不操作。此外，数据储存电路1001可以包括即使电源中断时仍能保留储存的数据的非易失性存储器。非易失性存储器可以是诸如NOR型闪存或NAND型闪存的闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)或磁随机存取存储器(MRAM)等的存储器。
存储器控制器1002可以经由I/O接口1004接收从外部器件(例如主机设备)输出的命令，以及可以将从主机设备输出的命令解码以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中的操作或者用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。存储器控制器1002可以包括图1中所示的第一半导体器件1。存储器控制器1002可以将数据和用于选通数据的选通信号施加到数据储存电路1001。从存储器控制器1002输出的选通信号在初始化操作期间可以不被切换，而在初始化操作终止之后可以被切换。尽管图10用单个方框示出存储器控制器1002，但是存储器控制器1002可以包括用于控制包括非易失性存储器的数据储存电路1001的一个控制器和用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存输入到数据储存电路1001的数据或从数据储存电路1001输出的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取和输出储存的数据到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理和电连接到外部设备(即，主机)。因此，存储器控制器1002可以经由I/O接口1004接收从外部设备(即，主机)提供来的控制信号和数据，以及可以经由I/O接口1004将从存储器控制器1002产生的数据输出到外部设备(即，主机)。即，电子***1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括诸如通用串行总线(USB)、多媒体卡(MMC)、***部件互联-扩展(PCI-E)、串行附件SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机***接口(SCSI)、增强小型设备接口(ESDI)以及集成驱动电子设备(IDE)的各种接口协议中的任何一种协议。
电子***1000可以用作主机的辅助储存设备或外部储存设备。电子***1000可以包括固态硬盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)或紧凑型闪存(CF)卡等。
参照图1至图9描述的半导体器件或半导体***可以应用于包括存储***、图形***、计算***或移动***等的电子***。例如，如图11所示，根据一个实施例的电子***3000可以包括第一半导体器件3100和第二半导体器件3200。
第一半导体器件3100可以将用于控制第二半导体器件3200中所包括的ODT电路3220的外部控制信号ECTR施加到第二半导体器件3200。第一半导体器件3100在第二半导体器件3200的初始化操作期间可以不将外部控制信号ECTR施加到第二半导体器件3200。第一半导体器件3100可以将传输数据TD施加到第二半导体器件3200。
第二半导体器件3200可以包括开关(SW)3210、ODT电路3220、输入缓冲器3230以及输出缓冲器3240。开关(SW)3210可以接收外部控制信号ECTR以及可以输出外部控制信号ECTR作为控制信号CTR。ODT电路3220可以响应于控制信号CTR而导通。ODT电路3220可以在第二半导体器件3200的初始化操作期间被关断。输入缓冲器3230可以在写入操作期间接收传输数据TD以产生输入数据DIN。在写入操作期间输入数据DIN可以储存在第二半导体器件3200中包括的存储单元(未示出)中。在读取操作期间，输出缓冲器3240可以接收输出数据DOUT且可以将输出数据DOUT输出作为传输数据TD。在读取操作期间，输出数据DOUT可以从第二半导体器件3200中包括的存储单元(未示出)输出。

Claims (22)

1.一种半导体***包括：
第一半导体器件，被配置成输出芯片选择信号、命令信号、地址信号以及时钟信号，并且被配置成接收或输出数据；
第二半导体器件，被配置成如果命令信号的组合为预定组合，则基于芯片选择信号来执行阻抗校准操作且输出由阻抗校准操作产生的上拉码和下拉码；以及
第三半导体器件，被配置成在写入操作或读取操作期间，基于芯片选择信号和命令信号，根据命令信号来输出由地址信号选中的存储单元的内部数据作为数据或者将数据储存在由地址信号选中的存储单元中作为内部数据，
其中，内部数据和数据的驱动能力由上拉码和下拉码调整。
2.根据权利要求1所述的***，
其中，第三半导体器件被配置成执行阻抗校准操作且输出由阻抗校准操作产生的上拉码和下拉码，
其中，第二半导体器件被配置成在读取操作期间输出由地址信号选中的内部数据作为数据，或者被配置成在写入操作期间储存由地址信号选中的数据作为内部数据；
其中，如果第二半导体器件执行阻抗校准操作，则第三半导体器件执行写入操作或读取操作，以及
其中，如果第二半导体器件执行写入操作或读取操作，则第三半导体器件执行阻抗校准操作。
3.根据权利要求1所述的***，其中，第二半导体器件包括：
命令解码器，被配置成基于芯片选择信号来将命令信号解码，以产生写入命令信号、读取命令信号以及阻抗校准命令信号；
时延调整电路，被配置成将写入命令信号和读取命令信号移位第一时段以产生列选择信号，并且被配置成将阻抗校准命令信号移位第二时段以产生阻抗校准使能信号，在第一时段，时钟信号的时钟脉冲被输入第一次数，在第二时段，时钟信号的时钟脉冲被输入第二次数；以及
阻抗校准电路，被配置成如果阻抗校准使能信号被使能，则输出由外部电阻器的电阻值调整的上拉码和下拉码。
4.根据权利要求3所述的***，其中，时延调整电路包括：
内部命令发生电路，被配置成如果写入命令信号、读取命令信号和阻抗校准命令信号中的至少一个被输入，则产生被使能的内部命令信号；
标志信号发生电路，被配置成基于内部命令信号而同步于时钟信号来锁存阻抗校准命令信号，以及输出锁存的阻抗校准命令信号作为标志信号；
第一时延调整电路，被配置成基于标志信号和写入使能信号来将内部命令信号移位第二时段以产生第一时延信号、第二时延信号以及第三时延信号；
第二时延调整电路，被配置成将第一时延信号和第二时延信号移位第三时段以产生列选择信号，在第三时段，时钟信号的时钟脉冲被输入第三次数；以及
延迟锁定环DLL电路，被配置成将时钟信号的相位与第三时延信号的相位匹配，以输出阻抗校准使能信号。
5.根据权利要求4所述的***，
其中，第一时段被设置成第二时段与第三时段的和，
其中，第二时段被设置成附加时延，以及
其中，第三时段被设置成列地址信号CAS时延。
6.根据权利要求4所述的***，其中，标志信号发生电路包括：
控制信号发生电路，被配置成同步于时钟信号来在内部命令信号被输入的时间点处产生被使能的输入控制信号，以及如果从内部命令信号被输入的时间点开始时钟信号的时钟脉冲被输入预定次数，则产生被使能的输出控制信号；以及
标志信号输出电路，被配置成基于输入控制信号来锁存阻抗校准命令信号，且被配置成基于输出控制信号来输出锁存的阻抗校准命令信号作为标志信号。
7.根据权利要求6所述的***，其中，预定次数比在第二时段期间输入的时钟信号的时钟脉冲的数量少至少一个。
8.根据权利要求4所述的***，其中，第一时延调整电路包括：
移位寄存器，被配置成将内部命令信号移位第二时段以产生内部时延信号；
第一逻辑电路，被配置成产生第一控制信号和第二控制信号，第一控制信号和第二控制信号中的一个基于标志信号和写入使能信号而被选择性地使能；以及
第二逻辑电路，被配置成如果第一控制信号被使能，则输出内部时延信号作为第一时延信号，被配置成如果第二控制信号被使能，则输出内部时延信号作为第二时延信号，且被配置成如果标志信号被使能，则输出内部时延信号作为第三时延信号。
9.根据权利要求3所述的***，其中，阻抗校准电路包括：
参考电压发生电路，被配置成将电源电压分压以产生参考电压；
上拉码发生电路，被配置成如果阻抗校准使能信号被使能，则将连接至外部电阻器的第一节点的电压与参考电压进行比较以产生上拉码；以及
下拉码发生电路，被配置成如果阻抗校准使能信号被使能，则利用由上拉码调整的驱动能力来驱动第二节点，并且将第二节点的电压与参考电压进行比较以产生下拉码。
10.根据权利要求9所述的***，
其中，如果阻抗校准使能信号被禁止，则上拉码发生电路接收上拉码以驱动第一节点，以及
其中，如果阻抗校准使能信号被禁止，则下拉码发生电路接收下拉码以驱动第二节点。
11.根据权利要求3所述的***，其中，第二半导体器件还包括：
存储单元阵列，被配置成基于列选择信号来将内部数据储存在由地址信号选中的存储单元中或者输出储存的内部数据；以及
数据输入和输出(I/O)电路，被配置成基于内部数据而利用由上拉码和下拉码调整的驱动能力来驱动数据，或者被配置成基于数据而利用调整的驱动能力来驱动内部数据。
12.根据权利要求11所述的***，其中，第二半导体器件还包括：
焊盘部，所述焊盘部包括：
第一焊盘，被配置成接收命令信号以及将命令信号提供给命令解码器；
第二焊盘，被配置成接收地址信号以及将地址信号提供给存储单元阵列；
第三焊盘，被配置成接收时钟信号以及将时钟信号提供给时延调整电路；
第四焊盘，被配置成接收上拉码以及将上拉码提供给阻抗校准电路；
第五焊盘，被配置成接收下拉码以及将下拉码提供给阻抗校准电路；以及
第六焊盘，被配置成接收数据以及将数据提供给数据输入和输出电路。
13.根据权利要求1所述的***，其中，第三半导体器件包括：
命令解码器，被配置成基于芯片选择信号来将命令信号解码，以产生写入命令信号、读取命令信号以及阻抗校准命令信号；
时延调整电路，被配置成将写入命令信号和读取命令信号移位第一时段以产生列选择信号，并且被配置成将阻抗校准命令信号移位第二时段以产生阻抗校准使能信号，在第一时段，时钟信号的时钟脉冲被输入第一次数，在第二时段，时钟信号的时钟脉冲被输入第二次数；
阻抗校准电路，被配置成如果阻抗校准使能信号被禁止，则接收上拉码和下拉码以将上拉码和下拉码输出到数据I/O电路；
存储单元阵列，被配置成基于列选择信号来将内部数据储存在由地址信号选中的存储单元中或者输出储存的内部数据；以及
数据I/O电路，被配置成基于内部数据而利用由上拉码和下拉码调整的驱动能力来驱动数据，或者被配置成基于数据而利用调整的驱动能力来驱动内部数据。
14.一种半导体器件，所述半导体器件被配置成如果命令信号的组合为预定组合，则执行阻抗校准操作，被配置成输出由阻抗校准操作产生的上拉码和下拉码，且被配置成在写入操作或读取操作期间，根据命令信号的组合，基于存储单元的内部数据来驱动和输出数据或者基于数据来驱动内部数据，
其中，内部数据和数据的驱动能力由从半导体器件外部接收的上拉码和下拉码调整。
15.根据权利要求14所述的器件，其中，半导体器件包括：
命令解码器，被配置成基于芯片选择信号来将命令信号解码，以产生写入命令信号、读取命令信号以及阻抗校准命令信号；
时延调整电路，被配置成将写入命令信号和读取命令信号移位第一时段以产生列选择信号，并且被配置成将阻抗校准命令信号移位第二时段以产生阻抗校准使能信号，在第一时段，时钟信号的时钟脉冲被输入第一次数，在第二时段，时钟信号的时钟脉冲被输入第二次数；以及
阻抗校准电路，被配置成基于阻抗校准使能信号，来将由外部电阻器的电阻值调整的上拉码和下拉码输出到外部设备或者将上拉码和下拉码输出到数据输入/输出(I/O)电路；
存储单元阵列，被配置成基于列选择信号，来将内部数据储存在由地址信号选中的存储单元中或者输出储存的内部数据；以及
数据输入和输出(I/O)电路，被配置成基于内部数据而利用由上拉码和下拉码调整的驱动能力来驱动数据，或者被配置成基于数据而利用调整的驱动能力来驱动内部数据。
16.根据权利要求15所述的器件，其中，半导体器件还包括：
焊盘部，所述焊盘部包括：
第一焊盘，被配置成接收命令信号以及将命令信号提供给命令解码器；
第二焊盘，被配置成接收地址信号以及将地址信号提供给存储单元阵列；
第三焊盘，被配置成接收时钟信号以及将时钟信号提供给时延调整电路；
第四焊盘，被配置成接收上拉码以及将上拉码提供给阻抗校准电路；
第五焊盘，被配置成接收下拉码以及将下拉码提供给阻抗校准电路；以及
第六焊盘，被配置成接收数据以及将数据提供给数据输入和输出电路。
17.根据权利要求15所述的器件，其中，时延调整电路包括：
内部命令发生电路，被配置成如果写入命令信号、读取命令信号和阻抗校准命令信号中的至少一个被输入，则产生被使能的内部命令信号；
标志信号发生电路，被配置成基于内部命令信号而同步于时钟信号来锁存阻抗校准命令信号，以及输出锁存的阻抗校准命令信号作为标志信号；
第一时延调整电路，被配置成基于标志信号和写入使能信号来将内部命令信号移位第二时段，以产生第一时延信号、第二时延信号以及第三时延信号；
第二时延调整电路，被配置成将第一时延信号和第二时延信号移位第三时段以产生列选择信号，在第三时段，时钟信号的时钟脉冲被输入第三次数；以及
延迟锁定环DLL电路，被配置成将时钟信号的相位与第三时延信号的相位匹配以输出阻抗校准使能信号。
18.根据权利要求17所述的器件，其中，
其中，第一时段被设置成第二时段与第三时段的和，
其中，第二时段被设置成附加时延，以及
其中，第三时段被设置成列地址信号CAS时延。
19.根据权利要求17所述的器件，其中，标志信号发生电路包括：
控制信号发生电路，被配置成同步于时钟信号而在内部命令信号被输入的时间点处产生被使能的输入控制信号，并且被配置成如果从内部命令信号被输入的时间点开始时钟信号的时钟脉冲被输入预定次数，则产生被使能的输出控制信号；以及
标志信号输出电路，被配置成基于输入控制信号来锁存阻抗校准命令信号，并且被配置成基于输出控制信号来输出锁存的阻抗校准命令信号作为标志信号。
20.根据权利要求19所述的器件，其中，预定次数比在第二时段期间输入的时钟信号的时钟脉冲的数量少至少一个。
21.根据权利要求17所述的器件，其中，第一时延调整电路包括：
移位寄存器，被配置成将内部命令信号移位第二时段以产生内部时延信号；
第一逻辑电路，被配置成产生第一控制信号和第二控制信号，第一控制信号和第二控制信号中的一个基于标志信号和写入使能信号而被选择性地使能；以及
第二逻辑电路，被配置成如果第一控制信号被使能，则输出内部时延信号作为第一时延信号，被配置成如果第二控制信号被使能，则输出内部时延信号作为第二时延信号，且被配置成如果标志信号被使能，则输出内部时延信号作为第三时延信号。
22.根据权利要求15所述的器件，其中，阻抗校准电路包括：
参考电压发生电路，被配置成将电源电压分压以产生参考电压；
上拉码发生电路，被配置成如果阻抗校准使能信号被使能，则将连接至外部电阻器的第一节点的电压与参考电压进行比较以产生上拉码，并且被配置成如果阻抗校准使能信号被禁止，则接收上拉码以驱动第一节点；以及
下拉码发生电路，被配置成如果阻抗校准使能信号被使能，则利用由上拉码调整的驱动能力来驱动第二节点，并且将第二节点的电压与参考电压进行比较以产生下拉码，以及被配置成如果阻抗校准使能信号被禁止，则接收下拉码以驱动第二节点。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109801652A (zh) * 2017-11-17 2019-05-24 三星电子株式会社 存储设备及其操作方法
CN110534140A (zh) * 2018-05-25 2019-12-03 三星电子株式会社 存储器装置、存储器***和存储器装置的操作方法
CN111199758A (zh) * 2018-11-19 2020-05-26 爱思开海力士有限公司 半导体器件
CN111312308A (zh) * 2018-12-11 2020-06-19 爱思开海力士有限公司 半导体器件和包括其的半导体***
CN111341367A (zh) * 2018-12-18 2020-06-26 深圳市江波龙电子股份有限公司 一种存储设备的控制方法及存储设备、电子设备
CN111435605A (zh) * 2019-01-15 2020-07-21 爱思开海力士有限公司 半导体器件及包括半导体器件的半导体***
CN111667861A (zh) * 2019-03-05 2020-09-15 爱思开海力士有限公司 半导体器件和半导体***
CN113436666A (zh) * 2020-03-23 2021-09-24 铠侠股份有限公司 半导体存储装置
CN114077390A (zh) * 2020-08-18 2022-02-22 爱思开海力士有限公司 储存装置及其操作方法
CN115440269A (zh) * 2021-06-01 2022-12-06 长鑫存储技术有限公司 数据传输电路、数据处理电路和存储器

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102310508B1 (ko) * 2017-09-12 2021-10-08 에스케이하이닉스 주식회사 임피던스 조절 회로 및 이를 포함하는 집적 회로
US10403335B1 (en) * 2018-06-04 2019-09-03 Micron Technology, Inc. Systems and methods for a centralized command address input buffer
US11658668B2 (en) * 2018-06-14 2023-05-23 SK Hynix Inc. Semiconductor device
KR20210010691A (ko) * 2019-07-17 2021-01-28 삼성전자주식회사 메모리 장치 및 메모리 패키지
KR20210082766A (ko) * 2019-12-26 2021-07-06 에스케이하이닉스 주식회사 데이터 구동 회로

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1578143A (zh) * 2003-07-15 2005-02-09 株式会社瑞萨科技 半导体集成电路器件
CN1707693A (zh) * 2004-05-10 2005-12-14 海力士半导体有限公司 能够调节数据输出驱动器的阻抗的半导体存储器件
CN1941166A (zh) * 2005-09-29 2007-04-04 海力士半导体有限公司 半导体存储装置
CN101136238A (zh) * 2006-08-29 2008-03-05 尔必达存储器株式会社 半导体器件的输出电路
CN102880582A (zh) * 2003-10-16 2013-01-16 英特尔公司 自适应输入/输出缓冲器及其使用方法
US8483986B2 (en) * 2009-11-05 2013-07-09 Elpida Memory, Inc. Semiconductor device, system with semiconductor device, and calibration method

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7133324B2 (en) * 2003-12-24 2006-11-07 Samsung Electronics Co., Ltd. Synchronous dynamic random access memory devices having dual data rate 1 (DDR1) and DDR2 modes of operation and methods of operating same
KR100974225B1 (ko) * 2008-12-23 2010-08-06 주식회사 하이닉스반도체 임피던스 조정 주기 설정회로 및 반도체 집적회로
JP2010192031A (ja) 2009-02-17 2010-09-02 Elpida Memory Inc 半導体記憶装置及びこれを備えるメモリモジュール、並びに、データ処理システム
JP2011081893A (ja) * 2009-09-11 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備えるデータ処理システム
US8549217B2 (en) 2009-11-17 2013-10-01 International Business Machines Corporation Spacing periodic commands to a volatile memory for increased performance and decreased collision
KR101069733B1 (ko) 2010-07-02 2011-10-04 주식회사 하이닉스반도체 임피던스 조정 회로
JP2012049838A (ja) * 2010-08-27 2012-03-08 Elpida Memory Inc 半導体装置およびその特性調整方法
JP5618772B2 (ja) * 2010-11-11 2014-11-05 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP5624441B2 (ja) * 2010-11-30 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR101853874B1 (ko) 2011-09-21 2018-05-03 삼성전자주식회사 메모리 장치의 동작 방법 및 상기 방법을 수행하기 위한 장치들
JP2013085078A (ja) * 2011-10-07 2013-05-09 Elpida Memory Inc 半導体装置及びこれを備える半導体モジュール
JP2014102867A (ja) * 2012-11-20 2014-06-05 Toshiba Corp 半導体記憶装置及びその制御方法
JP2015050691A (ja) * 2013-09-03 2015-03-16 マイクロン テクノロジー， インク． 半導体装置
JP2015216513A (ja) * 2014-05-12 2015-12-03 マイクロン テクノロジー， インク． 半導体装置及びこれを備える半導体システム
KR102246878B1 (ko) * 2014-05-29 2021-04-30 삼성전자 주식회사 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템
JP2016005075A (ja) * 2014-06-16 2016-01-12 マイクロン テクノロジー， インク． 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1578143A (zh) * 2003-07-15 2005-02-09 株式会社瑞萨科技 半导体集成电路器件
CN102880582A (zh) * 2003-10-16 2013-01-16 英特尔公司 自适应输入/输出缓冲器及其使用方法
CN1707693A (zh) * 2004-05-10 2005-12-14 海力士半导体有限公司 能够调节数据输出驱动器的阻抗的半导体存储器件
CN1941166A (zh) * 2005-09-29 2007-04-04 海力士半导体有限公司 半导体存储装置
CN101136238A (zh) * 2006-08-29 2008-03-05 尔必达存储器株式会社 半导体器件的输出电路
US8483986B2 (en) * 2009-11-05 2013-07-09 Elpida Memory, Inc. Semiconductor device, system with semiconductor device, and calibration method

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109801652A (zh) * 2017-11-17 2019-05-24 三星电子株式会社 存储设备及其操作方法
CN110534140B (zh) * 2018-05-25 2023-08-29 三星电子株式会社 存储器装置、存储器***和存储器装置的操作方法
CN110534140A (zh) * 2018-05-25 2019-12-03 三星电子株式会社 存储器装置、存储器***和存储器装置的操作方法
CN111199758A (zh) * 2018-11-19 2020-05-26 爱思开海力士有限公司 半导体器件
CN111199758B (zh) * 2018-11-19 2023-09-19 爱思开海力士有限公司 半导体器件
CN111312308A (zh) * 2018-12-11 2020-06-19 爱思开海力士有限公司 半导体器件和包括其的半导体***
CN111312308B (zh) * 2018-12-11 2023-09-22 爱思开海力士有限公司 半导体器件和包括其的半导体***
CN111341367A (zh) * 2018-12-18 2020-06-26 深圳市江波龙电子股份有限公司 一种存储设备的控制方法及存储设备、电子设备
CN111435605B (zh) * 2019-01-15 2023-08-25 爱思开海力士有限公司 半导体器件及包括半导体器件的半导体***
CN111435605A (zh) * 2019-01-15 2020-07-21 爱思开海力士有限公司 半导体器件及包括半导体器件的半导体***
CN111667861B (zh) * 2019-03-05 2023-03-21 爱思开海力士有限公司 半导体器件和半导体***
CN111667861A (zh) * 2019-03-05 2020-09-15 爱思开海力士有限公司 半导体器件和半导体***
CN113436666A (zh) * 2020-03-23 2021-09-24 铠侠股份有限公司 半导体存储装置
CN113436666B (zh) * 2020-03-23 2024-01-02 铠侠股份有限公司 半导体存储装置
US11862288B2 (en) 2020-03-23 2024-01-02 Kioxia Corporation Semiconductor storage device
CN114077390A (zh) * 2020-08-18 2022-02-22 爱思开海力士有限公司 储存装置及其操作方法
CN115440269A (zh) * 2021-06-01 2022-12-06 长鑫存储技术有限公司 数据传输电路、数据处理电路和存储器
CN115440269B (zh) * 2021-06-01 2024-05-14 长鑫存储技术有限公司 数据传输电路、数据处理电路和存储器

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