CN115347038A - 半导体器件结构及其制备方法 - Google Patents
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Abstract
本发明涉及一种半导体器件结构及其制备方法，半导体器件结构包括：衬底，衬底内具有栅极沟槽；衬垫层，至少位于栅极沟槽的侧壁及底部；屏蔽栅极，位于衬垫层朝向栅极沟槽内的侧壁上，屏蔽栅极朝向栅极沟槽内的侧壁之间具有间隙且其上表面低于栅极沟槽的顶部；绝缘介质层，位于间隙内，填满间隙并覆盖屏蔽栅极的上表面；多晶硅栅极，位于栅极沟槽内，且位于绝缘介质层的上表面；源区，位于栅极沟槽相对的两侧且与屏蔽栅极电连接；源极，位于衬底的上表面，与源区相接触；漏极，位于衬底的下表面。采用上述半导体器件结构及其制备方法能够减小源极与漏极的电容和开关损耗。
Description
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体器件结构及其制备方法。
背景技术
随着半导体技术的发展，功率半导体器件受到越来越多的重视，其中，一种新型的功率半导体器件-屏蔽栅沟槽(Shielded Gate Trench，SGT)金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)作为开关器件的核心功率控制部件，应用于新能源电动车、新型光伏发电、节能家电等领域的电机驱动***、逆变器***及电源管理***，在中低压功率半导体市场所占的份额正在逐渐增加，其性能与可靠性直接决定了上述***的能源转换效率和***的可靠性。
然而，由于结构的特殊性，SGT MOSFET源极场板和漏极场板端距离较近，会产生较大的源漏电容，从而增加了开关损耗。
发明内容
基于此，有必要针对现有技术问题提供一种能够减小源极与漏极的电容，减小开关损耗的半导体器件结构及其制备方法。
为了实现上述目的，一方面，本发明提供了一种半导体器件结构，所述半导体结构包括：
衬底，所述衬底内具有栅极沟槽；
衬垫层，至少位于所述栅极沟槽的侧壁及底部；
屏蔽栅极，位于所述衬垫层朝向所述栅极沟槽内的侧壁上，所述屏蔽栅极朝向所述栅极沟槽内的侧壁之间具有间隙；所述屏蔽栅极的上表面低于所述栅极沟槽的顶部；
绝缘介质层，填满所述间隙并覆盖所述屏蔽栅极的上表面；
多晶硅栅极，位于所述栅极沟槽内，且位于所述绝缘介质层的上表面；
源区，位于所述衬底内，且位于所述栅极沟槽相对的两侧；所述源区与所述屏蔽栅极电连接；
源极，位于所述衬底的上表面，与所述源区相接触；
漏极，位于所述衬底的下表面。
在其中一个实施例中，第一导电类型的掺杂基底；所述漏极位于所述第一导电类型的掺杂衬底的下表面；外延层，位于所述掺杂基底的上表面，所述外延层内形成有第一导电类型的漂移区；第二导电类型的体区，位于所述第一导电类型的漂移区内；所述源区位于第二导电类型的体区上。
在其中一个实施例中，所述第一导电类型的掺杂基底包括硅基底，所述衬垫层包括氧化硅层；所述屏蔽栅极包括多晶硅屏蔽栅极；所述绝缘介质层包括氧化硅层。
在其中一个实施例中，所述第一导电类型为N型，且所述第二导电类型为P型；或所述第一导电类型为P型，且所述第二导电类型为N型。
在其中一个实施例中，所述屏蔽栅极的厚度为述栅极沟槽宽度的1/4～1/3。
本发明还提供了一种半导体器件结构的制备方法，所述制备方法包括：
提供衬底，于所述衬底内形成栅极沟槽；
于所述栅极沟槽的侧壁及底部形成衬垫层；
于所述衬垫层朝向所述栅极沟槽内的侧壁上形成屏蔽栅极，并形成绝缘介质层；所述屏蔽栅极朝向所述栅极沟槽内的侧壁之间具有间隙；所述屏蔽栅极的上表面低于所述栅极沟槽的顶部；所述绝缘介质层填满所述间隙，并覆盖所述屏蔽栅极的上表面；
于所述栅极沟槽内形成多晶硅栅极；
于所述衬底内形成源区，所述源区位于所述栅极沟槽相对的两侧，且与所述屏蔽栅极电连接；
于所述衬底的上表面形成源极，所述源极与所述源区相接触；
于所述衬底的下表面形成漏极。
在其中一个实施例中，所述提供衬底，于所述衬底内形成栅极沟槽包括：提供第一导电类型的掺杂基底；于所述第一导电类型的掺杂基底的上表面外延层；于所述第一导电类型的漂移区内形成所述栅极沟槽。
在其中一个实施例中，所述第一导电类型为N型，且所述第二导电类型为P型；或所述第一导电类型为P型，且所述第二导电类型为N型。
在其中一个实施例中，所述于所述栅极沟槽的侧壁形成屏蔽栅极，并形成绝缘介质层，包括：于所述衬垫层的表面形成屏蔽栅极材料层；去除位于所述衬垫层上表面及所述栅极沟槽底部的所述屏蔽栅极材料层，并回刻位于所述栅极沟槽内的所述屏蔽栅极材料层，保留的所述屏蔽栅极材料层的上表面低于所述栅极沟槽的顶部；形成绝缘介质材料层，所述绝缘介质材料层填满所述栅极沟槽，并覆盖所述衬垫层的表面；去除位于所述衬底上的所述绝缘介质材料层，并回刻位于所述栅极沟槽内的所述绝缘介质材料层及保留所述屏蔽栅极材料层，以得到所述绝缘介质层及所述屏蔽栅极。
在其中一个实施例中，所述屏蔽栅极的厚度为述栅极沟槽宽度的1/4～1/3。
从上述半导体器件结构及其的制备方法可知，上述半导体器件结构中，屏蔽栅极内具有间隙，屏蔽栅极具有较小的横截面积，可以显著减小半导体器件结构中的源极与漏极之间的电容，进而减小开关损耗，从而提高了半导体器件结构的效率。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种SGT MOSFET的结构示意图；
图2是本申请实施例提供的半导体器件结构的结构示意图；
图3为本申请实施例提供的半导体器件结构的制备方法的流程示意图；
图4为本申请实施例提供的半导体器件结构的制备方法中步骤S301的流程示意图；
图5为本申请实施例提供的半导体器件结构的制备方法中步骤S303的流程示意图；
图6至图13为本申请实施例提供的半导体器件结构的制备方法中各步骤所得结构的截面结构示意图。
附图标记说明：101-源极，102-P型体区，103-多晶硅栅极，104-屏蔽栅，105-N型漂移区，106-N+衬底，107-漏极，108-源区，109-覆盖介质层，201-衬底，202-衬垫层，203-屏蔽栅极，2031-屏蔽栅极材料层，204-绝缘介质层，2041-绝缘介质材料层，205-多晶硅栅极，206-源区，207-源极，208-漏极，2011-第一导电类型的掺杂基底，2012-外延层，209-第二导电类型的体区，210-覆盖介质层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“上述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
在有些实施例中，SGT MOSFET作为一种新型的功率半导体器件，通过隔断的多晶硅作为场板，增强沟槽之间的横向耗尽，这样就可以增加外延层的掺杂浓度，进而减小导通电阻，打破“硅极限”。请参见图1，图1为一种SGT MOSFET的结构示意图，如图1所示，上述SGT_MOSFET包括源极101、P型体区102、多晶硅栅极103、屏蔽栅104、N型漂移区105、N+衬底106、漏极107、源区108以及覆盖介质层109。其中，源极101与漏极107距离较近，正是由于这种结构特殊性，会产生较大的源漏电容，增加开关损耗。
基于此，本申请提供一种能够减小源极与漏极的电容，减小开关损耗的半导体器件结构及其制备方法。
请参阅图2，图2是本申请实施例提供的一种半导体器件结构的结构示意图，该半导体器件结构包括衬底201、衬垫层202、屏蔽栅极203、绝缘介质层204、多晶硅栅极205、源区206、源极207以及漏极208。
衬底201，上述衬底201内具有栅极沟槽(未标示出)，其中，栅极沟槽可采用等离子干法刻蚀工艺刻蚀衬底201而形成；衬垫层202，衬垫层202至少位于栅极沟槽的侧壁及底部，其中，衬垫层202可以包括场氧化层，该场氧化层可以包括氧化硅层或氮氧化硅层；屏蔽栅极203，屏蔽栅极203位于栅衬垫层20朝向栅极沟槽内的侧壁上，屏蔽栅极203朝向栅极沟槽内的侧壁之间具有间隙；屏蔽栅极203的上表面低于栅极沟槽的顶部；绝缘介质层204，填满间隙并覆盖屏蔽栅极203的上表面；多晶硅栅极205，多晶硅层205位于栅极沟槽内，且位于绝缘介质层204的上表面；源区206，源区206位于衬底201内，且位于栅极沟槽相对的两侧；源区206与屏蔽栅极203电连接，具体的，源区206可以与屏蔽栅极203经由导电插塞电连接；源极207，位于衬底201的上表面，与源区206相接触，源极207将半导体器件结构与外界电路连接起来；漏极208，漏区208位于衬底201的下表面，漏极208将半导体器件结构与外界电路连接起来，并与源极207以及多晶硅栅极205构成晶体管结构。
在一个可选的示例中，屏蔽栅极203的厚度均匀，屏蔽栅极203的厚度小于栅极沟槽宽度的一半。
在另一个可选的示例中，位于栅衬垫层20朝向栅极沟槽内的一侧壁上的屏蔽栅极203的厚度可以大于位于栅衬垫层20朝向栅极沟槽内的另一侧壁上的屏蔽栅极203的厚度。
在一个实施例中，衬底201可以包括：第一导电类型的掺杂基底2011；漏极208位于第一导电类型的掺杂基底2011的下表面；外延层2012，外延层2012位于第一导电类型的掺杂基底2011的上表面，外延层2012内形成有第一导电类型的漂移区(未标示出)，外延层2012可以是在第一导电类型的掺杂基底2011上生长硅材料的同质外延层，也可以是在第一导电类型的掺杂基底2011上生长碳化硅材料的异质外延层；第二导电类型的体区209，第二导电类型的体区209位于上述第一导电类型的漂移区内；源区206位于第二导电类型的体区209上。
在一个实施例中，第一导电类型的掺杂基底2011可以包括硅基底，衬垫层202可以包括氧化硅层；屏蔽栅极203可以包括多晶硅屏蔽栅极；绝缘介质层204可以包括氧化硅层。
具体的，源区206是采用离子注入工艺，将掺杂离子注入到衬底201中，从而形成。
在一个实施例中，第一导电类型为N型，且第二导电类型为P型；在另一个实施例中，第一导电类型为P型，且第二导电类型为N型。
在一个实施例中，屏蔽栅极203的厚度可以为但不仅限于栅极沟槽宽度的1/4～1/3。
结合图2，请参见图3，图3为本申请实施例提供的一种半导体器件结构的制备方法的流程示意图，上述半导体结构的制备方法包括：
步骤S301，提供衬底，于衬底内形成栅极沟槽；
步骤S302，于栅极沟槽的侧壁及底部形成衬垫层；
步骤S303，于衬垫层朝向栅极沟槽内的侧壁上形成屏蔽栅极，并形成绝缘介质层；屏蔽栅极朝向栅极沟槽内的侧壁之间具有间隙；屏蔽栅极的上表面低于栅极沟槽的顶部；绝缘介质层填满间隙，并覆盖屏蔽栅极的上表面；
步骤S304，于栅极沟槽内形成多晶硅栅极；
步骤S305，于衬底内形成源区，源区位于栅极沟槽相对的两侧，且与屏蔽栅极电连接；
步骤S306，于衬底的上表面形成源极，源极与源区相接触；
步骤S307，于衬底的下表面形成漏极。
具体地，对半导体器件结构的制备方法的步骤进行如下详细阐述。
步骤S301，提供衬底，于衬底内形成栅极沟槽。
具体的，如图4所示，步骤S301可以包括如下步骤：
S3011，提供第一导电类型的掺杂基底2011，如图6所示。
具体地，向硅基底或者化合物材料的基底(例如，砷化镓、氮化镓以及碳化硅等材料的基底)注入第一导电类型离子形成第一导电类型的掺杂基底1011，
步骤S3012，于第一导电类型的掺杂基底2011的上表面生成外延层2012，如图6所示。
外延层2012可以是同质外延层(例如在硅基底上生长硅材料，也可以是异质外延层(例如，在硅基底上生长碳化硅材料)。
步骤S3013，于外延层2012内形成第一导电类型的漂移区(未标示出)。
步骤S3014，,于第一导电类型的漂移区内形成栅极沟槽。
具体的，可以采用但不仅限于干法刻蚀工艺形成栅极沟槽。
并于上述第二导体类型的体区间形成栅极沟槽。
步骤S302，于上述栅极沟槽的侧壁及底部形成衬垫层202，如图6所示。
具体地，可以采用但不仅限于化学气相沉积(Chemical Vapor Deposition；CVD)向栅极沟槽的侧壁及底部形成衬垫层202，衬垫层202可以场氧化层，其中，场氧化层可以包括氧化硅层或氮氧化硅层。例如，通过高温炉管来进行二氧化硅层的生长，以形成衬垫层202。
步骤S303，请参阅图6至图9，于上栅极沟槽的侧壁上的衬垫层202的表面形成屏蔽栅极203，并形成绝缘介质层204。
具体的，如图5至图9所示，步骤S303可以包括如下步骤：
步骤S3031,于衬垫层202的表面形成屏蔽栅极材料层2031，如图6所示。
具体地，结合图2，可以采用但不仅限于沉积工艺形成屏蔽栅极材料层2031。
步骤S3032，去除位于衬垫层202上表面及栅极沟槽底部的屏蔽栅极材料层2031，并回刻位于栅极沟槽内的屏蔽栅极材料层2031，保留的屏蔽栅极材料层2031的上表面低于栅极沟槽的顶部，如图7所示。
具体地，请参见图7，可以通过刻蚀工艺去除位于衬底201上表面及栅极沟槽底部的屏蔽栅极材料层2031，刻蚀结果后的结构如图7所示。
步骤S3033，形成绝缘介质材料层2041，如图8所示。
其中，绝缘介质材料层2041填满上述栅极沟槽，并覆盖衬垫层202的表面。
具体地，可以采用但不仅限于成绩工艺沉积绝缘介质材料层2041，将绝缘介质材料层2041填满栅极沟槽，并覆盖衬垫层202的表面。
步骤S3034，去除位于衬底201上的绝缘介质材料层2041，并回刻位于栅极沟槽内的绝缘介质材料层2041及保留屏蔽栅极材料层2031，以得到绝缘介质层204及屏蔽栅极203，如图9所示。
作为示例，屏蔽栅极203的厚度可以小于栅极沟槽宽度的一半，以使得屏蔽栅极203内具有间隙；屏蔽栅极203的上表面低于栅极沟槽的顶部；绝缘介质层204填满间隙，并覆盖屏蔽栅极203的上表面。
步骤S304，于上述栅极沟槽内形成多晶硅栅极205，如图10所示。
具体地，可以先于栅极沟槽内及衬垫层202上形成多晶硅层；然后去除位于衬垫层202上的多晶硅层及位于衬底201上的衬垫层202，即得到如图10所示的结构。
步骤S305，于衬底201内形成源区206，如图11所示。
具体地，请参见图11，于衬底201内形成源区206。其中，源区206位于栅极沟槽相对的两侧，且与屏蔽栅极203电连接。具体的，在形成源区206之前，可以先于衬底201内形成互连通孔，互连通孔暴露出屏蔽栅极203，然后于互连通孔内形成导电插塞，导电插塞与屏蔽栅极203相接触；形成源区206之后，源区206经由导电插塞与屏蔽栅极203相接触。
具体地，对第一导电类型的漂移区进行第二导电类型的离子注入，并以形成第二导电类型的离子注入区域，该离子注入区域即为源区206。
在一个示例中，于衬底201内形成源区206之前，还包括于衬底201内形成第二导电类型的体区209，如图11所示。
具体地，向第一导电类型的漂移区注入第二导电类型的离子，从而在第一导电类型的漂移区内形成了第二导电类型的体区209。
步骤S306，于衬底201的上表面形成源极207。
其中，源极207与源区206相接触，如图12所示。
具体地，请参见图12，从源区206引出电极作为源极207，通过源极207将半导体器件结构与外界电路相连接。
需要说明的是，步骤S306之后，还包括于衬底201上形成覆盖介质层210，覆盖介质层210覆盖源极207。
具体的，覆盖介质层210可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等；覆盖介质层210用作源极207的保护层。
步骤S307，于衬底201的下表面形成漏极208，如图13所示。
具体地，请参见图13，从掺杂有第一导电类型的掺杂基底2011引出电极作为漏极208，通过漏极208将半导体器件结构与外界相连接。
需要说明的是，源极207及漏极208可以均包括但不仅限于金属电极。
从上述半导体器件结构及其的制备方法可知，上述半导体器件结构中，屏蔽栅极203的厚度小于栅极沟槽宽度的一半，屏蔽栅极203内具有间隙，屏蔽栅极203具有较小的横截面积，可以显著减小半导体器件结构中的源极207与漏极208之间的电容，进而减小开关损耗，从而提高了半导体器件结构的效率。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体器件结构，其特征在于，包括：
衬底，所述衬底内具有栅极沟槽；
衬垫层，至少位于所述栅极沟槽的侧壁及底部；
屏蔽栅极，位于所述衬垫层朝向所述栅极沟槽内的侧壁上，所述屏蔽栅极朝向所述栅极沟槽内的侧壁之间具有间隙；所述屏蔽栅极的上表面低于所述栅极沟槽的顶部；
绝缘介质层，填满所述间隙并覆盖所述屏蔽栅极的上表面；
多晶硅栅极，位于所述栅极沟槽内，且位于所述绝缘介质层的上表面；
源区，位于所述衬底内，且位于所述栅极沟槽相对的两侧；所述源区与所述屏蔽栅极电连接；
源极，位于所述衬底的上表面，与所述源区相接触；
漏极，位于所述衬底的下表面。
2.根据权利要求1所述的半导体器件结构，其特征在于，所述衬底包括：
第一导电类型的掺杂基底；所述漏极位于所述第一导电类型的掺杂衬底的下表面；
外延层，位于所述掺杂基底的上表面，所述外延层内形成有第一导电类型的漂移区；
第二导电类型的体区，位于所述第一导电类型的漂移区内；
所述源区位于第二导电类型的体区上。
3.根据权利要求2所述的半导体器件结构，其特征在于，所述第一导电类型的掺杂基底包括硅基底，所述衬垫层包括氧化硅层；所述屏蔽栅极包括多晶硅屏蔽栅极；所述绝缘介质层包括氧化硅层。
4.根据权利要求2所述的半导体器件结构，其特征在于，所述第一导电类型为N型，且所述第二导电类型为P型；或所述第一导电类型为P型，且所述第二导电类型为N型。
5.根据权利要求1至4中任一项所述的半导体器件结构，其特征在于，所述屏蔽栅极的厚度为述栅极沟槽宽度的1/4～1/3。
6.一种半导体器件结构的制备方法，其特征在于，包括：
提供衬底，于所述衬底内形成栅极沟槽；
于所述栅极沟槽的侧壁及底部形成衬垫层；
于所述衬垫层朝向所述栅极沟槽内的侧壁上形成屏蔽栅极，并形成绝缘介质层；所述屏蔽栅极朝向所述栅极沟槽内的侧壁之间具有间隙；所述屏蔽栅极的上表面低于所述栅极沟槽的顶部；所述绝缘介质层填满所述间隙，并覆盖所述屏蔽栅极的上表面；
于所述栅极沟槽内形成多晶硅栅极；
于所述衬底内形成源区，所述源区位于所述栅极沟槽相对的两侧，且与所述屏蔽栅极电连接；
于所述衬底的上表面形成源极，所述源极与所述源区相接触；
于所述衬底的下表面形成漏极。
7.根据权利要求6所述的半导体器件结构的制备方法，其特征在于，所述提供衬底，于所述衬底内形成栅极沟槽包括：
提供第一导电类型的掺杂基底；
于所述第一导电类型的掺杂基底的上表面生成外延层；
于所述外延层内形成有第一导电类型的漂移区；
于所述第一导电类型的漂移区内形成所述栅极沟槽。
8.根据权利要求7所述的半导体器件结构的制备方法，其特征在于，所述第一导电类型为N型，且所述第二导电类型为P型；或所述第一导电类型为P型，且所述第二导电类型为N型。
9.根据权利要求6所述的半导体器件结构的制备方法，其特征在于，所述于所述栅极沟槽的侧壁形成屏蔽栅极，并形成绝缘介质层，包括：
于所述衬垫层的表面形成屏蔽栅极材料层；
去除位于所述衬垫层上表面及所述栅极沟槽底部的所述屏蔽栅极材料层，并回刻位于所述栅极沟槽内的所述屏蔽栅极材料层，保留的所述屏蔽栅极材料层的上表面低于所述栅极沟槽的顶部；
形成绝缘介质材料层，所述绝缘介质材料层填满所述栅极沟槽，并覆盖所述衬垫层的表面；
去除位于所述衬底上的所述绝缘介质材料层，并回刻位于所述栅极沟槽内的所述绝缘介质材料层及保留所述屏蔽栅极材料层，以得到所述绝缘介质层及所述屏蔽栅极。
10.根据权利要求6至9中任一项所述的半导体器件结构的制备方法，其特征在于，所述屏蔽栅极的厚度为述栅极沟槽宽度的1/4～1/3。
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|---|---|---|---|---|
| CN117497567A (zh) * | 2023-12-27 | 2024-02-02 | 天狼芯半导体(成都)有限公司 | 一种sgtmos器件及其制备方法、芯片 |
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- 2022-08-26 CN CN202211030210.6A patent/CN115347038A/zh active Pending
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| CN117497567B (zh) * | 2023-12-27 | 2024-04-19 | 天狼芯半导体(成都)有限公司 | 一种sgtmos器件及其制备方法、芯片 |
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