CN115335988A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN115335988A
CN115335988A CN202180024426.9A CN202180024426A CN115335988A CN 115335988 A CN115335988 A CN 115335988A CN 202180024426 A CN202180024426 A CN 202180024426A CN 115335988 A CN115335988 A CN 115335988A
Authority
CN
China
Prior art keywords
semiconductor device
semiconductor element
semiconductor
power
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180024426.9A
Other languages
English (en)
Inventor
宫崎达也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of CN115335988A publication Critical patent/CN115335988A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49506—Lead-frames or other flat leads characterised by the die pad an insulative substrate being used as a diepad, e.g. ceramic, plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586—Insulating layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/40227—Connecting the strap to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Inverter Devices (AREA)
  • Recrystallisation Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种半导体装置，其具备：至少一个半导体元件，其具有开关功能；导通部件，其成为由所述半导体元件开关的电流路径，且由第一原材料构成；以及包覆层，其覆盖所述导通部件的至少一部分，且由第二原材料构成。所述第二原材料满足以下三个条件中的至少一个条件，即：(a)磁导率比所述第一原材料高；(b)电阻率比所述第一原材料高；以及(c)介电损耗角正切大于0。

Description

半导体装置
技术领域
本公开涉及一种具备半导体元件的半导体装置。
背景技术
专利文献1公开了现有的半导体装置。专利文献1所述的半导体装置具备：半导体元件、岛压点、导线、多个接合材料、连接板和封固树脂。在该半导体装置中，半导体元件例如是MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor；金属氧化物半导体场效应晶体管)等的晶体管。
现有技术文献
专利文献
专利文献1:日本特开2011－204863号公报
发明内容
发明所要解决的课题
当半导体装置通电时，通过半导体元件进行开关的主电路电流以岛压点、导线为路径进行流动。开关速度越高速化就越容易在主电路电流中产生振铃(ringing)，该振铃例如会引发对周边设备的工作造成不良影响的电磁干扰噪声。
针对上述课题，本公开旨在提供一种能够抑制振铃的半导体装置。
用于解决课题的方案
本公开提供的半导体装置具备：至少一个半导体元件，其具有开关功能；导通部件，其成为由所述半导体元件开关的电流路径，且由第一原材料构成；以及包覆层，其覆盖所述导通部件的至少一部分，且由第二原材料构成。另外，所述第二原材料满足以下三个条件中的至少一个条件，即：(a)磁导率比所述第一原材料高；(b)电阻率比所述第一原材料高；以及(c)介电损耗角正切大于0。
优选，所述第二原材料是磁导率比所述第一原材料高且电阻率比所述第一原材料高的磁性导电体。
优选，所述第二原材料的介电损耗角正切大于0。
优选，所述第二原材料的磁导率比所述第一原材料高且介电损耗角正切大于0。
优选，所述第二原材料的电阻率比所述第一原材料高且介电损耗角正切大于0。
优选，所述包覆层的厚度为1μm～5μm。
优选，所述第二原材料的相对磁导率为10以上。
优选，所述第二原材料的电阻率为所述第一原材料的电阻率的两倍以上。
优选，所述第二原材料的介电损耗角正切为0.01以上。
优选，本公开的半导体装置还具备电容器，该电容器具有电连接用的第一端和第二端。另外，所述至少一个半导体元件是构成半桥的多个半导体元件，该半桥包含至少一组上臂和下臂，所述多个半导体元件包含所述上臂所含的第一半导体元件和所述下臂所含的第二半导体元件。所述导通部件包含：所述导通部件包含：第一金属层，其与所述第一半导体元件的漏极电极连接；第一功率导线，其与所述第一金属层连接；以及第二功率导线，其与所述第二半导体元件的源极电极连接。所述电容器的所述第一端与所述第一功率导线连接，所述电容器的所述第二端与所述第二功率导线连接。所述包覆层包含覆盖所述第一功率导线的第一部和覆盖所述第二功率导线的第二部。
优选，所述第一功率导线包含构成所述第一半导体元件与所述电容器的路径的部分，所述第一功率导线的该部分未被所述第一部覆盖。
优选，所述第二功率导线包含构成所述第二半导体元件与所述电容器的路径的部分，所述第二功率导线的该部分未被所述第二部覆盖。
优选，所述包覆层包含覆盖所述第一金属层的第三部。
优选，所述导通部件包含：第二金属层，其与所述第二半导体元件的漏极电极连接；以及第三功率导线，其与所述第二金属层连接，所述第二金属层和所述第三功率导线未被所述包覆层覆盖。
优选，所述导通部件包含与所述第一半导体元件的源极电极和所述第二金属层连接的中间导线，所述中间导线未被所述包覆层覆盖。
优选，所述导通部件包含介于所述第一金属层与所述第一功率导线之间的第一隔垫，所述包覆层包含覆盖所述第一隔垫的第四部。
优选，所述导通部件包含介于所述第二半导体元件的源极电极与所述第二功率导线之间的导体。
优选，所述半导体元件是SiC MOSET、SiC IGBT、Si MOSFET、Si IGBT和GaN HEMT中的任一个。
发明的效果
根据本公开，对于半导体装置，能够抑制振铃，并简化缓冲电路以及提高可靠性。
附图说明
图1是表示第一实施方式的半导体装置的立体图。
图2是表示第一实施方式的半导体装置的主要部分立体图。
图3是表示第一实施方式的半导体装置的俯视图。
图4是在图3的俯视图中将封固树脂用虚拟线表示的图。
图5是将图4的一部分放大的局部放大俯视图。
图6是表示第一实施方式的半导体装置的主视图。
图7是表示第一实施方式的半导体装置的仰视图。
图8是表示第一实施方式的半导体装置的左侧视图。
图9是表示第一实施方式的半导体装置的右侧视图。
图10是沿着图4的X－X线的剖视图。
图11是沿着图10的XI－XI线的剖视图。
图12是表示第一实施方式的半导体装置的第一变形例的剖视图。
图13是表示第一实施方式的半导体装置的第二变形例的剖视图。
图14是表示第二实施方式的半导体装置的主要部分立体图。
图15是表示第二实施方式的半导体装置的俯视图。
图16是沿着图15的XVI－XVI线的剖视图。
图17是表示第三实施方式的半导体装置的主要部分立体图。
图18是表示第三实施方式的半导体装置的俯视图。
图19是沿着图18的XIX－XIX线的剖视图。
图20是表示第四实施方式的半导体装置的俯视图。
图21是沿着图20的XXI－XXI线的剖视图。
具体实施方式
以下参照附图对本公开的半导体装置的优选实施方式说明。
图1～图11示出了第一实施方式的半导体装置。第一实施方式的半导体装置A1具备：多个半导体元件10、支撑基板20、多个导线、多个中间导线40、多个引线部件50、多个导电块60、封固树脂70、电容器81和包覆层90。多个导线包含：第一功率导线31、第二功率导线32、第三功率导线33、一对栅极导线34A、34B、一对驱动源极导线35A、35B和多个虚设导线36。多个导电块60包含：多个第一块61和多个第二块62。
图1是表示半导体装置A1的立体图。图2是在图1的立体图中省略了封固树脂70的图。在图2中省略了多个引线部件50。图3是表示半导体装置A1的俯视图。图4是在图3的俯视图中将封固树脂70用虚拟线(双点划线)表示的图。图5是将图4的一部分放大的局部放大图。图6是表示半导体装置A1的主视图。图7是表示半导体装置A1的仰视图。图8是表示半导体装置A1的左侧视图。图9是表示半导体装置A1的右侧视图。图10是沿着图4的X－X线的剖视图。图11是沿着图10的XI－XI线的剖视图。在图1～图8中为了便于理解而在包覆层90描绘了多个离散点。
在以下的说明中，适当参照彼此正交的三个方向(x方向、y方向、z方向)。z方向对应于半导体装置A1的厚度方向。x方向对应于半导体装置A1的俯视图(参照图3和图4)的左右方向。y方向对应于半导体装置A1的俯视图(参照图3和图4)的上下方向。根据需要，将x方向的一侧设定为x1方向，将x方向的另一侧设定为x2方向。同样地，将y方向的一侧设定为y1方向，将y方向的另一侧设定为y2方向，将z方向的一侧设定为z1方向，将z方向的另一侧设定为z2方向。
多个半导体元件10各自具有对主电路电流进行开关的功能，其具体的结构没有特别限定。作为半导体元件10的具体例，例如可举出：SiC(碳化硅)MOSET、SiC IGBT、SiMOSFET、Si IGBT(Insulated Gate Bipolar Transistor；绝缘栅双极型晶体管)和GaN(氮化镓)HEMT(High Electron Mobility Transistor；高电子迁移率晶体管)。各半导体元件10从z方向来看(也称为“俯视”)呈矩形，但是本公开不限于此。
如图5和图10所示，多个半导体元件10各自具有元件主面101和元件背面102。在各半导体元件10中，元件主面101和元件背面102在z方向上分离，并且彼此朝向相反侧。在本实施方式中，元件主面101朝向z2方向，元件背面102朝向z1方向。
如图5和图10所示，多个半导体元件10各自具有：主面电极11、背面电极12和绝缘膜13。
如图5所示，主面电极11设置于元件主面101。如图5所示，主面电极11包含：源极电极111、栅极电极112和驱动源极电极113。在本实施方式中，源极电极111是流通源极电流的电极。在本实施方式中，栅极电极112被施加用于使各半导体元件10驱动的栅极电压。驱动源极电极113是成为栅极电压的基准电位的电极。源极电极111比栅极电极112和驱动源极电极113大。栅极电极112和驱动源极电极113实质上为相同大小。在本实施方式中，对于源极电极111而言，虽然示出了由一个区域构成的情况，但是也可以分割为多个区域。
如图10所示，背面电极12设置于元件背面102。背面电极12遍及形成于整个元件背面102。在本实施方式中，背面电极12是流通漏极电流的电极，在以下的说明中也称为漏极电极12。
如图5所示，绝缘膜13设置于元件主面101。绝缘膜13具有电绝缘性。俯视来看，绝缘膜13围绕主面电极11。绝缘膜13将源极电极111与栅极电极112绝缘。绝缘膜13例如是将SiO2(二氧化硅)层、Si3N4(氮化硅)层、和聚苯并恶唑层在元件主面101上依次层叠而构成的，聚苯并恶唑层为表层。在绝缘膜13中，也可以取代聚苯并恶唑层而采用聚酰亚胺层。绝缘膜13的结构不限于上述。
多个半导体元件10包含多个第一半导体元件10A和多个第二半导体元件10B。在本实施方式中，半导体装置A1构成了半桥型的开关电路。多个第一半导体元件10A构成了该开关电路中的上臂电路，多个第二半导体元件10B构成了该开关电路中的下臂电路。如图4所示，半导体装置A1包含四个第一半导体元件10A和四个第二半导体元件10B。半导体元件10的数量不限于本结构，可以根据半导体装置A1所要求的性能自由地设定。
如图2、图4、图5和图10所示，多个第一半导体元件10A各自搭载于支撑基板20(导电性基板22A)。在本实施方式中，多个第一半导体元件10A在y方向上排列且彼此分离。各第一半导体元件10A搭载于导电性基板22A时，元件背面102与导电性基板22A对置。各第一半导体元件10A例如经由具有导电性的元件接合材料(图示略)与支撑基板20(导电性基板22A)导通接合。作为元件接合材料，例如可举出焊料、烧结银、银膏等。
如图2、图4、图5和图10所示，多个第二半导体元件10B各自搭载于支撑基板20(导电性基板22B)。在本实施方式中，多个第二半导体元件10B在y方向上排列且彼此分离。各第二半导体元件10B搭载于导电性基板22B时，元件背面102与导电性基板22B对置。各第二半导体元件10B例如由具有导电性的元件接合材料(图示略)与支撑基板20(导电性基板22B)导通接合。在本实施方式中，由x方向来看，多个第一半导体元件10A与多个第二半导体元件10B重叠。也可以不是这样，即，由x方向来看，多个第一半导体元件10A与多个第二半导体元件10B不重叠。
支撑基板20是对多个半导体元件10进行支撑的支撑部件。支撑基板20具备：绝缘基板21；两个导电性基板22A、22B；一对绝缘层23A、23B；一对栅极层24A、24B；一对驱动源极层25A、25B；以及第一隔垫26A和第二隔垫26B。
绝缘基板21是具有电绝缘性的板状部件。绝缘基板21对两个导电性基板22A、22B进行支撑。在本实施方式中，绝缘基板21分别由呈平板状的两个绝缘基板21A、21B构成。绝缘基板21的结构不限于上述，例如可以是一张平板而不分割为两个绝缘基板21A、21B。绝缘基板21A、21B各自的构成材料例如是导热性优异的的陶瓷。作为这种陶瓷，例如可举出AlN(氮化铝)、SiN(氮化硅)、Al2O3(氧化铝)等。
俯视来看，绝缘基板21A、21B分别呈矩形。绝缘基板21A对导电性基板22A进行支撑，绝缘基板21B对导电性基板22B进行支撑。绝缘基板21A、21B彼此分离。在本实施方式中，如图2、图4和图10所示，绝缘基板21A和绝缘基板21B在x方向上分离且并列。
如图10所示，绝缘基板21A具有主面211A和背面212A。主面211A和背面212A在z方向上分离并且彼此朝向相反侧。主面211A朝向z2方向，背面212A朝向z1方向。主面211A与导电性基板22A对置，背面212A从封固树脂70露出。与图示例不同，也可以是在绝缘基板21A的背面212A还接合有其他的导电性基板。此时，该导电性基板的背面从封固树脂70露出。
如图10所示，绝缘基板21B具有主面211B和背面212B。主面211B和背面212B在z方向上分离并且彼此朝向相反侧。主面211B朝向z2方向，背面212B朝向z1方向。主面211B与导电性基板22B对置，背面212B从封固树脂70露出。与图示例不同，也可以是绝缘基板21B的背面212B还接合有其他的导电性基板。此时，该导电性基板的背面从封固树脂70露出。
导电性基板22A、22B各自为具有导电性的板状部件。在本实施方式中，如图10所示，各导电性基板22A、22B是包含石墨基板220m和在该石墨基板220m的z方向的两面形成的铜膜220n的复合基板。导电性基板22A、22B的各构成材料不限于此，也可以是Cu或Cu合金。导电性基板22A、22B各自的表面可以覆盖银镀层。导电性基板22A、22B与多个导线(第一功率导线31、第二功率导线32、第三功率导线33、一对栅极导线34A、34B、一对驱动源极导线35A、35B和多个虚设导线36)一起构成了向多个半导体元件10的导通路径。导电性基板22A、22B彼此分离。如图4和图10所示，导电性基板22A和导电性基板22B在x方向上分离且并列。如图4所示，导电性基板22A、22B俯视呈矩形。对于导电性基板22A、22B而言，z方向的尺寸为1.0～3.5mm的程度。在本实施方式中，石墨基板220m的z方向尺寸为0.5～2.5mm的程度，一对铜膜220n各自的z方向尺寸为0.25～0.5mm的程度。这些z方向的尺寸不限于上述。导电性基板22A的图10中的图上侧的铜膜220n是“第一金属层”的一例，导电性基板22B的图10中的图上侧的铜膜220n是“第二金属层”的一例。导电性基板22A的图10中的图上侧的铜膜220n和导电性基板22B的图10中图上侧的铜膜220n是“导通部件”的一例。构成导电性基板22A的图10中的图上侧的铜膜220n和导电性基板22B的图10中的图上侧的铜膜220n的原材料是“第一原材料”的一例。
如图10所示，导电性基板22A经由基板接合材料220A与绝缘基板21A接合。基板接合材料220A例如可以是银膏、焊料、或者烧结金属等导电性的接合材料，也可以是绝缘性的接合材料。如图4和图10所示，导电性基板22A位于比导电性基板22B靠x1方向。由x方向来看，导电性基板22A整体与导电性基板22B重叠。
如图10所示，导电性基板22A具有主面221A和背面222A。主面221A和背面222A在z方向上分离并且彼此朝向相反侧。主面221A朝向z2方向，背面222A朝向z1方向。在主面221A上搭载多个第一半导体元件10A。在主面221A上接合绝缘层23A。
如图10所示，导电性基板22B经由基板接合材料220B与绝缘基板21B接合。基板接合材料220B例如可以是银膏、焊料、或者烧结金属等导电性的接合材料，也可以是绝缘性的接合材料。
如图10所示，导电性基板22B具有主面221B和背面222B。主面221B和背面222B在z方向上分离并且彼此朝向相反侧。主面221B朝向z2方向，背面222B朝向z1方向。在主面221B上搭载多个第二半导体元件10B。在主面221B上分别接合绝缘层23B和多个中间导线40的一端。
一对绝缘层23A、23B具有电绝缘性，其构成材料例如是玻璃环氧树脂或者陶瓷。如图4所示，一对绝缘层23A、23B各自呈在y方向上延伸的帯状。如图4和图10所示，绝缘层23A与导电性基板22A的主面221A接合。绝缘层23A位于比多个第一半导体元件10A靠x1方向。也可以不是这样，而是将绝缘层23A配置于比多个第一半导体元件10A靠x2方向侧。如图4和图10所示，绝缘层23B与导电性基板22B的主面221B接合。绝缘层23B位于比多个第二半导体元件10B靠x2方向。也可以不是这样，而是将绝缘层23B配置于比多个第二半导体元件10B靠x1方向侧。
一对栅极层24A、24B具有导电性，其构成材料例如是Cu或者Cu合金。如图4等所示，一对栅极层24A、24B包含：在y方向上延伸的帯状的部分、以及从该帯状的部分突出的钩状的部分。一对栅极层24A、24B的形状不限于图4所示，例如也可以没有钩状的部分而仅由帯状的部分构成。如图4和图10所示，栅极层24A配置于绝缘层23A上。栅极层24A经由引线部件50(后述的栅极引线51)与各第一半导体元件10A的栅极电极112导通。如图4和图10所示，栅极层24B配置于绝缘层23B上。栅极层24B经由引线部件50(后述的栅极引线51)与各第二半导体元件10B的栅极电极112导通。
一对驱动源极层25A、25B具有导电性，其构成材料例如是Cu或者Cu合金。如图4等所示，一对驱动源极层25A、25B包含：在y方向上延伸的帯状的部分、以及从该帯状的部分突出的钩状的部分。一对驱动源极层25A、25B的形状不限于图4所示，例如也可以没有钩状的部分而仅由帯状的部分构成。如图4和图10所示，驱动源极层25A与栅极层24A一起配置于绝缘层23A上。俯视来看，驱动源极层25A在绝缘层23A上位于与栅极层24A相邻，且与栅极层24A分离。在本实施方式中，驱动源极层25A配置为在x方向上比栅极层24A靠近多个第一半导体元件10A。因此，驱动源极层25A位于栅极层24A的x2方向侧。栅极层24A和驱动源极层25A在x方向上的配置也可以与上述相反。驱动源极层25A经由引线部件50(驱动源极引线52)与各第一半导体元件10A的驱动源极电极113导通。如图4和图10所示，驱动源极层25B与栅极层24B一起配置于绝缘层23B上。俯视来看，驱动源极层25B在绝缘层23B上位于与栅极层24B相邻，且与栅极层24B分离。在本实施方式中，驱动源极层25B配置为比栅极层24B靠近多个第二半导体元件10B。因此，驱动源极层25B位于栅极层24B的x1方向侧。栅极层24B和驱动源极层25B在x方向上的配置也可以与上述相反。驱动源极层25B经由引线部件50(驱动源极引线52)与各第二半导体元件10B的驱动源极电极113导通。
第一隔垫26A和第二隔垫26B具有导电性，其构成材料例如是Cu或者Cu合金。第一隔垫26A和第二隔垫26B各自的构成材料不限于上述，例如也可以是CuMo(铜钼)的复合材料、CIC(Copper-Inver-Copper；铜殷瓦铜)的复合材料等。第一隔垫26A和第二隔垫26B各自的构成材料可以互不相同。第一隔垫26A和第二隔垫26B是“导通部件”的一例，构成第一隔垫26A和第二隔垫26B的原材料是“第一原材料”的一例。
如图10所示，第一隔垫26A介于导电性基板22A与第一功率导线31之间。如图4所示，俯视来看，第一隔垫26A是在y方向上延伸的矩形。第一隔垫26A与导电性基板22A导通接合。俯视来看，第一隔垫26A位于导电性基板22A的x1方向的端缘附近。设置第一隔垫26A是为了使第一功率导线31在z方向上位于与第二功率导线32实质上相同的位置。也可以不是这样，而是没有第一隔垫26A，第一功率导线31与导电性基板22A直接接合。第一隔垫26A的形状没有特别限定。
如图10所示，第二隔垫26B介于导电性基板22B与第三功率导线33之间。如图4所示，俯视来看，第二隔垫26B是在y方向上延伸的矩形。第二隔垫26B与导电性基板22B导通接合。俯视来看，第二隔垫26B位于导电性基板22B的x2方向的端缘附近。设置第二隔垫26B是为了使第三功率导线33在z方向上位于与第二功率导线32实质上相同的位置。也可以不是这样，而是没有第二隔垫26B，第三功率导线33与导电性基板22B直接接合。第二隔垫26B的形状没有特别限定。
多个导线(第一功率导线31、第二功率导线32、第三功率导线33、一对栅极导线34A、34B、一对驱动源极导线35A、35B和多个虚设导线36)各自包含：位于封固树脂70内部的部分和位于封固树脂70外部的部分。即，各导线包含：被封固树脂70覆盖的部分和从封固树脂70露出的部分。各导线在将半导体装置A1安装于电子设备等的电路基板时使用。
第一功率导线31、第二功率导线32各自为金属板。该金属板的构成材料是Cu或Cu合金。第一功率导线31、第二功率导线32的构成材料不限于此，例如也可以是铝。在本实施方式中，第一功率导线31、第二功率导线32都是z方向的尺寸为0.8mm左右，但是本公开不限于此。如图1～图4和图7所示，第一功率导线31、第二功率导线32都是在半导体装置A1中位于靠向x1方向。第一功率导线31、第二功率导线32之间例如施加有电源电压。第一功率导线31是正极(P端子)，第二功率导线32是负极(N端子)。第一功率导线31和第二功率导线32彼此分离。第二功率导线32与导电性基板22A分离。第一功率导线31、第二功率导线32是“导通部件”的一例，构成第一功率导线31、第二功率导线32的原材料是“第一原材料”的一例。
如图4所示，第一功率导线31具有焊垫部311和端子部312。
焊垫部311是第一功率导线31的被封固树脂70覆盖的部分。焊垫部311经由第一隔垫26A与导电性基板22A导通。如图2、图4和图10所示，焊垫部311与第一隔垫26A导通接合。导通接合的方法没有任何限定，例如可以是激光接合、利用导通接合材料的接合等。
端子部312是第一功率导线31的从封固树脂70露出的部分。如图3、图4、图6、图7和图10所示，端子部312从封固树脂70向x1方向延伸。
如图4所示，第二功率导线32具有焊垫部321和端子部322。
焊垫部321是第二功率导线32的被封固树脂70覆盖的部分。焊垫部321包含：连结部321a、多个延伸部321b和连接部321c。
连结部321a呈在y方向上延伸的帯状。连结部321a将多个延伸部321b连接。
多个延伸部321b各自是从连结部321a朝向x2方向延伸的帯状。在本实施方式中，各延伸部321b从连结部321a向x方向延伸，直到俯视来看与各第二半导体元件10B重叠。俯视来看，各延伸部321b从导电性基板22A横跨延伸至导电性基板22B。俯视来看，各延伸部321b的前端部分与第二块62重叠。俯视来看，多个延伸部321b在y方向上排列且彼此分离。各延伸部321b经由多个导电块60与第二半导体元件10B的源极电极111(源极电极)导通。如图4和图10所示，各延伸部321b的前端部分与第二块62导通接合。导通接合的方法没有任何限定，例如可以是激光接合、利用导通接合材料的接合等。
连接部321c是将连结部321a与端子部322连接的部分。在本实施方式中，如图4所示，俯视来看，连接部321c从连结部321a中的y2方向侧且为x1方向侧的端缘向x1方向延伸。
端子部322是第二功率导线32中的从封固树脂70露出的部分。如图1、图3、图4和图7所示，端子部322从封固树脂70向x1方向延伸。端子部322俯视呈矩形。如图3、图4和图7所示，俯视来看，端子部322位于第一功率导线31的端子部312的y2方向侧。在本实施方式中，端子部322的形状与端子部312的形状相同，但是本公开不限于此。
第三功率导线33是金属板。该金属板的构成材料例如是Cu或Cu合金。此外，第三功率导线33的构成材料不限于此，例如也可以是铝。如图1～图4、图6、图7和图10所示，第三功率导线33在半导体装置A1中位于靠近x2方向。通过多个半导体元件10进行了电力变换的交流电力(电压)从该第三功率导线33输出。
如图4和图10所示，第三功率导线33包含焊垫部331和端子部332。
焊垫部331是第三功率导线33中的被封固树脂70覆盖的部分。焊垫部331经由第二隔垫26B与导电性基板22B导通。如图2、图4和图10所示，焊垫部331与第二隔垫26B导通接合。导通接合的方法没有任何限定，例如可以是激光接合、利用导通接合材料的接合等。
端子部332是第三功率导线33中的从封固树脂70露出的部分。如图3、图4、图6、图7和图10所示，端子部332从封固树脂70向x2方向延伸。
如图1～图7所示，一对栅极导线34A、34B在y方向上与各导电性基板22A、22B相邻。栅极导线34A被施加用于使多个第一半导体元件10A驱动的栅极电压。栅极导线34B被施加用于使多个第二半导体元件10B驱动的栅极电压。
如图5所示，一对栅极导线34A、34B都具有焊垫部341和端子部342。在各栅极导线34A、34B中，焊垫部341被封固树脂70覆盖。各栅极导线34A、34B被封固树脂70支撑。端子部342与焊垫部341相连，并且从封固树脂70露出。端子部342在x方向上来看呈L字状。在本实施方式中，端子部342从封固树脂70的朝向y1方向的面(树脂侧面733)突出。
如图1～图7所示，一对驱动源极导线35A、35B在x方向上与一对栅极导线34A、34B相邻。驱动源极导线35A是成为用于使多个第一半导体元件10A驱动的栅极电压的基准电位的导线。驱动源极导线35B是成为用于使多个第二半导体元件10B驱动的栅极电压的基准电位的导线。
如图5所示，一对驱动源极导线35A、35B都具有焊垫部351和端子部352。在各驱动源极导线35A、35B中，焊垫部351被封固树脂70覆盖。各驱动源极导线35A、35B被封固树脂70支撑。端子部352与焊垫部351相连，并且从封固树脂70露出。端子部352在x方向上来看呈L字状。在本实施方式中，端子部352从封固树脂70的朝向y1方向的面(树脂侧面733)突出。
如图1～图7所示，多个虚设导线36在x方向上相对于一对栅极导线34A、34B而言位于与一对驱动源极导线35A、35B相反的一侧。在本实施方式中，虚设导线36的数量为四个。其中，两个虚设导线36位于x方向的一侧(x2方向)。剩余两个虚设导线36位于x方向的另一侧(x1方向)。多个虚设导线36不限于上述结构。也可以是没有多个虚设导线36的结构。
如图5所示，多个虚设导线36各自具有焊垫部361和端子部362。在各虚设导线36中，焊垫部361被封固树脂70覆盖。多个虚设导线36被封固树脂70支撑。端子部362与焊垫部361相连，并且从封固树脂70露出。端子部362在x方向上来看呈L字状。在本实施方式中，端子部362从封固树脂70的朝向y1方向的面(树脂侧面733)突出。
在本实施方式中，各栅极导线34A、34B、各驱动源极导线35A、35B和各虚设导线36实质上为相同形状。并且这些如图1～图7所示沿着x方向排列。在半导体装置A1中，各导线(第一功率导线31、第二功率导线32、第三功率导线33、一对栅极导线34A、34B、一对驱动源极导线35A、35B和多个虚设导线36)都是由同一导线框形成。
多个中间导线40将各第一半导体元件10A与导电性基板22B连接。各中间导线40的构成材料例如是Cu或者Cu合金。各中间导线40的构成材料不限于此，也可以是CIC等包层材料、铝等。各中间导线40是平板状的连接部件。如图4所示，俯视来看，各中间导线40是在x方向上延伸的矩形。俯视来看，各中间导线40与第二功率导线32的各延伸部321b重叠。中间导线40是“导通部件”的一例，构成中间导线40的原材料是“第一原材料”的一例。
如图10所示，各中间导线40包含：第一接合部41、第二接合部42和联络部43。
如图10所示，第一接合部41是与第一块61接合的部分。在本实施方式中，第一接合部41与第一块61导通接合。导通接合的方法没有特别限定，例如可以是激光接合、利用导通接合材料的接合等。
如图10所示，第二接合部42是与导电性基板22B接合的部分。在本实施方式中，第二接合部42与导电性基板22B导通接合。导通接合的方法没有特别限定，例如可以是激光接合、利用导通接合材料的接合等。
联络部43是将第一接合部41与第二接合部42连接的部分。联络部43的z方向的尺寸与第一接合部41和第二接合部42相同。在本实施方式中，联络部43的一部分在z方向上折曲。由于联络部43折曲，从而将在z方向上位置不同的第一接合部41和第二接合部42连接。
多个引线部件50各自为引线(键合引线)。各引线部件50具有导电性，其构成材料例如是铝、金、Cu的任一种。在本实施方式中，如图4和图5所示，多个引线部件50包含：多个栅极引线51、多个驱动源极引线52、一对第一连接引线53和一对第二连接引线54。
如图5所示，多个栅极引线51各自的一端(第一端)与各半导体元件10的栅极电极112接合，且另一端(第二端)与一对栅极层24A、24B的任一个接合。多个栅极引线51中包含：用于使各第一半导体元件10A的栅极电极112与栅极层24A导通的引线；以及用于使各第二半导体元件10B的栅极电极112与栅极层24B导通的引线。
如图5所示，多个驱动源极引线52各自的一端与各半导体元件10的驱动源极电极113接合，且另一端与一对驱动源极层25A、25B的任一个接合。多个驱动源极引线52中包含：用于使各第一半导体元件10A的驱动源极电极113与驱动源极层25A导通的引线；以及用于使各第二半导体元件10B的驱动源极电极113与驱动源极层25B导通的引线。
如图5所示，关于一对第一连接引线53，其中一方将栅极层24A与栅极导线34A连接，其中另一方将栅极层24B与栅极导线34B连接。一方的第一连接引线53的一端与栅极层24A接合，且另一端与栅极导线34A的焊垫部341接合。另一方的第一连接引线53的一端与栅极层24B接合，且另一端与栅极导线34B的焊垫部341接合。
如图5所示，关于一对第二连接引线54，其中一方将驱动源极层25A与驱动源极导线35A连接，其中另一方将驱动源极层25B与驱动源极导线35B连接。一方的第二连接引线54的一端与驱动源极层25A接合，且另一端与驱动源极导线35A的焊垫部351接合。另一方的第二连接引线54的一端与驱动源极层25B接合，且另一端与驱动源极导线35B的焊垫部351接合。
多个导电块60具有导电性。多个导电块60各自接合于对应的一个半导体元件10上。各导电块60的z方向尺寸为0.1～2.0mm的程度，但是本公开不限于此。多个导电块60包含多个第一块61和多个第二块62。
多个第一块61各自在多个第一半导体元件10A的任一个上逐个接合。各第一块61与各第一半导体元件10A利用焊料等导通接合。各第一块61与各第一半导体元件10A的元件主面101对置。在本实施方式中，各第一块61如图4所示为柱状体，且俯视呈矩形。各第一块61的俯视形状不限于此，也可以是圆形、楕圆形或者多边形。第一块61例如由Cu或Cu合金构成。
多个第二块62各自在多个第二半导体元件10B的任一上逐个接合。各第二块62与各第二半导体元件10B利用焊料等导通接合。各第二块62与各第二半导体元件10B的元件主面101对置。各第二块62的z方向尺寸没有特别限定，在本实施方式中例如为1.83mm的程度。在本实施方式中，各第二块62如图4和图10所示为柱状体，且俯视呈矩形。各第二块62的俯视形状不限于此，也可以是圆形、楕圆形或者多边形。第二块62例如由Cu或Cu合金构成。
各第一块61的z方向的尺寸比各第二块62的z方向尺寸小。在本实施方式中，各第二块62的z方向尺寸如上述那样为1.83mm左右，因此各第一块61的z方向尺寸小于该值。由此，能够将第二功率导线32的各延伸部321b配置于各中间导线40的上方。
电容器81是具有第一端和第二端的片型，且第一端载置于第一功率导线31的焊垫部311，第二端载置于第二功率导线32的连结部321a。电容器81与各功率导线31、32的接合例如可以利用导电性的接合材料进行。通过将电容器81与第一功率导线31、第二功率导线32电连接，从而能够使向第一功率导线31和第二功率导线32之间施加的电源电压(输入电压)稳定化。电容器81有时被称为DC连接电容器。也可以与本实施方式不同，是没有电容器81的结构。
如图4和图10所示，封固树脂70将多个半导体元件10、支撑基板20的一部分、多个导线(第一功率导线31、第二功率导线32、第三功率导线33、一对栅极导线34A、34B、一对驱动源极导线35A、35B和多个虚设导线36)的一部分、多个中间导线40、多个引线部件50和多个导电块60覆盖。封固树脂70的构成材料例如是环氧树脂。如图1、图3和图6～图10所示，封固树脂70具有树脂主面71、树脂背面72和多个树脂侧面731～734。
如图6和图8～图10所示，树脂主面71和树脂背面72在z方向上分离并且彼此朝向相反侧。树脂主面71朝向z2方向，树脂背面72朝向z1方向。如图7所示，俯视来看，树脂背面72是围绕绝缘基板21A的背面212A和绝缘基板21B的背面212B的框状。各背面212A，212B从树脂背面72露出。如图3和图6～图10所示，多个树脂侧面731～734各自与树脂主面71和树脂背面72双方相连并且在z方向上被它们夹持。在本实施方式中，树脂侧面731、732在x方向上分离并且彼此朝向相反侧。树脂侧面731朝向x1方向，树脂侧面732朝向x2方向。树脂侧面733、734在y方向上分离并且彼此朝向相反侧。树脂侧面733朝向y1方向，树脂侧面734朝向y2方向。
包覆层90是将“导通部件”的至少一部分覆盖的层，由第二原材料构成。该第二原材料满足以下三个中的至少一个条件。(1)磁导率比构成“导通部件”的第一原材料高。(2)电阻率比第一原材料高。(3)介电损耗角正切大于0(比理想电介质的介电损耗角正切大)。关于这些，例如第一原材料是Cu。此时，作为磁导率比第一原材料高的第二原材料，例如可举出Ni、Co、Fe等磁性金属。作为电阻率比第一原材料高的第二原材料，例如可举出Ni、W、Mo等金属、导电性高分子、透明导电膜等。作为介电损耗角正切大于0的第二原材料，例如可举出电介质。另外，当使第二原材料的磁导率比第一原材料的磁导率高时，第二原材料的相对磁导率优选为例如10以上。当使第二原材料的电阻率比第一原材料的电阻率高时，第二原材料的电阻率例如优选为第一原材料的电阻率的两倍以上。关于上述条件(3)，第二原材料的介电损耗角正切优选为0.01以上。包覆层90的厚度没有特别限定，例如为1μm～5μm。当包覆层90由金属构成时，包覆层90例如由磁性体镀层等的镀层形成。
作为包覆层90，可以是第二原材料的磁导率比第一原材料的磁导率高且第二原材料的电阻率比第一原材料的电阻率高的磁性金属。作为包覆层90，可以是第二原材料的磁导率比第一原材料的磁导率高且第二原材料的介电损耗角正切大于0的结构。作为包覆层90，可以是第二原材料的电阻率比第一原材料的电阻率高且第二原材料的介电损耗角正切大于0的结构。作为包覆层90，可以是第二原材料的磁导率比第一原材料的磁导率高、第二原材料的电阻率比第一原材料的电阻率高、且第二原材料的介电损耗角正切大于0的结构。
如图1～图11所示，在本实施方式中，包覆层90具有第一部91和第二部92。第一部91将第一功率导线31的至少一部分覆盖。在本实施方式中，第一部91将第一功率导线31整个覆盖。如图11所示，当第一功率导线31作为主电路电流的路径发挥功能时，第一功率导线31的截面整周被第一部91覆盖。第二部92将第二功率导线32的至少一部分覆盖。在本实施方式中，第二部92将第二功率导线32整个覆盖。与第一部91同样地，当第二功率导线32作为主电路电流的路径发挥功能时，第二功率导线32的截面整周被第二部92覆盖。
接下来对上述半导体装置A1的作用效果进行说明。
通常当导体中流通交流电流时，越是靠近导体的表面，电流密度就越高(这被称为表皮效应)。交流电流的频率越高，表皮效应就越显著。在本实施方式中，在半导体装置A1中的构成主电路电流的路径的导通部件上设置有包覆层90。更具体而言，包覆层90设置于因表皮效应而交流电流的密度较高的部位。当构成包覆层90的第二原材料的磁导率比构成导通部件(第一功率导线31、第二功率导线32等)的第一原材料(Cu等)的磁导率高时，表皮效应的影响更加显著，电流路径的交流电阻提高。由此，使在包覆层90中流动的交流电流衰减，能够抑制振铃。另一方面，关于电流的低频成分，相对而言不易发生表皮效应。因此，不会因包覆层90而使电流的低频成分不当地衰减。另外，由于能够抑制振铃，因此能够使在半导体装置A1中设置的缓冲电路简化，能够提高半导体装置A1自身的可靠性。
另外，当构成包覆层90的第二原材料的电阻率比构成导通部件(第一功率导线31、第二功率导线32等的)的第一原材料(Cu等)的电阻率高时，也能够使在包覆层90中流动的交流电流衰减，抑制振铃。如上所述，电流的低频成分不会因包覆层90而不当地衰减。
另外，构成包覆层90的第二原材料的介电损耗角正切大于0(比理想电介质的介电损耗角正切大)时，能够将在包覆层90中流动的交流电流的能量作为介电损失进行消耗，抑制振铃。
通过以上所述的第二原材料的磁导率、电阻率和介电损耗角正切的相关条件而得到的各效果能够彼此独立地实现。因此，不限于仅满足第二原材料的磁导率、电阻率和介电损耗角正切的相关条件的任一个的结构，满足任意两个的结构、或者满足全部三个的结构，也能够更加有效地抑制振铃。
图12～图21示出了本公开的变形例和其他的实施方式。在这些图中对于和上述实施方式相同或类似的要素标记了相同符号。
图12示出了半导体装置A1的第一变形例。在本变形例的半导体装置A11中，包覆层90的结构与上述例不同。若以包覆层90的一部分即第一部91为例进行说明，则是本变形例中，在主电路电流流通的截面上，第一部91不是将第一功率导线31的截面整周覆盖，而是仅覆盖了其一部分。更具体而言，第一部91仅覆盖了第一功率导线31的呈矩形的截面的三边(上边和两个侧边)，没有覆盖剩余的一边(底边)(即底边从第一部91露出)。此外，上述三边(上边和两个侧边)各自被第一部91完全覆盖。
图13示出了半导体装置A1的第二变形例。若以包覆层90的一部分即第一部91为例进行说明，则是本变形例中，在主电路电流流通的截面上，第一部91形成于第一功率导线31的截面整周，各边(上边、两个侧边、和底边)都部分地从第一部91露出(换言之，被第一部91部分地覆盖)。在图示例中，第一部91具有沿着呈矩形的截面整周彼此分离配置的多个空隙部。并且该多个空隙部包含与所述截面的各边对应的一个或两个以上的空隙部。作为这样的第一部91(包覆层90)，例如可以是形成有多个小孔或狭缝的结构。或者，也能够使第一部91(包覆层90)构成为彼此分离的多个小区域的集合体。
也能够利用半导体装置A11、A12抑制振铃。从这些变形例可以理解，包覆层90的具体结构没有特别限定。即使是包覆层90覆盖导通部件的一部分的结构(图12、图13)，也能够根据设置包覆层90的区域的位置或大小等而获得抑制振铃的效果。
图14～图16示出了本公开的第二实施方式的半导体装置。在本实施方式的半导体装置A2中，包覆层90的结构与上述半导体装置A1的包覆层90不同。
在第二实施方式中，第一部91覆盖了第一功率导线31的一部分，第二部92覆盖了第二功率导线32的一部分。更具体而言，第一部91不覆盖第一功率导线31中的构成第一半导体元件10A和电容器81的路径的部分。即，第一部91覆盖第一功率导线31的端子部312，而不覆盖焊垫部311。
另外，第二部92不覆盖第二功率导线32中的构成第二半导体元件10B和电容器81的路径的部分。即，第二部92覆盖第二功率导线32的端子部322和焊垫部321的连接部321c，而不覆盖连结部321a和多个延伸部321b。
采用第二实施方式，也能够抑制振铃。对于第一功率导线31和第二功率导线32中的构成仅流通电容器81的充放电电流的路径的部分而言，其电阻与电容器81的ESR等价。即，该路径是对电容器81急速流通充放电电流的路径，因此交流电阻过高是不利的。对于这一点而言，如上述结构那样第一部91和第二部92分别将第一功率导线31和第二功率导线32的一部分覆盖，对于进行电容器81上的急速充放电是优选的。
图17～图19示出了本公开的第三实施方式的半导体装置。在本实施方式的半导体装置A3中，包覆层90的结构与上述的半导体装置A1、A2的包覆层90不同。
在第三实施方式中，包覆层90包含：第一部91、第二部92、第三部93、第四部94、第五部95和第六部96。第一部91和第二部92是与半导体装置A1中的第一部91和第二部92同样的结构。
第三部93覆盖了作为第一金属层的导电性基板22A的铜膜220n。第四部94覆盖了第一隔垫26A。第五部95覆盖了作为第二金属层的导电性基板22B的铜膜220n。第六部96覆盖了多个中间导线40。在图示例中，第三部93覆盖了铜膜220n中的除与石墨基板220m的接合面以外的部分。第五部95覆盖了铜膜220n中的除与石墨基板220m的接合面以外的部分。
采用第三实施方式也能够抑制振铃。另外，由本实施方式可以理解，包覆层90能够根据所要求的振铃抑制程度、半导体装置的结构而适当变更设置部位。
图20和图21示出了本公开的第四实施方式的半导体装置。在本实施方式的半导体装置A4中，第一功率导线31和第二功率导线32的结构与上述实施方式不同。
在第四实施方式中，沿着z方向来看，第一功率导线31的端子部312和第二功率导线32的端子部322彼此重叠。端子部312被第一部91覆盖，端子部322被第二部92覆盖。在端子部312和端子部322之间设置有绝缘体89。当端子部312与端子部322之间被施加预定的电压时，绝缘体89用于使它们彼此绝缘。
在第四实施方式中，构成包覆层90的第二原材料由至少介电损耗角正切大于0的(比理想电介质的介电损耗角正切大的)材质构成，例如介电损耗角正切为0.01以上。采用这种结构的包覆层90时，利用端子部312及端子部322和介于它们之间的包覆层90和绝缘体89，实现了具有静电电容的部位、即具有与电容器类似的电气结构的部位。
采用第四实施方式，也能够抑制振铃。另外，由端子部312及端子部322和介于它们之间的包覆层90及绝缘体89构成的静电电容能够获得与电容器81的叠加效果，进一步提高向第一功率导线31和第二功率导线32之间施加的电源电压(输入电压)的稳定化效果。
本公开的半导体装置不限于上述的实施方式和变形例。本公开的半导体装置的各部的具体结构可以自由地进行多种设计变更。
本公开的半导体装置包含以下的附录所述的实施方式。
附录1.
半导体装置具备：
至少一个半导体元件，其具有开关功能；
导通部件，其成为由所述半导体元件开关的电流路径，且由第一原材料构成；以及
包覆层，其覆盖所述导通部件的至少一部分，且由第二原材料构成，
所述第二原材料满足以下三个条件中的至少一个条件，即：
(a)磁导率比所述第一原材料高；
(b)电阻率比所述第一原材料高；以及
(c)介电损耗角正切大于0。
附录2.
关于附录1所述的半导体装置，
所述第二原材料是磁导率比所述第一原材料高且电阻率比所述第一原材料高的磁性导电体。
附录3.
关于附录2所述的半导体装置，
所述第二原材料的介电损耗角正切大于0。
附录4.
关于附录1所述的半导体装置，
所述第二原材料的磁导率比所述第一原材料高且介电损耗角正切大于0。
附录5.
关于附录1所述的半导体装置，
所述第二原材料的电阻率比所述第一原材料高且介电损耗角正切大于0。
附录6.
关于附录1至5中任一项所述的半导体装置，
所述包覆层的厚度为1μm～5μm。
附录7.
关于附录1至6中任一项所述的半导体装置，
所述第二原材料的相对磁导率为10以上。
附录8.
关于附录1至7中任一项所述的半导体装置，
所述第二原材料的电阻率为所述第一原材料的电阻率的两倍以上。
附录9.
关于附录1至8中任一项所述的半导体装置，
所述第二原材料的介电损耗角正切为0.01以上。
附录10.
关于附录1至9中任一项所述的半导体装置，
还具备电容器，该电容器具有电连接用的第一端和第二端，
所述至少一个半导体元件是构成半桥的多个半导体元件，该半桥包含至少一组上臂和下臂，
所述多个半导体元件包含所述上臂所含的第一半导体元件和所述下臂所含的第二半导体元件，
所述导通部件包含：第一金属层，其与所述第一半导体元件的漏极电极连接；第一功率导线，其与所述第一金属层连接；以及第二功率导线，其与所述第二半导体元件的源极电极连接，
所述电容器的所述第一端与所述第一功率导线连接，所述电容器的所述第二端与所述第二功率导线连接，
所述包覆层包含覆盖所述第一功率导线的第一部和覆盖所述第二功率导线的第二部。
附录11.
关于附录10所述的半导体装置，
所述第一功率导线包含构成所述第一半导体元件与所述电容器的路径的部分，所述第一功率导线的该部分未被所述第一部覆盖。
附录12.
关于附录10或11所述的半导体装置，
所述第二功率导线包含构成所述第二半导体元件与所述电容器的路径的部分，所述第二功率导线的该部分未被所述第二部覆盖。
附录13.
关于附录10至12中任一项所述的半导体装置，
所述包覆层包含覆盖所述第一金属层的第三部。
附录14.
关于附录10至13中任一项所述的半导体装置，
所述导通部件包含：第二金属层，其与所述第二半导体元件的漏极电极连接；以及第三功率导线，其与所述第二金属层连接，
所述第二金属层和所述第三功率导线未被所述包覆层覆盖。
附录15.
关于附录14所述的半导体装置，
所述导通部件包含与所述第一半导体元件的源极电极和所述第二金属层连接的中间导线，所述中间导线未被所述包覆层覆盖。
附录16.
关于附录10至15中任一项所述的半导体装置，
所述导通部件包含介于所述第一金属层与所述第一功率导线之间的第一隔垫，
所述包覆层包含覆盖所述第一隔垫的第四部。
附录17.
关于附录10至16中任一项所述的半导体装置，
所述导通部件包含介于所述第二半导体元件的源极电极与所述第二功率导线之间的导体。
附录18.
关于附录1至17中任一项所述的半导体装置，
所述半导体元件是SiC MOSET、SiC IGBT、Si MOSFET、Si IGBT和GaN HEMT中的任一个。
符号说明
A1、A11、A12、A2、A3、A4—半导体装置；10—半导体元件；10A—第一半导体元件；10B—第二半导体元件；11—主面电极；12—漏极电极(背面电极)；13—绝缘膜；20—支撑基板；21、21A、21B—绝缘基板；22A、22B—导电性基板；23A、23B—绝缘层；24A、24B—栅极层；25A、25B—驱动源极层；26A—第一隔垫；31—第一功率导线；32—第二功率导线；33—第三功率导线；34A、34B—栅极导线；35A、35B—驱动源极导线；36—虚设导线；40—中间导线；41—第一接合部；42—第二接合部；43—联络部；50—引线部件；51—栅极引线；52—驱动源极引线；53—第一连接引线；54—第二连接引线；60—导电块；61—第一块；62—第二块；70—封固树脂；71—树脂主面；72—树脂背面；81—电容器；89—绝缘体；90—包覆层；91—第一部；92—第二部；93—第三部；94—第四部；95—第五部；96—第六部；101—元件主面；102—元件背面；111—源极电极；112—栅极电极；113—驱动源极电极；211A、211B—主面；212A、212B—背面；220A、220B—基板接合材料；220m—石墨基板；220n—铜膜；221A、221B—主面；222A、222B—背面；260A—隔垫接合材料；260B—隔垫接合材料；311、321、331、341、351、361—焊垫部；312、322、332、342、352、362—端子部；321a—连结部；321b—延伸部；321c—连接部；731、732、733、734—树脂侧面。

Claims (18)

1.一种半导体装置，其特征在于，具备：
至少一个半导体元件，其具有开关功能；
导通部件，其成为由所述半导体元件开关的电流路径，且由第一原材料构成；以及
包覆层，其覆盖所述导通部件的至少一部分，且由第二原材料构成，
所述第二原材料满足以下三个条件中的至少一个条件，即：
(a)磁导率比所述第一原材料高；
(b)电阻率比所述第一原材料高；以及
(c)介电损耗角正切大于0。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第二原材料是磁导率比所述第一原材料高且电阻率比所述第一原材料高的磁性导电体。
3.根据权利要求2所述的半导体装置，其特征在于，
所述第二原材料的介电损耗角正切大于0。
4.根据权利要求1所述的半导体装置，其特征在于，
所述第二原材料的磁导率比所述第一原材料高且介电损耗角正切大于0。
5.根据权利要求1所述的半导体装置，其特征在于，
所述第二原材料的电阻率比所述第一原材料高且介电损耗角正切大于0。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述包覆层的厚度为1μm～5μm。
7.根据权利要求1至6中任一项所述的半导体装置，其特征在于，
所述第二原材料的相对磁导率为10以上。
8.根据权利要求1至7中任一项所述的半导体装置，其特征在于，
所述第二原材料的电阻率为所述第一原材料的电阻率的两倍以上。
9.根据权利要求1至8中任一项所述的半导体装置，其特征在于，
所述第二原材料的介电损耗角正切为0.01以上。
10.根据权利要求1至9中任一项所述的半导体装置，其特征在于，
还具备电容器，该电容器具有电连接用的第一端和第二端，
所述至少一个半导体元件是构成半桥的多个半导体元件，该半桥包含至少一组上臂和下臂，
所述多个半导体元件包含所述上臂所含的第一半导体元件和所述下臂所含的第二半导体元件，
所述导通部件包含：第一金属层，其与所述第一半导体元件的漏极电极连接；第一功率导线，其与所述第一金属层连接；以及第二功率导线，其与所述第二半导体元件的源极电极连接，
所述电容器的所述第一端与所述第一功率导线连接，所述电容器的所述第二端与所述第二功率导线连接，
所述包覆层包含覆盖所述第一功率导线的第一部和覆盖所述第二功率导线的第二部。
11.根据权利要求10所述的半导体装置，其特征在于，
所述第一功率导线包含构成所述第一半导体元件与所述电容器的路径的部分，所述第一功率导线的该部分未被所述第一部覆盖。
12.根据权利要求10或11所述的半导体装置，其特征在于，
所述第二功率导线包含构成所述第二半导体元件与所述电容器的路径的部分，所述第二功率导线的该部分未被所述第二部覆盖。
13.根据权利要求10至12中任一项所述的半导体装置，其特征在于，
所述包覆层包含覆盖所述第一金属层的第三部。
14.根据权利要求10至13中任一项所述的半导体装置，其特征在于，
所述导通部件包含：第二金属层，其与所述第二半导体元件的漏极电极连接；以及第三功率导线，其与所述第二金属层连接，
所述第二金属层和所述第三功率导线未被所述包覆层覆盖。
15.根据权利要求14所述的半导体装置，其特征在于，
所述导通部件包含与所述第一半导体元件的源极电极和所述第二金属层连接的中间导线，所述中间导线未被所述包覆层覆盖。
16.根据权利要求10至15中任一项所述的半导体装置，其特征在于，
所述导通部件包含介于所述第一金属层与所述第一功率导线之间的第一隔垫，
所述包覆层包含覆盖所述第一隔垫的第四部。
17.根据权利要求10至16中任一项所述的半导体装置，其特征在于，
所述导通部件包含介于所述第二半导体元件的源极电极与所述第二功率导线之间的导体。
18.根据权利要求1至17中任一项所述的半导体装置，其特征在于，
所述半导体元件是SiC MOSET、SiCIGBT、SiMOSFET、SiIGBT和GaN HEMT中的任一个。
CN202180024426.9A 2020-03-30 2021-03-17 半导体装置 Pending CN115335988A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020060295 2020-03-30
JP2020-060295 2020-03-30
PCT/JP2021/010866 WO2021200166A1 (ja) 2020-03-30 2021-03-17 半導体装置

Publications (1)

Publication Number Publication Date
CN115335988A true CN115335988A (zh) 2022-11-11

Family

ID=77929262

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180024426.9A Pending CN115335988A (zh) 2020-03-30 2021-03-17 半导体装置

Country Status (5)

Country Link
US (1) US20230146758A1 (zh)
JP (1) JPWO2021200166A1 (zh)
CN (1) CN115335988A (zh)
DE (1) DE112021002114T5 (zh)
WO (1) WO2021200166A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN218160360U (zh) * 2022-09-28 2022-12-27 采埃孚股份公司 一种半桥功率器件及半桥功率模组

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3394448B2 (ja) * 1998-06-10 2003-04-07 株式会社日立製作所 パワー半導体装置およびそれを用いた電力変換装置
JP2001326300A (ja) * 2000-05-18 2001-11-22 Nissan Motor Co Ltd 半導体装置
JP2007049104A (ja) * 2005-08-08 2007-02-22 Dotetsu Gokin Kk 電磁遮蔽方法および電磁遮蔽部材
JP2011204863A (ja) 2010-03-25 2011-10-13 On Semiconductor Trading Ltd 半導体装置およびその製造方法
JP6425380B2 (ja) * 2013-12-26 2018-11-21 ローム株式会社 パワー回路およびパワーモジュール

Also Published As

Publication number Publication date
DE112021002114T5 (de) 2023-01-19
JPWO2021200166A1 (zh) 2021-10-07
WO2021200166A1 (ja) 2021-10-07
US20230146758A1 (en) 2023-05-11

Similar Documents

Publication Publication Date Title
US8546926B2 (en) Power converter
JPH0846073A (ja) 半導体装置
US20230207440A1 (en) Semiconductor device
US11942449B2 (en) Semiconductor arrangement and method for producing the same
CN115335988A (zh) 半导体装置
US11955440B2 (en) Semiconductor device with detection conductor
US11062981B2 (en) Bidirectional switch and bidirectional switch device including the switch
WO2022070741A1 (ja) 半導体装置
JP2021190556A (ja) 半導体装置の実装構造
WO2022074971A1 (ja) 半導体装置
WO2023243418A1 (ja) 半導体装置
US20240258248A1 (en) Semiconductor device
US20230275006A1 (en) Semiconductor apparatus
WO2022153806A1 (ja) 半導体装置
US20220102264A1 (en) Semiconductor device
WO2023199808A1 (ja) 半導体装置
WO2024116743A1 (ja) 半導体装置
US20240030080A1 (en) Semiconductor device
WO2021187409A1 (ja) 半導体装置
US11538795B2 (en) Cascode semiconductor device and method of manufacture
US20240056073A1 (en) Semiconductor device
WO2022145250A1 (ja) 半導体装置
WO2024057876A1 (ja) 半導体装置
WO2024150668A1 (ja) 半導体装置
US20230230904A1 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination