CN115207130B - 一种侧壁栅双沟槽碳化硅mosfet及其制备方法 - Google Patents
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- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 101
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 100
- 238000002360 preparation method Methods 0.000 title claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 238000000407 epitaxy Methods 0.000 claims description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 238000004528 spin coating Methods 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供了一种侧壁栅双沟槽碳化硅MOSFET及其制备方法，包括：漏极，碳化硅衬底，碳化硅N外延，位于所述碳化硅N外延上方的第一P+区和第二P+区，位于所述第一P+区上方对称设置的栅氧区、栅极以及N沟道，位于所述栅氧区、栅极以及N沟道侧面的Pwell区和N+区，位于所述Pwell区和N+区上方的源极；其中，所述第一P+区的宽度大于所述第二P+区的宽度，且第一P+区的深度等于所述第二P+区的深度。本发明通过制备5‑10μm的宽碳化硅沟槽，及2‑3μm的窄沟槽，在宽沟槽中的侧壁制备栅氧，底部用作二极管的阳极，窄沟槽整体作为二极管阳极，对栅氧形成电场保护，防止拐角处栅氧被电场击穿。
Description
技术领域
本发明涉及碳化硅沟槽MOSFET制备技术领域，具体涉及一种侧壁栅双沟槽碳化硅MOSFET及其制备方法。
背景技术
半半导体器件是导电性介于良导电体与绝缘体之间，利用半导体材料特殊电特性来完成特定功能的电子器件，可用来产生、控制、接收、变换、放大信 号和进行能量转换。半导体技术一直是推动电力电子行业发展的决定性力量，功率硅器件的应用已经相当成熟，但随着日益增长的行业需求，硅器件由于其本身物理特性的限制，已经开始不适用于一些高压、高温、高效率及高功率密度的应用场合。
半导体器件碳化硅(SiC)材料因其优越的物理特性，开始受到人们的关注和研究，碳化硅材料较高的热导率决定了其高电流密度的特性，较高的禁带宽度又决定了SiC 器件的高击穿场强和高工作温度。
目前，沟槽型碳化硅MOSFET是主流，然而在现有技术的制备方案中制备出的沟槽型碳化硅MOSFET对栅氧的电场保护不够，特别是拐角处的栅氧容易被电场击穿。
发明内容
有鉴于此，本发明提供了一种侧壁栅双沟槽碳化硅MOSFET制备方法，解决了现有技术中沟槽型碳化硅MOSFET对栅氧的电场保护不够，特别是拐角处的栅氧容易被电场击穿的技术问题。
为了实现上述目的，本发明提供了一种侧壁栅双沟槽碳化硅MOSFET，包括：漏极，位于所述漏极上方的碳化硅衬底，位于所述碳化硅衬底上方的碳化硅N外延，位于所述碳化硅N外延上方的第一P+区和第二P+区，位于所述第一P+区上方对称设置的栅氧区、栅极以及N沟道，位于所述栅氧区、栅极以及N沟道侧面的Pwell区和N+区，位于所述Pwell区和N+区上方的源极；
其中，所述第一P+区的宽度大于所述第二P+区的宽度，且第一P+区的深度等于所述第二P+区的深度。
优选的，所述第二P+区的上方对称设置有Pwell区和N+区。
优选的，所述N+区位于所述Pwell区的上方。
为了实现上述目的，本发明还提供了一种侧壁栅双沟槽碳化硅MOSFET的制备方法，包括如下步骤：
通过注入或外延的方式制作Pwell区，并沉积碳化硅沟槽刻蚀得到混合掩膜层，旋涂光刻胶并光刻，随后对混合掩膜层进行刻蚀，去除光刻胶，得到至少一个宽沟槽和一个窄沟槽；
在混合掩膜层的作用下，刻蚀碳化硅，形成至少一个5-10μm宽的碳化硅沟槽和至少一个2-3μm的窄碳化硅沟槽；
沉积侧壁保护层；
干法刻蚀侧壁保护层至碳化硅暴露出，通过光刻胶，刻蚀掉窄碳化硅沟槽处的侧壁保护层；
去除光刻胶，在混合掩膜层及宽碳化硅沟槽处的侧壁保护层的作用下，进行高温铝离子注入，形成高浓度的第一P+区和第二P+区，其中，宽碳化硅沟槽的底部被第一P+区覆盖，窄碳化硅沟槽的侧壁和底部被第二P+区覆盖；
清除剩余的侧壁保护层和混合掩膜层，旋涂光刻胶，调整曝光强度，露出表面碳化硅层，保留孔内的光刻胶，在光刻胶的掩膜下进行氮离子注入，形成N+区，去除光刻胶；
制备栅氧，并沉积1-2μm的多晶硅，无掩膜刻蚀多晶硅，至暴露出底部及顶部的栅氧，沉积隔离介质层，填充宽沟槽，通过光刻胶掩膜，刻蚀隔离介质层及栅氧区，形成多晶硅的电隔离层，沉积金属定义栅极、源极和漏极。
采用上述实施例的有益效果是：
本发明通过制备5-10μm的宽碳化硅沟槽，及2-3μm的窄沟槽，在宽沟槽中的侧壁制备栅氧，底部用作二极管的阳极，窄沟槽整体作为二极管阳极，两阳极间夹杂侧壁MOSFET，对栅氧形成电场保护，防止拐角处栅氧被电场击穿。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的侧壁栅双沟槽碳化硅MOSFET制备方法中步骤S1执行后侧壁栅双沟槽碳化硅MOSFET一实施例的结构变化示意图；
图2为本发明提供的侧壁栅双沟槽碳化硅MOSFET制备方法中步骤S2执行后侧壁栅双沟槽碳化硅MOSFET一实施例的结构变化示意图；
图3为本发明提供的侧壁栅双沟槽碳化硅MOSFET制备方法中步骤S3执行后侧壁栅双沟槽碳化硅MOSFET一实施例的结构变化示意图；
图4为本发明提供的侧壁栅双沟槽碳化硅MOSFET制备方法中步骤S4执行后侧壁栅双沟槽碳化硅MOSFET一实施例的结构变化示意图；
图5为本发明提供的侧壁栅双沟槽碳化硅MOSFET制备方法中步骤S5执行后侧壁栅双沟槽碳化硅MOSFET一实施例的结构变化示意图；
图6为本发明提供的侧壁栅双沟槽碳化硅MOSFET制备方法中步骤S6执行后侧壁栅双沟槽碳化硅MOSFET一实施例的结构变化示意图；
图7为本发明提供的侧壁栅双沟槽碳化硅MOSFET制备方法中步骤S7执行后侧壁栅双沟槽碳化硅MOSFET一实施例的结构变化示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了解决现有技术中的技术问题，本发明提供了一种侧壁栅双沟槽碳化硅MOSFET，请参阅图7，此图7为本发明提供的侧壁栅双沟槽碳化硅MOSFET的制备完成的最终实施例附图。
具体的，该侧壁栅双沟槽碳化硅MOSFET，包括：漏极110，位于所述漏极110上方的碳化硅衬底101，位于所述碳化硅衬底101上方的碳化硅N外延102，位于所述碳化硅N外延102上方的第一P+区1071和第二P+区1072，位于所述第一P+区1071上方对称设置的栅氧区111、栅极112以及N沟道113，位于所述栅氧区111、栅极112以及N沟道113侧面的Pwell区103和N+区108，位于所述Pwell区103和N+区108上方的源极109；
其中，所述第一P+区1071的宽度大于所述第二P+区1072的宽度，且第一P+区1071的深度等于所述第二P+区1072的深度，所述N+区108位于所述Pwell区103的上方，所述第二P+区1072的上方对称设置有Pwell区103和N+区108。
在本实施例中，本发明通过制备5-10μm的宽碳化硅沟槽105，及2-3μm的窄沟槽，在宽沟槽中的侧壁制备栅氧，底部用作二极管的阳极，窄沟槽整体作为二极管阳极，两阳极间夹杂侧壁MOSFET，对栅氧形成电场保护，防止拐角处栅氧被电场击穿。
为了制备该侧壁栅双沟槽碳化硅MOSFET，在本发明的实施例中，请参阅图1-图7，本发明还提供了一种侧壁栅双沟槽碳化硅MOSFET制备方法，包括如下步骤：
S1、通过注入或外延的方式制作Pwell区103，并沉积碳化硅沟槽105刻蚀得到混合掩膜层104，旋涂光刻胶并光刻，随后对混合掩膜层104进行刻蚀，去除光刻胶，请查阅图1，可得到至少一个宽沟槽结构和一个窄沟槽结构；在具体实施时，首先，选择碳化硅衬底101，并通过碳化硅N外延102上方注入P型离子制作得到上述Pwell区103，然后，根据刻蚀选择比注入硅化物与Ni的混合层，且混合层Ni在顶部，硅化物在底部，即得到混合掩膜层104，其充当刻蚀掩膜层及注入阻挡层，之后旋涂光刻胶并光刻，随后对混合掩膜层104进行刻蚀，去除光刻胶，其中，硅化物选择二氧化硅且厚度选择为较厚的2微米左右，Ni层可选择较薄的0.5微米左右；
S2、在混合掩膜层104的作用下，刻蚀碳化硅，形成至少一个5-10μm的宽碳化硅沟槽105和至少一个2-3μm的窄碳化硅沟槽105，请参阅图2，该5-10μm宽的碳化硅沟槽105和2-3μm的窄碳化硅沟槽105刻蚀掉了混合掩膜层104的一部分、Pwell区103的一部分以及碳化硅N外延102的一部分；
S3、沉积侧壁保护层106，请参阅图3，其中，侧壁保护层106的材料可选择氮化硅或者二氧化硅；
S4、干法刻蚀侧壁保护层106至碳化硅暴露出，通过光刻胶，刻蚀掉窄碳化硅沟槽105处的侧壁保护层106，请参阅图4，此步骤通过刻蚀掉窄碳化硅沟槽105处的侧壁保护层106，从而使得后续P+的注入能够包覆所述窄碳化硅沟槽105；
S5、去除光刻胶，在混合掩膜层104及宽碳化硅沟槽105处的侧壁保护层106的作用下，进行高温铝离子注入，形成高浓度的第一P+区1071和第二P+区1072，其中，宽碳化硅沟槽105的底部被第一P+区1071覆盖，窄碳化硅沟槽105的侧壁和底部被第二P+区1072覆盖，请参阅图5，可见，所述第一P+区1071的宽度大于所述第二P+区1072的宽度，且第一P+区1071的深度等于所述第二P+区1072的深度，且所述第一P+区1071的宽度小于宽碳化硅沟槽105的宽度，而所述第二P+区1072的宽度大于窄碳化硅沟槽105的宽度；
S6、清除剩余的侧壁保护层106和混合掩膜层104，旋涂光刻胶，调整曝光强度，露出表面碳化硅层，保留孔内的光刻胶，在光刻胶的掩膜下进行氮离子注入，形成N+区108，去除光刻胶，请参阅图6，可见，所述N+区108位于所述Pwell区103的上方；
S7、制备栅氧，并沉积1-2μm的多晶硅，无掩膜刻蚀多晶硅，至暴露出底部及顶部的栅氧，沉积隔离介质层，填充宽沟槽，通过光刻胶掩膜，刻蚀隔离介质层及栅氧区111，形成多晶硅的电隔离层，沉积金属定义栅极112、源极109和漏极110，制备得到最终的侧壁栅双沟槽碳化硅MOSFET，请查阅图7，可见，该侧壁栅双沟槽碳化硅MOSFET包含有5-10μm的宽碳化硅沟槽105及2-3μm的窄沟槽，在宽碳化硅沟槽105中的侧壁制备栅氧，底部用作二极管的阳极，窄碳化硅沟槽105整体作为二极管阳极，两阳极间夹杂侧壁MOSFET，对栅氧形成电场保护，防止拐角处栅氧被电场击穿。
综上所述，本发明通过制备5-10μm的宽碳化硅沟槽及2-3μm的窄沟槽，在宽碳化硅沟槽中的侧壁制备栅氧，底部用作二极管的阳极，窄碳化硅沟槽整体作为二极管阳极，两阳极间夹杂侧壁MOSFET，对栅氧形成电场保护，防止拐角处栅氧被电场击穿。
以上对本发明所提供的侧壁栅双沟槽碳化硅MOSFET制备方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (3)
1.一种侧壁栅双沟槽碳化硅MOSFET的制备方法，其特征在于，所述侧壁栅双沟槽碳化硅MOSFET包括：漏极，位于所述漏极上方的碳化硅衬底，位于所述碳化硅衬底上方的碳化硅N外延，位于所述碳化硅N外延上方的第一P+区和第二P+区，位于所述第一P+区上方对称设置的栅氧区、栅极以及N沟道，位于所述栅氧区、栅极以及N沟道侧面的Pwell区和N+区，位于所述Pwell区和N+区上方的源极；
其中，所述第一P+区的宽度大于所述第二P+区的宽度，且第一P+区的深度等于所述第二P+区的深度；
所述侧壁栅双沟槽碳化硅MOSFET的制备方法包括如下步骤：
通过注入或外延的方式制作Pwell区，并根据刻蚀选择比注入硅化物与Ni的混合层，且混合层Ni在顶部，硅化物在底部，得到混合掩膜层，在混合掩膜层的作用下进行碳化硅刻蚀，形成至少一个5-10μm宽的碳化硅沟槽和至少一个2-3μm的窄碳化硅沟槽；
沉积侧壁保护层；
干法刻蚀侧壁保护层至碳化硅暴露出，通过光刻胶，刻蚀掉窄碳化硅沟槽处的侧壁保护层；
去除光刻胶，在混合掩膜层及宽碳化硅沟槽处的侧壁保护层的作用下，进行高温铝离子注入，形成高浓度的第一P+区和第二P+区，其中，宽碳化硅沟槽的底部被第一P+区覆盖，窄碳化硅沟槽的侧壁和底部被第二P+区覆盖；
清除剩余的侧壁保护层和混合掩膜层，旋涂光刻胶，调整曝光强度，露出表面碳化硅层，保留孔内的光刻胶，在光刻胶的掩膜下进行氮离子注入，形成N+区，去除光刻胶；
制备栅氧，并沉积1-2μm的多晶硅，无掩膜刻蚀多晶硅，至暴露出底部及顶部的栅氧，沉积隔离介质层，填充宽沟槽，通过光刻胶掩膜，刻蚀隔离介质层及栅氧区，形成多晶硅的电隔离层，沉积金属定义栅极、源极和漏极。
2.根据权利要求1所述的侧壁栅双沟槽碳化硅MOSFET的制备方法，其特征在于，所述第二P+区的上方对称设置有Pwell区和N+区。
3.根据权利要求1所述的侧壁栅双沟槽碳化硅MOSFET的制备方法，其特征在于，所述N+区位于所述Pwell区的上方。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211104392.7A CN115207130B (zh) | 2022-09-09 | 2022-09-09 | 一种侧壁栅双沟槽碳化硅mosfet及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211104392.7A CN115207130B (zh) | 2022-09-09 | 2022-09-09 | 一种侧壁栅双沟槽碳化硅mosfet及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115207130A CN115207130A (zh) | 2022-10-18 |
| CN115207130B true CN115207130B (zh) | 2023-01-13 |
Family
ID=83572753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211104392.7A Active CN115207130B (zh) | 2022-09-09 | 2022-09-09 | 一种侧壁栅双沟槽碳化硅mosfet及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115207130B (zh) |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2682272B2 (ja) * | 1991-06-27 | 1997-11-26 | 三菱電機株式会社 | 絶縁ゲート型トランジスタ |
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| CN111403487B (zh) * | 2020-05-07 | 2024-02-06 | 创能动力科技有限公司 | 一种集成mosfet及二极管的半导体装置及其制造方法 |
| CN114284358A (zh) * | 2021-12-20 | 2022-04-05 | 北京大学 | 一种碳化硅功率器件及其制备方法 |
| CN114937693B (zh) * | 2022-07-25 | 2022-10-28 | 深圳市威兆半导体股份有限公司 | 一种具有双沟道二极管的沟槽栅SiC MOSFET器件及其制备方法 |
-
2022
- 2022-09-09 CN CN202211104392.7A patent/CN115207130B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN115207130A (zh) | 2022-10-18 |
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| GR01 | Patent grant | ||
| GR01 | Patent grant |