CN115207129B - 一种侧壁栅抗负压的双沟槽碳化硅mosfet及其制备方法 - Google Patents
一种侧壁栅抗负压的双沟槽碳化硅mosfet及其制备方法 Download PDFInfo
- Publication number
- CN115207129B CN115207129B CN202211103078.7A CN202211103078A CN115207129B CN 115207129 B CN115207129 B CN 115207129B CN 202211103078 A CN202211103078 A CN 202211103078A CN 115207129 B CN115207129 B CN 115207129B
- Authority
- CN
- China
- Prior art keywords
- silicon carbide
- region
- groove
- photoresist
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 102
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 101
- 238000002360 preparation method Methods 0.000 title abstract description 6
- 238000000034 method Methods 0.000 claims abstract description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 45
- 229920002120 photoresistant polymer Polymers 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 238000000407 epitaxy Methods 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 5
- 239000007924 injection Substances 0.000 claims description 5
- 238000001259 photo etching Methods 0.000 claims description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 238000004528 spin coating Methods 0.000 claims description 3
- 238000009987 spinning Methods 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 239000011241 protective layer Substances 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract 1
- 229910052760 oxygen Inorganic materials 0.000 abstract 1
- 239000001301 oxygen Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000009286 beneficial effect Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000010248 power generation Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供了一种侧壁栅抗负压的双沟槽碳化硅MOSFET及其制备方法，包括：位于碳化硅N外延上方的第一P+区和第二P+区，第一P+区的宽度大于第二P+区的宽度，且第一P+区的深度大于第二P+区的深度，第一P+区内包覆有对称的硅的氧化物。本发明通过先制备碳化硅沟槽，刻蚀碳化硅，再次打开掩膜版，加宽宽沟槽，并开孔窄沟槽，刻蚀窄沟槽，宽沟槽内形成凹形结构，形成了深浅交错的两阳极间夹杂侧壁MOSFET，深沟槽间夹杂着浅沟槽，两深沟槽相互耗尽，深浅沟槽进一步耗尽，深沟槽处底部电位低于浅沟槽，导致侧壁N区处的电场低，在栅极关闭的过程中，保持低电位，栅氧两端的电压差不大，有利于栅极进一步加负电压进一步降低。
Description
技术领域
本发明涉及碳化硅沟槽MOSFET制备技术领域，具体涉及一种侧壁栅抗负压的双沟槽碳化硅MOSFET及其制备方法。
背景技术
在碳化硅功率半导体器件具有耐压高、热稳定好、开关损耗低、功率密度高等特点，被广泛应用在电动汽车、风能发电、光伏发电等新能源领域。目前常用的碳化硅功率半导体器件主要包括：碳化硅SBD(SchottkyBarrierDiode，肖特基二极管)与碳化硅MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应管)，其中碳化硅MOSFET器件属于单级器件，开通关断速度较快，对栅极可靠性提出了更高的要求。
碳化硅(SiC)材料因其优越的物理特性，开始受到人们的关注和研究，由此衍生出碳化硅MOSFET，其是现代电力电子器件的重要组成部分，由于其具有高频高功率密度的特点，可以大幅缩减电源体积，并提升转换效率，目前，沟槽型碳化硅MOSFET是主流，然而在现有技术的制备方案中制备出的沟槽型碳化硅MOSFET栅极在抗负电压上存在一定缺陷。
因此，有必要研究出新的制备方案来提高栅极抗负电压的能力，以提高沟槽碳化硅MOSFET的。
发明内容
有鉴于此，本发明提供了一种侧壁栅抗负压的双沟槽碳化硅MOSFET制备方法，解决了现有技术中沟槽型碳化硅MOSFET栅极在抗负电压上存在缺陷的技术问题。
为了实现上述目的，本发明提供了一种侧壁栅抗负压的双沟槽碳化硅MOSFET，包括：漏极，位于所述漏极上方的碳化硅衬底，位于所述碳化硅衬底上方的碳化硅N外延，位于所述碳化硅N外延上方的第一P+区和第二P+区，位于所述第一P+区上方对称设置的栅氧区、栅极以及N沟道，位于所述栅氧区、栅极以及N沟道侧面的Pwell区和N+区，位于所述Pwell区和N+区上方的源极；
其中，所述第一P+区的宽度大于所述第二P+区的宽度，且第一P+区的深度大于所述第二P+区的深度，所述第一P+区内包覆有对称的硅的氧化物。
进一步的，所述第二P+区的上方对称设置有Pwell区和N+区。
进一步的，所述N+区位于所述Pwell区的上方。
为了实现上述目的，本发明还提供了一种上述侧壁栅抗负压的双沟槽碳化硅MOSFET的制备方法，包括如下步骤：
通过注入或外延的方式制作Pwell区，并沉积碳化硅沟槽刻蚀得到混合掩膜层，旋涂光刻胶并光刻，随后对混合掩膜层进行刻蚀，去除光刻胶；
在混合掩膜层的作用下，刻蚀碳化硅，形成4-9μm宽的碳化硅宽沟槽，沟槽深度0.2-0.5μm；
通过光刻阻挡，加宽所述碳化硅宽沟槽至5-10μm，任意两个碳化硅宽沟槽之间制备2-3μm的碳化硅窄沟槽；
在混合掩膜层的作用下，刻蚀碳化硅窄沟槽至1μm，此时碳化硅宽沟槽内的碳化硅形成凹形槽，并去除光刻胶；
沉积侧壁保护层，干法刻蚀至完全暴露出碳化硅，再次选用光刻胶做掩膜，清除碳化硅窄沟槽内的侧壁掩膜；
去除光刻胶，在混合掩膜层及侧壁保护层的作用下，进行高温铝离子注入，形成高浓度的第一P+区和第二P+区；清除侧壁掩膜，光刻胶及混合掩膜层，旋涂光刻胶，调整曝光强度，露出表面碳化硅层，保留孔内的光刻胶，在光刻胶的掩膜下进行氮离子注入，形成N+区，去除光刻胶；
沉积碳膜，高温激活注入的离子，而后制备栅氧，并沉积1-2μm的多晶硅，无掩膜刻蚀多晶硅，至暴露出底部及顶部的栅氧，沉积隔离介质层，填充碳化硅宽沟槽，通过光刻胶掩膜，刻蚀隔离介质层及栅氧区，形成多晶硅的电隔离层，沉积金属定义栅极、源极和漏极。
采用上述实施例的有益效果是：
本发明通过先制备4-9μm的宽碳化硅沟槽，刻蚀碳化硅0.2-0.5μm，再次打开掩膜版，加宽宽沟槽至5-10μm，并开孔窄沟槽2-3μm，刻蚀窄沟槽至1μm，宽沟槽内形成凹形结构，形成了深浅交错的两阳极间夹杂侧壁MOSFET，深沟槽间夹杂着浅沟槽，两深沟槽相互耗尽，深浅沟槽进一步耗尽，深沟槽处底部电位低于浅沟槽，导致侧壁N区处的电场低，在栅极关闭的过程中，N区处的电位点由于深沟槽的存在不出现较大的变化，保持低电位，栅氧两端的电压差不大，有利于栅极进一步加负电压即Vgs电压可以进一步降低。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的侧壁栅抗负压的双沟槽碳化硅MOSFET制备方法中步骤S1执行后侧壁栅抗负压的双沟槽碳化硅MOSFET一实施例的结构变化示意图；
图2为本发明提供的侧壁栅抗负压的双沟槽碳化硅MOSFET制备方法中步骤S2执行后侧壁栅抗负压的双沟槽碳化硅MOSFET一实施例的结构变化示意图；
图3为本发明提供的侧壁栅抗负压的双沟槽碳化硅MOSFET制备方法中步骤S3执行后侧壁栅抗负压的双沟槽碳化硅MOSFET一实施例的结构变化示意图；
图4为本发明提供的侧壁栅抗负压的双沟槽碳化硅MOSFET制备方法中步骤S4执行后侧壁栅抗负压的双沟槽碳化硅MOSFET一实施例的结构变化示意图；
图5为本发明提供的侧壁栅抗负压的双沟槽碳化硅MOSFET制备方法中步骤S5执行后侧壁栅抗负压的双沟槽碳化硅MOSFET一实施例的结构变化示意图；
图6为本发明提供的侧壁栅抗负压的双沟槽碳化硅MOSFET制备方法中步骤S6执行后侧壁栅抗负压的双沟槽碳化硅MOSFET一实施例的结构变化示意图；
图7为本发明提供的侧壁栅抗负压的双沟槽碳化硅MOSFET制备方法中步骤S7执行后侧壁栅抗负压的双沟槽碳化硅MOSFET一实施例的结构变化示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了解决现有技术中的技术问题，本发明提供了一种侧壁栅抗负压的双沟槽碳化硅MOSFET，请参阅图7，此图7为本发明提供的侧壁栅抗负压的双沟槽碳化硅MOSFET的实施例附图。
具体的，该侧壁栅抗负压的双沟槽碳化硅MOSFET，包括：漏极112，位于所述漏极112上方的碳化硅衬底101，位于所述碳化硅衬底101上方的碳化硅N外延102，位于所述碳化硅N外延102上方的第一P+区117和第二P+区127，位于所述第一P+区117上方对称设置的栅氧区、栅极110以及N沟道，位于所述栅氧区、栅极110以及N沟道侧面的Pwell区103和N+区106，位于所述Pwell区103和N+区106上方的源极109；
其中，所述第一P+区117的宽度大于所述第二P+区127的宽度，且第一P+区117的深度大于所述第二P+区127的深度，所述第一P+区117内包覆有对称的硅的氧化物108。
进一步的，所述第二P+区127的上方对称设置有Pwell区103和N+区106。
进一步的，所述N+区106位于所述Pwell区103的上方。
具体的，在本实施例中，制备得到的宽沟槽内形成凹形结构，形成了深浅交错的两阳极间夹杂侧壁MOSFET，深沟槽间夹杂着浅沟槽，两深沟槽相互耗尽，深浅沟槽进一步耗尽，深沟槽处底部电位低于浅沟槽，导致侧壁N区处的电场低，在栅极110关闭的过程中，N区处的电位点由于深沟槽的存在不出现较大的变化，保持低电位，栅氧两端的电压差不大，有利于栅极110进一步加负电压即Vgs电压可以进一步降低。
为了制备该侧壁栅抗负压的双沟槽碳化硅MOSFET，在本发明的实施例中，请参阅图1-7，本发明还提供了一种侧壁栅抗负压的双沟槽碳化硅MOSFET制备方法，包括如下步骤：
S1、通过注入或外延的方式制作Pwell区103，并沉积碳化硅沟槽刻蚀得到混合掩膜层104，旋涂光刻胶并光刻，随后对混合掩膜层104进行刻蚀，去除光刻胶，其中，根据刻蚀选择比和后期注入状况确定所述混合掩膜层104中包括硅化物与Ni的混合层，混合层Ni在顶部，硅化物在底部，Ni层可选择较薄的0.5微米左右，硅化物选择较厚的2微米左右，硅化物优选二氧化硅，具体的，混合掩膜层104充当刻蚀掩膜层及注入阻挡层，请具体参阅图1，混合掩膜层104已经被部分刻蚀；
S2、在混合掩膜层104的作用下，刻蚀碳化硅，形成4-9μm宽的碳化硅宽沟槽，沟槽深度0.2-0.5μm，请查阅图2，得到了碳化硅宽沟槽结构；
S3、通过光刻阻挡，加宽所述碳化硅宽沟槽至5-10μm，任意两个碳化硅宽沟槽之间制备2-3μm的碳化硅窄沟槽，请查阅图3，得到了碳化硅宽沟槽和碳化硅窄沟槽，且沟槽深度不同；
S4、在混合掩膜层104的作用下，刻蚀碳化硅窄沟槽至1μm，此时碳化硅宽沟槽内的碳化硅形成凹形槽，并去除光刻胶，请查阅图4，碳化硅窄沟槽的深度依次穿过混合掩膜层104、Pwell区103和部分碳化硅N外延102；
S5、沉积侧壁保护层105，干法刻蚀至完全暴露出碳化硅，再次选用光刻胶做掩膜，清除碳化硅窄沟槽内的侧壁掩膜，请查阅图5，碳化硅窄沟槽处的侧壁保护层105已经被清除，而碳化硅宽沟槽处的侧壁保护层105仍然保留着；
S6、去除光刻胶，在混合掩膜层104及侧壁保护层105的作用下，进行高温铝离子注入，形成高浓度的第一P+区117和第二P+区127；清除侧壁掩膜，光刻胶及混合掩膜层104，旋涂光刻胶，调整曝光强度，露出表面碳化硅层，保留孔内的光刻胶，在光刻胶的掩膜下进行氮离子注入，形成N+区106，去除光刻胶，请查阅图6，所述第一P+区117的宽度大于所述第二P+区127的宽度，且第一P+区117的深度大于所述第二P+区127的深度，所述第一P+区117内包覆有对称的硅的氧化物108；
S7、沉积碳膜，高温激活注入的离子，而后制备栅氧，并沉积1-2μm的多晶硅，无掩膜刻蚀多晶硅，至暴露出底部及顶部的栅氧，沉积隔离介质层111，填充碳化硅宽沟槽，通过光刻胶掩膜，刻蚀隔离介质层111及栅氧区，形成多晶硅的电隔离层，沉积金属定义栅极110、源极109和漏极112。
综上所述，本发明通过先制备4-9μm的宽碳化硅沟槽，刻蚀碳化硅0.2-0.5μm，再次打开掩膜版，加宽宽沟槽至5-10μm，并开孔窄沟槽2-3μm，刻蚀窄沟槽至1μm，宽沟槽内形成凹形结构，形成了深浅交错的两阳极间夹杂侧壁MOSFET，深沟槽间夹杂着浅沟槽，两深沟槽相互耗尽，深浅沟槽进一步耗尽，深沟槽处底部电位低于浅沟槽，导致侧壁N区处的电场低，在栅极关闭的过程中，N区处的电位点由于深沟槽的存在不出现较大的变化，保持低电位，栅氧两端的电压差不大，有利于栅极进一步加负电压即Vgs电压可以进一步降低。
以上对本发明所提供的侧壁栅抗负压的双沟槽碳化硅MOSFET制备方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (2)
1.一种侧壁栅抗负压的双沟槽碳化硅MOSFET，其特征在于，包括：漏极，位于所述漏极上方的碳化硅衬底，位于所述碳化硅衬底上方的碳化硅N外延，位于所述碳化硅N外延上方的第一P+区和第二P+区，位于所述第一P+区上方对称设置的栅氧区、栅极以及N沟道，位于所述栅氧区、栅极以及N沟道侧面的Pwell区和N+区，位于所述Pwell区和N+区上方的源极；
其中，所述第一P+区的宽度大于所述第二P+区的宽度，且第一P+区的深度大于所述第二P+区的深度，所述第一P+区内包覆有对称的硅的氧化物；
所述第二P+区的上方对称设置有Pwell区和N+区，所述N+区位于所述Pwell区的上方，所述源极延伸至所述第一P+区内部；所述硅的氧化物设置在所述源极超过所述栅氧区部分的侧壁，所述源极延伸至所述第二P+区内部。
2.一种如权利要求1所述的侧壁栅抗负压的双沟槽碳化硅MOSFET的制备方法，其特征在于，所述制备方法包括如下步骤：
通过注入或外延的方式制作Pwell区，并沉积碳化硅沟槽刻蚀得到混合掩膜层，旋涂光刻胶并光刻，随后对混合掩膜层进行刻蚀，去除光刻胶；
在混合掩膜层的作用下，刻蚀碳化硅，形成4-9μm宽的碳化硅宽沟槽，沟槽深度0.2-0.5μm；
通过光刻阻挡，加宽所述碳化硅宽沟槽至5-10μm，任意两个碳化硅宽沟槽之间制备2-3μm的碳化硅窄沟槽；
在混合掩膜层的作用下，刻蚀碳化硅窄沟槽至1μm，此时碳化硅宽沟槽内的碳化硅形成凹形槽，并去除光刻胶；
沉积侧壁保护层，干法刻蚀至完全暴露出碳化硅，再次选用光刻胶做掩膜，清除碳化硅窄沟槽内的侧壁掩膜；
去除光刻胶，在混合掩膜层及侧壁保护层的作用下，进行高温铝离子注入，形成高浓度的第一P+区和第二P+区；清除侧壁掩膜，光刻胶及混合掩膜层，旋涂光刻胶，调整曝光强度，露出表面碳化硅层，保留孔内的光刻胶，在光刻胶的掩膜下进行氮离子注入，形成N+区，去除光刻胶；
沉积碳膜，高温激活注入的离子，而后制备栅氧，并沉积1-2μm的多晶硅，无掩膜刻蚀多晶硅，至暴露出底部及顶部的栅氧，沉积隔离介质层，填充碳化硅宽沟槽，通过光刻胶掩膜，刻蚀隔离介质层及栅氧区，形成多晶硅的电隔离层，沉积金属定义栅极、源极和漏极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211103078.7A CN115207129B (zh) | 2022-09-09 | 2022-09-09 | 一种侧壁栅抗负压的双沟槽碳化硅mosfet及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211103078.7A CN115207129B (zh) | 2022-09-09 | 2022-09-09 | 一种侧壁栅抗负压的双沟槽碳化硅mosfet及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115207129A CN115207129A (zh) | 2022-10-18 |
| CN115207129B true CN115207129B (zh) | 2022-12-06 |
Family
ID=83572647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211103078.7A Active CN115207129B (zh) | 2022-09-09 | 2022-09-09 | 一种侧壁栅抗负压的双沟槽碳化硅mosfet及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115207129B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5937297A (en) * | 1998-06-01 | 1999-08-10 | Chartered Semiconductor Manufacturing, Ltd. | Method for making sub-quarter-micron MOSFET |
| JP2009267073A (ja) * | 2008-04-25 | 2009-11-12 | Oki Semiconductor Co Ltd | 半導体記憶装置の製造方法 |
| JP2010021363A (ja) * | 2008-07-10 | 2010-01-28 | Fujitsu Microelectronics Ltd | 半導体装置、及びその製造方法 |
| CN110473916A (zh) * | 2019-09-18 | 2019-11-19 | 深圳爱仕特科技有限公司 | 一种具有p+区域自对准工艺的碳化硅MOSFET器件的制备方法 |
| CN114005871A (zh) * | 2021-12-28 | 2022-02-01 | 北京昕感科技有限责任公司 | 双沟槽碳化硅mosfet结构和制造方法 |
| CN114496785A (zh) * | 2022-04-18 | 2022-05-13 | 深圳芯能半导体技术有限公司 | 一种t型底部保护的沟槽型碳化硅mosfet及其制备方法 |
| CN114744033A (zh) * | 2022-03-22 | 2022-07-12 | 扬州国扬电子有限公司 | 一种双厚度栅氧化层mos控制晶闸管器件及其制备方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618877B1 (ko) * | 2004-11-19 | 2006-09-08 | 삼성전자주식회사 | 멀티비트 비휘발성 메모리 소자, 그 동작 방법 및 그 제조방법 |
| US8377812B2 (en) * | 2006-11-06 | 2013-02-19 | General Electric Company | SiC MOSFETs and self-aligned fabrication methods thereof |
| US20120306005A1 (en) * | 2011-06-04 | 2012-12-06 | Kimihiro Satoh | Trough channel transistor and methods for making the same |
| US10343900B2 (en) * | 2016-09-07 | 2019-07-09 | The Government Of The United States Of America, As Represented By The Secretary Of The Navy | Material structure and method for deep silicon carbide etching |
| CN108630714B (zh) * | 2017-03-22 | 2020-11-03 | 中芯国际集成电路制造(上海)有限公司 | 图像传感器及其形成方法、工作方法 |
| JP7491815B2 (ja) * | 2020-11-12 | 2024-05-28 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN114744044A (zh) * | 2022-04-18 | 2022-07-12 | 深圳芯能半导体技术有限公司 | 一种三重保护栅氧化层的沟槽型碳化硅mosfet及其制备方法 |
-
2022
- 2022-09-09 CN CN202211103078.7A patent/CN115207129B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5937297A (en) * | 1998-06-01 | 1999-08-10 | Chartered Semiconductor Manufacturing, Ltd. | Method for making sub-quarter-micron MOSFET |
| JP2009267073A (ja) * | 2008-04-25 | 2009-11-12 | Oki Semiconductor Co Ltd | 半導体記憶装置の製造方法 |
| JP2010021363A (ja) * | 2008-07-10 | 2010-01-28 | Fujitsu Microelectronics Ltd | 半導体装置、及びその製造方法 |
| CN110473916A (zh) * | 2019-09-18 | 2019-11-19 | 深圳爱仕特科技有限公司 | 一种具有p+区域自对准工艺的碳化硅MOSFET器件的制备方法 |
| CN114005871A (zh) * | 2021-12-28 | 2022-02-01 | 北京昕感科技有限责任公司 | 双沟槽碳化硅mosfet结构和制造方法 |
| CN114744033A (zh) * | 2022-03-22 | 2022-07-12 | 扬州国扬电子有限公司 | 一种双厚度栅氧化层mos控制晶闸管器件及其制备方法 |
| CN114496785A (zh) * | 2022-04-18 | 2022-05-13 | 深圳芯能半导体技术有限公司 | 一种t型底部保护的沟槽型碳化硅mosfet及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN115207129A (zh) | 2022-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110473916B (zh) | 一种具有p+区域自对准工艺的碳化硅MOSFET器件的制备方法 | |
| CN115207128B (zh) | 一种沟槽侧壁栅抗负压碳化硅mosfet及其制备方法 | |
| KR20020028758A (ko) | 홈을 갖는 반도체 장치 및 그 제조 방법 | |
| CN114141885A (zh) | 多级沟槽肖特基二极管及其制作方法 | |
| CN114420761A (zh) | 一种耐高压碳化硅器件及其制备方法 | |
| CN114496784B (zh) | 一种底部保护接地沟槽型碳化硅mosfet及其制备方法 | |
| CN105070663B (zh) | 一种碳化硅mosfet沟道自对准工艺实现方法 | |
| CN114744044A (zh) | 一种三重保护栅氧化层的沟槽型碳化硅mosfet及其制备方法 | |
| CN111162009B (zh) | 一种低导通电阻低压分离栅mos器件的制造方法 | |
| CN115207129B (zh) | 一种侧壁栅抗负压的双沟槽碳化硅mosfet及其制备方法 | |
| US20220209006A1 (en) | Semiconductor component and method for manufacturing a semiconductor component | |
| CN111653616A (zh) | 一种igbt器件结构及其制备方法 | |
| CN110429137A (zh) | 具有部分氮化镓/硅半导体材料异质结的vdmos及其制作方法 | |
| CN115376919A (zh) | 一种增强型GaN功率器件及其制备方法 | |
| CN111128746B (zh) | 肖特基二极管及其制备方法 | |
| CN115188803B (zh) | 一种沟槽侧壁栅碳化硅mosfet及其制备方法 | |
| CN114530504A (zh) | 一种高阈值SiC MOSFET器件及其制造方法 | |
| JP2004119820A (ja) | 電界効果トランジスタおよびその製造方法 | |
| CN112103181A (zh) | 一种新型高可靠性igbt及其制造方法 | |
| CN115207130B (zh) | 一种侧壁栅双沟槽碳化硅mosfet及其制备方法 | |
| CN115207092B (zh) | 一种高可靠性的沟槽侧壁栅碳化硅mosfet及其制备方法 | |
| CN111354642B (zh) | 一种低导通电阻低压槽栅mos器件的制造方法 | |
| CN217522012U (zh) | 半导体结构 | |
| CN217522013U (zh) | 半导体结构 | |
| CN216488076U (zh) | 多级沟槽肖特基二极管 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |