CN114999916A - 一种屏蔽栅mosfet(sgt)的制作方法 - Google Patents
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Abstract
本发明公开的屏蔽栅MOSFET(SGT)的制作方法，其经过多次氧化、多次蚀、多次淀积，尤其是第一次沟槽的宽度要比第二次沟槽的宽度要宽；Spacer材料是Si3N4；两层多晶硅之间的氧化层，采用热氧化。本发明具有以下优点：1)第二次氧化时，在Spacer侧壁上几乎不会生长SiO2，所以第一次多晶硅刻蚀之后可以非常容易去除侧壁上的氧化层；2)第一次多晶硅刻蚀之后，采用热氧化的方法，可以非常方便生长厚的隔离氧化层(第三氧化层)，这样就很好地避免了之前两层多晶硅之间隔离氧化层太薄的问题。
Description
技术领域
本发明涉及半导体器件制备技术领域，特别涉及一种屏蔽栅MOSFET(SGT)的制作方法。
背景技术
SGT(Split Gate Transistor)是最近10年发展起来的一种新型功率MOSFET器件，主要是为了降低器件的导通损耗。
对于传统的Trench MOSFET而言，导通损耗主要是器件的沟道电阻和漂移区电阻。沟道电阻可以通过增加器件栅极密度来降低；而漂移区电阻受一维电场的限制，不太容易降下来。对于SGT而言，延伸的栅极相当于一个场板，且延伸的栅极下面的氧化层比较厚，这样有效地舒缓了漂移区里的电场集中，提高了器件的击穿电压(换言之，对于相同的击穿电压，SGT可以采用掺杂浓度更高的外延层，这样就可以降低器件的漂移区电阻，从而降低器件整个导通电阻)。
另外一个因素就是传统的Trench MOSFET有较大的栅漏电容Cgd(栅极和漏极之间仅有一层薄的栅氧化层)，高密度的栅极结构会导致高的栅漏电容Cgd，这样会导致高的开关损耗；对SGT而言，栅极和漏极之间是场板下面的厚氧化层(要比栅氧化层厚得多)，故Cgd也比较小。
参见图1a至图1i，传统的屏蔽栅MOSFET(SGT)的制作方法，包括如下步骤：1)深槽刻蚀(参见图1a)；2)深槽填充(厚氧化及多晶硅淀积)(参见图1b)；
3)第一次多晶硅刻蚀(Etchback)(参见图1c)；4)第一次多晶硅刻蚀至凹槽内(Recess)(参见图1d和图1e)；5)栅氧化(参见图1d)；6)第二次多晶硅(Gate Polysilicon)填充(参见图1g)；7)第二次多晶硅(Gate Polysilicon)刻蚀(参见图1h和图1i)。
上述传统SGT制程的缺点是：
1)第一次多晶硅刻蚀之后，无损去除沟槽内的氧化层比较困难；
2)受制程限制，第一层多晶硅与第二层多晶硅之间的氧化层的厚度比较薄。
发明内容
本发明所要解决的技术问题在于针对上述现有技术所存在的不足而提供一种新的屏蔽栅MOSFET(SGT)的制作方法。
为了实现上述发明目的，本发明的屏蔽栅MOSFET(SGT)的制作方法，包括如下步骤：
步骤1：准备衬底及外延材料，其中外延材料位于衬底之上；
步骤2：在外延材料的表面上进行第一次氧化，形成一层第一氧化层；
步骤3：在第一氧化层上蚀刻出第一次沟槽，该第一次沟槽穿透第一氧化层进入外延材料中；
步骤4：在第一氧化层和第一次沟槽侧壁及底部淀积一层Si3N4层；
步骤5：Etchback刻蚀掉第一氧化层上及沟槽底部的Si3N4层，在第一次沟槽的侧壁形成Si3N4侧墙(Spacer)；
步骤6：以第一氧化层和Si3N4侧墙为屏蔽层，在第一次沟槽的槽底蚀刻出第二次沟槽；
步骤7：对第二次沟槽的侧壁和底部进行第二次氧化，形成第二氧化层；
步骤8：在第二氧化层、第一氧化层和Si3N4侧墙表面淀积第一层多晶硅；第一层多晶硅填满第一次沟槽和第二次沟槽；
步骤9：Etchback去除第一层多晶硅，仅保留第二次沟槽内的第一层多晶硅；
步骤10：对沟槽内的第一层多晶硅的外露表面进行第三次氧化，在沟槽内的第一层多晶硅的外露面上形成第三氧化层；
步骤11：蚀刻掉Si3N4侧墙，将第一次沟槽的侧壁露出来；
步骤12：对蚀刻掉Si3N4侧墙所露出的外延材料表面进行第四次氧化(栅氧化)，形成第四氧化层(栅氧化层)；
步骤13：在第一氧化层表面以及第三氧化层、第四氧化层(栅氧化层)表面淀积第二层多晶硅(Gate Polysilicon)；第二层多晶硅(Gate Polysilicon)填满第一次沟槽；
步骤14：Etchback蚀刻掉所保留第一氧化层表面上的第二层多晶硅，保留第三氧化层、第四氧化层(栅氧化层)表面淀积的第二层多晶硅(Gate Polysilicon)；
步骤15：在外延材料表面上制作P-body层和N+/P+层，其中N+/P+层位于P-body的上表面；P+区域位于N+区域的中间；
步骤16；在N+/P+层的表面上淀积CVD层并在CVD层上对应每一N+/P+层中间位置进行Source开孔，露出P+区域和相邻部分N+区域；
步骤17：在CVD层上进行金属化。
在本发明的一个优选实施例中，所述第一次沟槽的宽度要比第二次沟槽的宽度要宽。
在本发明的一个优选实施例中，在蚀刻出第二次沟槽时，以Spacer和SiO2为屏蔽层。
在本发明的一个优选实施例中，所述Spacer材料是Si3N4材料。
由于采用了如上的方法，本发明具有以下优点：1)第二次氧化时，在Spacer侧壁上几乎不会生长SiO2，所以第一次多晶硅刻蚀之后可以非常容易去除侧壁上的氧化层；2)第一次多晶硅刻蚀之后，采用热氧化的方法，可以非常方便生长厚的隔离氧化层(第三氧化层)，这样就很好地避免了之前两层多晶硅之间隔离氧化层太薄的问题。
附图说明
图1a至图1i为传统的屏蔽栅MOSFET(SGT)的制作方法的示意图。
图2a至图2n为本发明的屏蔽栅MOSFET(SGT)的制作方法的示意图。
具体实施方式
以下结合附图和具体实施方式来进一步描述本发明。
参见2a至图2n，本发明的屏蔽栅MOSFET(SGT)的制作方法，包括如下步骤：
步骤1：参见图2a，准备衬底1及外延材料2，形成N+衬底1和N-外延层2，其中N-外延层2位于N+衬底1之上；
步骤2：参见图2b，在N-外延层2的表面2a上进行第一次氧化，形成一层第一氧化层3；
步骤3：参见图2c，在第一氧化层3上蚀刻出第一次沟槽4，该第一次沟槽4穿透第一氧化层3进入N-外延层2中；
步骤4：参见图2d，在第一氧化层3和第一次沟槽4侧壁及底部淀积一层Si3N4层5；
步骤5：参见图2e，Etchback去掉第一氧化层3上及沟槽底部的Si3N4层5，在第一次沟槽4的侧壁形成Si3N4侧墙6；
步骤6：参见图2f，以第一氧化层3和Si3N4侧墙6为屏蔽层，在第一次沟槽4的底部蚀刻出第二次沟槽7；
步骤7：参见图2g，对第二次沟槽7的侧壁和底部进行第二次氧化，形成第二氧化层8；
步骤8：参见图2g，在第二氧化层8、第一氧化层3和Si3N4侧墙6表面淀积第一层多晶硅9；第一层多晶硅9填满第一次沟槽4和第二次沟槽7；
步骤9：参见图2h，Etchback去除第一层多晶硅，仅保留第二沟槽7内的第一层多晶硅9；
步骤10：参见图2i，对第一层多晶硅9的外露表面进行第三次氧化，在第一层多晶硅9的外露面上形成第三氧化层10；
步骤11：参见图2j，蚀刻掉Si3N4侧墙6，露出第一次沟槽4的侧壁；
步骤12：参见图2k，对第一次沟槽4的侧壁进行第四次氧化(栅氧化)，形成第四氧化层11(栅氧化层)；
步骤13：参见图2k，在第一氧化层3表面以及第三氧化层10、第四氧化层11(栅氧化层)表面淀积第二层多晶硅12(栅极多晶硅)；第二层多晶硅12(栅极多晶硅)填满第一次沟槽4；
步骤14：参见图2l，Etchback蚀刻掉所保留第一氧化层3表面上的第二层多晶硅12，保留第三氧化层10、第四氧化层11(栅氧化层)表面淀积的第二层多晶硅12(栅极多晶硅)；
步骤15：参见图2m，在外延材料上制作P-body层和N+/P+层，其中N+/P+层位于P-body的上表面；P+区域位于N+区域的中间；
步骤16；参见图2n，在N+/P+层的表面上淀积CVD层13并在CVD层13上对应每一N+/P+层中间位置进行Source开孔，露出P+层和相邻部分N+区域；
步骤17：参见图2n，在CVD层13上进行金属化。
Claims (4)
1.屏蔽栅MOSFET(SGT)的制作方法，其特征在于，包括如下步骤：
步骤1：准备衬底及外延材料，其中外延材料位于衬底之上；
步骤2：在外延材料的表面上进行第一次氧化，形成一层第一氧化层；
步骤3：在第一氧化层上蚀刻出第一次沟槽，该第一次沟槽穿透第一氧化层进入外延材料中；
步骤4：在第一氧化层和第一次沟槽侧壁及底部淀积一层Si3N4层；
步骤5：Etchback刻蚀掉第一氧化层上及沟槽底部的Si3N4层，在第一次沟槽的侧壁形成Si3N4侧墙(Spacer)；
步骤6：以第一氧化层和Si3N4侧墙为屏蔽层，在第一次沟槽的槽底蚀刻出第二次沟槽；
步骤7：对第二次沟槽的侧壁和底部进行第二次氧化，形成第二氧化层；
步骤8：在第二氧化层、第一氧化层和Si3N4侧墙表面淀积第一层多晶硅；第一层多晶硅填满第一次沟槽和第二次沟槽；
步骤9：Etchback去除第一层多晶硅，仅保留第二次沟槽内的第一层多晶硅；
步骤10：对沟槽内的第一层多晶硅的外露表面进行第三次氧化，在沟槽内的第一层多晶硅的外露面上形成第三氧化层；
步骤11：蚀刻掉Si3N4侧墙，将第一次沟槽的侧壁露出来；
步骤12：对蚀刻掉Si3N4侧墙所露出的外延材料表面进行第四次氧化(栅氧化)，形成第四氧化层(栅氧化层)；
步骤13：在第一氧化层表面以及第三氧化层、第四氧化层(栅氧化层)表面淀积第二层多晶硅(Gate Polysilicon)；第二层多晶硅(Gate Polysilicon)填满第一次沟槽；
步骤14：Etchback蚀刻掉所保留第一氧化层表面上的第二层多晶硅，保留第三氧化层、第四氧化层(栅氧化层)表面淀积的第二层多晶硅(Gate Polysilicon)；
步骤15：在外延材料表面上制作P-body层和N+/P+层，其中N+/P+层位于P-body的上表面；P+区域位于N+区域的中间；
步骤16；在N+/P+层的表面上淀积CVD层并在CVD层上对应每一N+/P+层中间位置进行Source开孔，露出P+区域和相邻部分N+区域；
步骤17：在CVD层上进行金属化。
2.如权利要求1所述的屏蔽栅MOSFET(SGT)的制作方法，其特征在于，所述第一次沟槽的宽度要比第二次沟槽的宽度要宽。
3.如权利要求1所述的屏蔽栅MOSFET(SGT)的制作方法，其特征在于，在蚀刻出第二次沟槽时，以Spacer和SiO2为屏蔽层。
4.如权利要求3所述的屏蔽栅MOSFET(SGT)的制作方法，其特征在于，所述Spacer材料是Si3N4材料。
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| CN202210482999.2A CN114999916A (zh) | 2022-05-05 | 2022-05-05 | 一种屏蔽栅mosfet(sgt)的制作方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115985954A (zh) * | 2023-01-04 | 2023-04-18 | 深圳吉华微特电子有限公司 | 一种改善sgt产品多晶形貌的制造方法 |
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2022
- 2022-05-05 CN CN202210482999.2A patent/CN114999916A/zh active Pending
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| CN115985954A (zh) * | 2023-01-04 | 2023-04-18 | 深圳吉华微特电子有限公司 | 一种改善sgt产品多晶形貌的制造方法 |
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