JP5004251B2 - Sramセル及びsram装置 - Google Patents
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Description
論理回路においてこの4端子ダブルゲートFETを利用する場合は、第1のゲートに信号処理の対象となる論理信号を入力し、処理速度その他の性能を特徴付けるトランジスタの閾値電圧を第2のゲートに入力するバイアス電圧で変動させることができる。この第2ゲートに入力するバイアス電圧により、回路動作が低速でよい場合は高しきい値を選択し、高速性が要求される場合は低閾値を選択することにより、システム全体で漏れ電流を低減することが可能となる。なお、本明細書においては、第1のゲートを論理信号入力ゲート、第2のゲートをしきい値制御ゲートとする。
特許文献3には、第1のゲートのゲート絶縁膜厚さと、第2のゲートのゲート絶縁膜厚さを作り分ける方法が開示されている。これにより、第2のゲートに入力されるバイアス電圧の効果をより高めることができる。
同様に、特許文献4には、第1のゲートのゲート絶縁膜誘電率と、第2のゲートのゲート絶縁膜誘電率を異なる値で作製する方法が開示されている。これにより、特許文献3と同様に第2のゲートに入力されるバイアス電圧の効果をより高めることができる。
特許文献2のSRAM回路では、フリップフロップのnチャンネルFETがオフとなっている場合は、漏れ電流を低減することができる。しかしながら、フリップフロップの性質上、片側のインバータにおいてnチャンネルFETがオフとなっている場合は、反対側のインバータにおいてnチャンネルFETがオンとなっているため、こちら側でのオフ電流は効率的に低減できない。よって、pチャンネルFETのオフ電流をnチャンネルFETと同様に効率的に低減する方法が必要となる。
また同時に、同一の配線に接続されるコンタクト同士ができる限り直線状に並ぶような素子配置が与えられる必要がある。配線の複雑度が下がり、面積の増大を抑えられるからである。
(1)同一基板上に起立し相互に平行に順に配置された、第1乃至第4の半導体薄板を含み、第1の半導体薄板には第1伝導型の第1の4端子ダブルゲートFET、第2の半導体薄板には第2伝導型であり直列接続された第2及び第3の4端子ダブルゲートFET、第3の半導体薄板には第2伝導型であり直列接続された第4及び第5の4端子ダブルゲートFET、第4の半導体薄板には第1伝導型の第6の4端子ダブルゲートFETがそれぞれ形成されており、第3及び第4の4端子ダブルゲートFETは、論理信号入力ゲートがワード線に接続された選択トランジスタを構成し、第1及び第2の4端子ダブルゲートFETと第5及び第6の4端子ダブルゲートFETはそれぞれフリップフロップを実現するためクロスカップルされた相補型インバータを構成するようにしたSRAMセルであって、
第1及び第6の4端子ダブルゲートFETの論理信号入力ゲートは第2の半導体薄板又は第3の半導体薄板と対向する側に配置され、第2及び第3の4端子ダブルゲートFETのしきい値制御ゲートと第4及び第5の4端子ダブルゲートFETのしきい値制御ゲートとは対向する位置に配置されるとともに、それぞれのしきい値制御ゲートは第1のバイアス配線に共通接続され、第1及び第6の4端子ダブルゲートFETのしきい値制御ゲートは、第2のバイアス配線に共通接続されており、かつワード線、第1及び第2のバイアス配線は、第1乃至第4の半導体薄板の配列方向と直交する方向に配置されていることを特徴とするSRAMセル。
(2)同一基板上に起立し相互に平行に順に配置された、第1乃至第4の半導体薄板を含み、第1の半導体薄板には第1伝導型の第1の4端子ダブルゲートFET、第2の半導体薄板には第2伝導型であり直列接続された第2及び第3の4端子ダブルゲートFET、第3の半導体薄板には第2伝導型であり直列接続された第4及び第5の4端子ダブルゲートFET、第4の半導体薄板には第1伝導型の第6の4端子ダブルゲートFETがそれぞれ形成されており、第3及び第4の4端子ダブルゲートFETは、論理信号入力ゲートがワード線に接続された選択トランジスタを構成し、第1及び第2の4端子ダブルゲートFETと第5及び第6の4端子ダブルゲートFETはそれぞれフリップフロップを実現するためクロスカップルされた相補型インバータを構成するようにしたSRAMセルであって、
第1及び第6の4端子ダブルゲートFETの論理信号入力ゲートは第2の半導体薄板又は第3の半導体薄板と対向する側に配置され、第2及び第3の4端子ダブルゲートFETのしきい値制御ゲートと第4及び第5の4端子ダブルゲートFETのしきい値制御ゲートとは対向する位置に配置されるとともに、第2及び第5の4端子ダブルゲートFETのしきい値制御ゲートは第1のバイアス配線に共通接続され、第3及び第4の4端子ダブルゲートFETのしきい値制御ゲートは第3のバイアス配線に共通接続され、第1及び第6の4端子ダブルゲートFETのしきい値制御ゲートは第2のバイアス配線に共通接続されており、かつワード線、第1、第2及び第3のバイアス配線は、第1乃至第4の半導体薄板の配列方向と直交する方向に配置されていることを特徴とするSRAMセル。
(3)第1及び第2の4端子ダブルゲートFETの論理信号入力ゲートと第5及び第6の4端子ダブルゲートFETの論理信号入力ゲートとは対向する位置に配置されていることを特徴とする(1)又は(2)に記載のSRAMセル。
(4)第3及び第4の4端子ダブルゲートFETが相隣り合うように配置されていることを特徴とする(1)乃至(3)のいずれかに記載のSRAMセル。
(5)第1及び第6の4端子ダブルゲートFETと第2乃至第5の4端子ダブルゲートFETとは、チャンネル幅が異なるように形成されていることを特徴とする(1)乃至(4)のいずれかに記載のSRAMセル。
(6)(1)乃至(5)のいずれかに記載のSRAMセルが、第1乃至第4の半導体薄板の配列方向に、線対称に複数個配列されていることを特徴とするSRAM装置。
(7)上記第2伝導型の第2の半導体薄板及び第3の半導体薄板は、複数個配列されたSRAMセルに共通する半導体薄板として構成されていることを特徴とする(6)に記載のSRAM装置。
1.互いに異なる伝導型のFETが実装される半導体薄板が対向した面を論理信号入力ゲートとして用い、第1層配線よりも上層の配線からコンタクトを引き出す際にコンタクト数を減少することができる。
2.同一の伝導型のFETが実装される半導体薄板が対向した面をしきい値制御ゲートとして用い、同様に上層の配線からコンタクトを引き出す際にコンタクト数を減少させることができる。
3.ワード線(WL)を各半導体薄板に対して直交する方向に引き回すとき、ワード線の行選択信号が入力されるコンタクトが直線上に並び、ワード線とコンタクトの接続が効率的になる。
4.共通のしきい値制御用電圧が入力されるコンタクトがワード線と平行な直線上に並ぶため、ワード線と平行して引き回されるしきい値電圧制御用の配線とコンタクトの接続が効率的となり、ワード線の変動に同期した行単位でのしきい値制御が可能となる。
5.半導体薄板全ての方位がそろい、作製の際に露光が効率的に行われることとなり、かつトランジスタの性能がそろう。
6.電源電圧VDD、VSSを供給するコンタクトをセル間で共有できる。
7.ビット線(BL、BL〜)のコンタクトをセル間で共有できる。
8.M1、M6に入力されるVg2,pのゲートコンタクトをセル間で共有できる。
200 nチャンネル4端子ダブルゲートFET
205 pチャンネル4端子ダブルゲートFET
301 フィン形成用マスク
302 ゲート形成用マスク
400 SRAMセル
1.インバータを構成するトランジスタ同士(M1とM2、M5とM6)、更にはこれらインバータ同士をゲート方向に真横に並べる
2.アクセストランジスタ同士(M3とM4)を同じくゲート方向に真横に並べる
3.異なる伝導型のFETが対面するゲートは論理信号入力ゲートとして使う
4.同一の伝導型のFETが対面するゲートはしきい値制御ゲートとして使う
という戦略が得られる。
これは、図4と等価な図5の回路図で表現される。
図5は、本発明に係るSRAMセルの回路図である。セル400の回路構成により、nチャンネルダブルゲートFETであるM2、M3、M5、M6ならびにpチャンネルダブルゲートFETであるM1、M6の閾値電圧をバイアス供給用配線Vg2,p、Vg2,nに供給する電圧によって制御している。
1.コンタクトは千鳥格子状の配置が最も近接して配置される構造である。
2.第1層金属配線のピッチは、千鳥格子状のコンタクトのピッチで与えられる。
3.第2層から第5層の中層配線ピッチは、第1層金属配線と同一のルールで配線可能である。
4.中層配線以下の配線間を短絡するビアは、コンタクトと同等のピッチでの配置が許される。
本発明に係るSRAM装置は、各SRAMセルを、ワード線方向には併進対称に、ビット線方向には相隣るセルとの境界線を中心に線対称に繰り返し配置することにより得られる。またnチャンネルFET用の各半導体薄板は、SRAM装置において複数個配列されたSRAMセルに共通する半導体薄板として利用される。
例えば、実施例では第2〜第5の4端子ダブルゲートFET(M2〜M5)のしきい値制御ゲートを第1のバイアス配線に共通接続したものを例示したが、第2及び第5の4端子ダブルゲートFET(M2、M5)のしきい値制御ゲートを共通接続し、第3及び第4の4端子ダブルゲートFET(M3、M4)のしきい値制御ゲートを共通接続し、それぞれ異なるバイアス配線に接続することもできる。この場合には第3のバイアス配線の配置スペースが新たに必要となるが、選択トランジスタであるM3、M4のしきい値を別途制御可能であるためさらに低消費電力化が可能である。
Claims (7)
- 同一基板上に起立し相互に平行に順に配置された、第1乃至第4の半導体薄板を含み、第1の半導体薄板には第1伝導型の第1の4端子ダブルゲートFET、第2の半導体薄板には第2伝導型であり直列接続された第2及び第3の4端子ダブルゲートFET、第3の半導体薄板には第2伝導型であり直列接続された第4及び第5の4端子ダブルゲートFET、第4の半導体薄板には第1伝導型の第6の4端子ダブルゲートFETがそれぞれ形成されており、第3及び第4の4端子ダブルゲートFETは、論理信号入力ゲートがワード線に接続された選択トランジスタを構成し、第1及び第2の4端子ダブルゲートFETと第5及び第6の4端子ダブルゲートFETはそれぞれフリップフロップを実現するためクロスカップルされた相補型インバータを構成するようにしたSRAMセルであって、
第1及び第6の4端子ダブルゲートFETの論理信号入力ゲートは第2の半導体薄板又は第3の半導体薄板と対向する側に配置され、第2及び第3の4端子ダブルゲートFETのしきい値制御ゲートと第4及び第5の4端子ダブルゲートFETのしきい値制御ゲートとは対向する位置に配置されるとともに、それぞれのしきい値制御ゲートは第1のバイアス配線に共通接続され、第1及び第6の4端子ダブルゲートFETのしきい値制御ゲートは、第2のバイアス配線に共通接続されており、かつワード線、第1及び第2のバイアス配線は、第1乃至第4の半導体薄板の配列方向と直交する方向に配置されていることを特徴とするSRAMセル。 - 同一基板上に起立し相互に平行に順に配置された、第1乃至第4の半導体薄板を含み、第1の半導体薄板には第1伝導型の第1の4端子ダブルゲートFET、第2の半導体薄板には第2伝導型であり直列接続された第2及び第3の4端子ダブルゲートFET、第3の半導体薄板には第2伝導型であり直列接続された第4及び第5の4端子ダブルゲートFET、第4の半導体薄板には第1伝導型の第6の4端子ダブルゲートFETがそれぞれ形成されており、第3及び第4の4端子ダブルゲートFETは、論理信号入力ゲートがワード線に接続された選択トランジスタを構成し、第1及び第2の4端子ダブルゲートFETと第5及び第6の4端子ダブルゲートFETはそれぞれフリップフロップを実現するためクロスカップルされた相補型インバータを構成するようにしたSRAMセルであって、
第1及び第6の4端子ダブルゲートFETの論理信号入力ゲートは第2の半導体薄板又は第3の半導体薄板と対向する側に配置され、第2及び第3の4端子ダブルゲートFETのしきい値制御ゲートと第4及び第5の4端子ダブルゲートFETのしきい値制御ゲートとは対向する位置に配置されるとともに、第2及び第5の4端子ダブルゲートFETのしきい値制御ゲートは第1のバイアス配線に共通接続され、第3及び第4の4端子ダブルゲートFETのしきい値制御ゲートは第3のバイアス配線に共通接続され、第1及び第6の4端子ダブルゲートFETのしきい値制御ゲートは第2のバイアス配線に共通接続されており、かつワード線、第1、第2及び第3のバイアス配線は、第1乃至第4の半導体薄板の配列方向と直交する方向に配置されていることを特徴とするSRAMセル。 - 第1及び第2の4端子ダブルゲートFETの論理信号入力ゲートと第5及び第6の4端子ダブルゲートFETの論理信号入力ゲートとは対向する位置に配置されていることを特徴とする請求項1又は2に記載のSRAMセル。
- 第3及び第4の4端子ダブルゲートFETが相隣り合うように配置されていることを特徴とする請求項1乃至3のいずれか1項に記載のSRAMセル。
- 第1及び第6の4端子ダブルゲートFETと第2乃至第5の4端子ダブルゲートFETとは、チャンネル幅が異なるように形成されていることを特徴とする請求項1乃至4のいずれか1項に記載のSRAMセル。
- 請求項1乃至5のいずれか1項に記載のSRAMセルが、第1乃至第4の半導体薄板の配列方向に、線対称に複数個配列されていることを特徴とするSRAM装置。
- 上記第2伝導型の第2の半導体薄板及び第3の半導体薄板は、複数個配列されたSRAMセルに共通する半導体薄板として構成されていることを特徴とする請求項6に記載のSRAM装置。
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