CN114461550A - 基于i2c通信的多主控设备访问仲裁***及方法 - Google Patents

基于i2c通信的多主控设备访问仲裁***及方法 Download PDF

Info

Publication number
CN114461550A
CN114461550A CN202111544296.XA CN202111544296A CN114461550A CN 114461550 A CN114461550 A CN 114461550A CN 202111544296 A CN202111544296 A CN 202111544296A CN 114461550 A CN114461550 A CN 114461550A
Authority
CN
China
Prior art keywords
access
arbitration
master
logic controller
communication
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111544296.XA
Other languages
English (en)
Inventor
童龙武
黄忠富
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Celestica Technology Consultancy Shanghai Co Ltd
Original Assignee
Celestica Technology Consultancy Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Celestica Technology Consultancy Shanghai Co Ltd filed Critical Celestica Technology Consultancy Shanghai Co Ltd
Priority to CN202111544296.XA priority Critical patent/CN114461550A/zh
Publication of CN114461550A publication Critical patent/CN114461550A/zh
Priority to US17/834,886 priority patent/US20230195669A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/366Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a centralised polling arbiter
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4063Device-to-bus coupling
    • G06F13/4068Electrical coupling
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0016Inter-integrated circuit (I2C)

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bus Control (AREA)

Abstract

本发明提供一种基于I2C通信的多主控设备访问仲裁***及方法,所述***包括:一个从属设备;多个主控设备,分别通过I2C总线与所述从属设备连接;仲裁逻辑控制器,分别与多个所述主控设备相连,各所述主控设备在需要访问所述从属设备时,向所述仲裁逻辑控制器发送申请I2C总线访问权限的访问请求,所述仲裁逻辑控制器基于各个所述主控设备的访问请求确定与所述从属设备建立通信连接的所述主控设备,并向对应的所述主控设备发送确认连接指令,接收到所述确认连接指令的所述主控设备与所述从属设备建立通信连接。本发明可以避免I2C多主控设备同时访问从属设备导致的访问冲突问题,提高***工作的可靠性。

Description

基于I2C通信的多主控设备访问仲裁***及方法
技术领域
本发明涉及设备控制技术领域,特别是涉及冗余控制技术领域。
背景技术
目前服务器和存储器在存在多控制冗余设计时,经常出现I2C多主控设备访问从属设备的状况,这样会出现访问冲突状况,严重情况会导致整个I2C回路出现挂死状态。虽然I2C协议本身支持多主控设备通信,但是并不可靠。为了避免I2C多主控设备同时访问从属设备导致的冲突状况,需要设计一种方法仲裁I2C主控设备的访问权限。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种基于I2C通信的多主控设备访问仲裁***及方法,用于解决现有技术中I2C多主控设备访问从属设备时产生的访问冲突的技术问题。
为实现上述目的及其他相关目的,本发明一种基于I2C通信的多主控设备访问仲裁***,包括:一个从属设备;多个主控设备,分别通过I2C总线与所述从属设备连接;仲裁逻辑控制器,分别与多个所述主控设备相连,各所述主控设备在需要访问所述从属设备时,向所述仲裁逻辑控制器发送申请I2C总线访问权限的访问请求,所述仲裁逻辑控制器基于各个所述主控设备的访问请求确定与所述从属设备建立通信连接的所述主控设备,并向对应的所述主控设备发送确认连接指令,接收到所述确认连接指令的所述主控设备与所述从属设备建立通信连接。
于本发明的一实施例中,所述的基于I2C通信的多主控设备访问仲裁***包括至少两个访问仲裁子***;每一个所述访问仲裁子***分别包括多个主控设备和与多个所述主控设备相连的仲裁逻辑控制器;各所述访问仲裁子***中的仲裁逻辑控制器通信连接;各所述访问仲裁子***中的各所述主控设备分别通过I2C总线与所述从属设备连接。
于本发明的一实施例中,所述主控设备在与所述从属设备建立通信连接之前,检测当前I2C总线是否被其他主控设备占用,若否,则向所述仲裁逻辑控制器发送申请I2C总线访问权限的访问请求,若是,则等待预设时间后重新检测当前I2C总线是否被其他主控设备占用。
于本发明的一实施例中,所述主控设备通过总线读写寄存器方式发送申请I2C总线访问权限的访问请求,或者所述主控设备通过通用输入/输出端口方式发送申请I2C总线访问权限的访问请求。
于本发明的一实施例中,所述仲裁逻辑控制器中预设有仲裁真值表,所述仲裁逻辑控制器在只接收到一个主控设备的访问请求时,基于所述仲裁真值表确定是否允许该主控设备与所述从属设备建立通信连接。
于本发明的一实施例中,在所述的基于I2C通信的多主控设备访问仲裁***包括至少两个访问仲裁子***时,所述仲裁真值表包括访问仲裁子***的优先级,每个访问仲裁子***中各主控设备的优先级。
于本发明的一实施例中,所述仲裁逻辑控制器中预设有各所述主控设备的访问优先级,所述仲裁逻辑控制器在接收到至少两个主控设备的访问请求时,基于各所述主控设备的访问优先级确定与所述从属设备建立通信连接的所述主控设备。
于本发明的一实施例中,与所述从属设备建立通信连接的所述主控设备在执行完通信任务后,向所述仲裁逻辑控制器发送申请释放I2C总线访问权限的释放请求,所述仲裁逻辑控制器在接收到释放请求时,断开所述主控设备与所述从属设备的通信连接。
于本发明的一实施例中,所述仲裁逻辑控制器在接收到所述主控设备发送的释放请求时,基于各所述主控设备的访问优先级确定下一个与所述从属设备建立通信连接的所述主控设备。
本发明的实施例还提供一种基于I2C通信的多主控设备访问仲裁方法,包括:在多个主控设备在需要访问同一从属设备时,各所述主控设备向仲裁逻辑控制器发送申请I2C总线访问权限的访问请求;所述仲裁逻辑控制器基于各个所述主控设备的访问请求确定与所述从属设备建立通信连接的所述主控设备,并向对应的所述主控设备发送确认连接指令;接收到所述确认连接指令的所述主控设备与所述从属设备建立通信连接。
如上所述,本发明的基于I2C通信的多主控设备访问仲裁***及方法具有以下有益效果:
本发明可以避免I2C多主控设备同时访问从属设备导致的访问冲突问题,提高***工作的可靠性。
附图说明
图1显示为本发明中基于I2C通信的多主控设备访问仲裁***的原理框图。
图2显示为本发明中基于I2C通信的多主控设备访问仲裁***的一种优选原理框图。
图3显示为本发明中基于I2C通信的多主控设备访问仲裁方法的流程示意图。
元件标号说明
100 基于I2C通信的多主控设备访问仲裁***
110 主控设备
120 从属设备
130 仲裁逻辑控制器
140 主控设备
150 仲裁逻辑控制器
S110~S130 步骤
具体实施方式
以下由特定的具体实施例说明本发明的实施方式,熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。
请参阅图1至图3。须知,本说明书所附图式所绘示的结构、比例、大小等,均仅用以配合说明书所揭示的内容,以供熟悉此技术的人士了解与阅读,并非用以限定本发明可实施的限定条件,故不具技术上的实质意义,任何结构的修饰、比例关系的改变或大小的调整,在不影响本发明所能产生的功效及所能达成的目的下,均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时,本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语,亦仅为便于叙述的明了,而非用以限定本发明可实施的范围,其相对关系的改变或调整,在无实质变更技术内容下,当亦视为本发明可实施的范畴。
本实施例的目的在于提供一种基于I2C通信的多主控设备访问仲裁***及方法,用于解决现有技术中I2C多主控设备访问从属设备时产生的访问冲突的技术问题。
以下将详细阐述本实施例的一种基于I2C通信的多主控设备访问仲裁***及方法原理及实施方式,使本领域技术人员不需要创造性劳动即可理解本实施例的一种基于I2C通信的多主控设备访问仲裁***及方法。
如图1所示,本实施例提供一种基于I2C通信的多主控设备访问仲裁***100,至少包括:一个从属设备120,多个主控设备110(主控设备1,主控设备2,……,主控设备N)和一个仲裁逻辑控制器130。
其中,于本实施例中,多个所述主控设备110分别通过I2C总线与所述从属设备120连接;所述仲裁逻辑控制器130分别与多个所述主控设备110相连,各所述主控设备110在需要访问所述从属设备120时,向所述仲裁逻辑控制器130发送申请I2C总线访问权限的访问请求,所述仲裁逻辑控制器130基于各个所述主控设备110的访问请求确定与所述从属设备120建立通信连接的所述主控设备110,并向对应的所述主控设备110发送确认连接指令,接收到所述确认连接指令的所述主控设备110与所述从属设备120建立通信连接。
于本实施例中,优选地,如图2所示,所述的基于I2C通信的多主控设备访问仲裁***100包括至少两个访问仲裁子***:子***1和子***2;每一个所述访问仲裁子***分别包括多个主控设备和与多个所述主控设备相连的仲裁逻辑控制器;各所述访问仲裁子***中的仲裁逻辑控制器通信连接;各所述访问仲裁子***中的各所述主控设备分别通过I2C总线与所述从属设备120连接。
即如图2所示,子***1包括多个主控设备110(主控设备1,主控设备2,……,主控设备N)和与多个所述主控设备110相连的仲裁逻辑控制器130,子***2包括多个主控设备140(主控设备1,主控设备2,……,主控设备N)和与多个所述主控设备140相连的仲裁逻辑控制器150;子***1中的仲裁逻辑控制器130与子***2中的仲裁逻辑控制器150通信连接;子***1中的多个主控设备110和子***2中的多个主控设备140分别通过I2C总线与所述从属设备120连接。
相比较于目前主备用***的实现方法(基于***1和***2同时在位,只有***1访问,***2不做访问)。本实施例的基于I2C通信的多主控设备访问仲裁***100中,子***1和子***2中的各主控设备均具有权限可以访问从属设备120,可靠性更高。
以下对本实施例的基于I2C通信的多主控设备访问仲裁***100中的从属设备120,多个主控设备110和仲裁逻辑控制器130的通信过程进行详细说明。
于本实施例中,所述主控设备110通过总线读写寄存器方式发送申请I2C总线访问权限的访问请求,或者所述主控设备110通过通用输入/输出端口方式发送申请I2C总线访问权限的访问请求。
即于本实施例中,所述主控设备110与所述仲裁逻辑控制器130之间的通信通道、***1和***2的仲裁逻辑控制器130和仲裁逻辑控制器150之间的通信通道可以是I2C bus或其他bus,可以以读写寄存器方式或GPIO请求中断等形式实现。
于本实施例中,所述仲裁逻辑控制器130优选但不限于为一个能和多个主控设备110通信并能自主判断逻辑的控制芯片,所述仲裁逻辑控制器130可以是复杂可编程逻辑器件(CPLD),基板管理控制器(BMC),现场可编程门阵列(FPGA)等IC或者包括实现I2C仲裁的逻辑电路。
于本实施例中,采用仲裁逻辑控制器130来仲裁I2C BUS访问权限归属于哪个主控设备110,可以有效避免I2C BUS访问冲突问题,本实施例中的I2C仲裁逻辑可以在现有逻辑控制芯片比如CPLD/FPGA/BMC上实现,无需额外增加硬件成本。
而且本实施例采用仲裁逻辑控制器130,相比较于现有的专用的双路I2C主控选择器(比如PCA9541),具有成本降低,无零件位置摆放约束并且无I2C主控设备110数量限制的优势。现有的专用的双路I2C主控选择器(比如PCA9541)需要摆放在***间的连接点比如背板,但是背板出于可靠性考虑不建议摆放有源器件,并且PCA9541只能连接两个主控设备。
于本实施例中,所述主控设备110在与所述从属设备120建立通信连接之前,检测当前I2C总线是否被其他主控设备110占用,若否,则向所述仲裁逻辑控制器130发送申请I2C总线访问权限的访问请求,若是,则等待预设时间后重新检测当前I2C总线是否被其他主控设备110占用。
具体地,于本实施例中,所述主控设备110在与所述从属设备120建立通信连接之前,检测当前I2C总线是否被其他主控设备110占用的实现方式为:
所述主控设备110在访问I2C BUS前,首先与仲裁逻辑控制器130通信,检查当前I2C BUS是否已经被其他总线占用,其中,寄存器形式可以定义寄存器具***表示I2C状态,GPIO可以用多个pin组合逻辑表示I2C状态,例如000为***1空闲,001为***1I2C主控设备1占用,010为***1I2C主控设备2占用,101为***2I2C主控设备1占用等。如果I2C BUS已经被其他I2C主控设备占用,则等待一定时间后继续请求;如果没有被其他主控设备占用,则通过通信bus写寄存器表示I2C BUS访问请求或者写GPIO发中断请求,然后仲裁逻辑控制器130根据各个主控设备110的访问请求来判断当前的I2C BUS访问权限应该分配至哪一个主控设备110。
其中,于本实施例中,与所述从属设备120建立通信连接的所述主控设备110在执行完通信任务后,向所述仲裁逻辑控制器130发送申请释放I2C总线访问权限的释放请求,所述仲裁逻辑控制器130在接收到释放请求时,断开所述主控设备110与所述从属设备120的通信连接。
即本实施例中,在主控设备110需要在I2C BUS(总线)上访问从属设备120的时候,需要先向仲裁逻辑控制器130申请I2C BUS访问权限,然后根据仲裁逻辑控制器130反馈的仲裁结果来决定是否有权限占用I2C BUS。在主控设备110确认得到I2C BUS访问权限后,才可以建立与所述从属设备120的通信连接,执行I2C BUS上的读写操作。所述主控设备110执行完毕之后,需要释放I2C访问请求。
于本实施例中,所述仲裁逻辑控制器130中预设有仲裁真值表,所述仲裁逻辑控制器130在只接收到一个主控设备110的访问请求时,基于所述仲裁真值表确定是否允许该主控设备110与所述从属设备120建立通信连接。
其中,于本实施例中,在所述的基于I2C通信的多主控设备访问仲裁***100包括至少两个访问仲裁子***时,所述仲裁真值表包括访问仲裁子***的优先级,每个访问仲裁子***中各主控设备110的优先级。
于本实施例中,所述仲裁逻辑控制器130中预设有各所述主控设备110的访问优先级,所述仲裁逻辑控制器130在接收到至少两个主控设备110的访问请求时,基于各所述主控设备110的访问优先级确定与所述从属设备120建立通信连接的所述主控设备110。
其中,于本实施例中,所述仲裁逻辑控制器130在接收到所述主控设备110发送的释放请求时,基于各所述主控设备110的访问优先级确定下一个与所述从属设备120建立通信连接的所述主控设备110。
即本实施例中,所述仲裁逻辑控制器130设定一个仲裁真值表,如果当前只有一个主控设备110访问申请,那么根据仲裁真值表给于当前申请访问的主控设备110的I2C访问权限。当前如果有多个主控设备110出现同时访问的状况,仲裁逻辑控制器130预设一个访问优先级,每一个主控设备110分配一个固定的优先级。然后仲裁逻辑控制器130根据优先级先给优先级最高的主控设备110访问权限。其他主控设备110在等待最高权限的主控设备110访问完释放仲裁请求后,然后按照优先级继续执行访问机制。当主控设备110确认自身得到I2C BUS访问权限后,才可以在I2C BUS上执行读写操作,当读写操作完要释放访问请求。这时仲裁逻辑控制器130可以执行下一次的逻辑判断或者是直接执行上次优先级判断第二优先的I2C主控设备110得到访问权限。依次类推第二优先级访问结束释放请求后直接执第三优先级以及后续的I2C主控设备110等。
本实施例中,子***1和子***2中6个主控设备的仲裁真值表的一种示例如表1所示。
表1
Figure BDA0003415272050000061
Figure BDA0003415272050000071
根据表1所示,本实施例中,仲裁真值表的输入数据是依据子***1和***子2中主控设备的访问请求组合,然后仲裁逻辑控制器130默认根据这些输入并结合本身***ID来判断仲裁的结果。仲裁真值表的优先级顺序可以自定义,对板的I2C仲裁请求可以是和的形式也可以是分开每个独立的形式。图是是把对板的仲裁请求做和的形式。如果是分开每个列举的形式,可以单独定义每一个主控设备的优先级。
如图3所示,本发明的实施例还提供一种基于I2C通信的多主控设备访问仲裁方法,该基于I2C通信的多主控设备访问仲裁方法应用如上所述的基于I2C通信的多主控设备访问仲裁***100,所述基于I2C通信的多主控设备访问仲裁方法包括:
步骤S110,在多个主控设备在需要访问同一从属设备时,各所述主控设备向仲裁逻辑控制器发送申请I2C总线访问权限的访问请求;
步骤S120,所述仲裁逻辑控制器基于各个所述主控设备的访问请求确定与所述从属设备建立通信连接的所述主控设备,并向对应的所述主控设备发送确认连接指令;
步骤S130,接收到所述确认连接指令的所述主控设备与所述从属设备建立通信连接。
本实施例中基于I2C通信的多主控设备访问仲裁方法的实现原理与上述基于I2C通信的多主控设备访问仲裁***100的实现原理相同或相近,在此不再赘述。
综上所述,本发明可以避免I2C多主控设备同时访问从属设备导致的访问冲突问题,提高***工作的可靠性。所以,本发明有效克服了现有技术中的缺点而具有度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种基于I2C通信的多主控设备访问仲裁***,其特征在于:包括:
一个从属设备;
多个主控设备,分别通过I2C总线与所述从属设备连接;
仲裁逻辑控制器,分别与多个所述主控设备相连,各所述主控设备在需要访问所述从属设备时,向所述仲裁逻辑控制器发送申请I2C总线访问权限的访问请求,所述仲裁逻辑控制器基于各个所述主控设备的访问请求确定与所述从属设备建立通信连接的所述主控设备,并向对应的所述主控设备发送确认连接指令,接收到所述确认连接指令的所述主控设备与所述从属设备建立通信连接。
2.根据权利要求1所述的基于I2C通信的多主控设备访问仲裁***,其特征在于:所述的基于I2C通信的多主控设备访问仲裁***包括至少两个访问仲裁子***;每一个所述访问仲裁子***分别包括多个主控设备和与多个所述主控设备相连的仲裁逻辑控制器;各所述访问仲裁子***中的仲裁逻辑控制器通信连接;各所述访问仲裁子***中的各所述主控设备分别通过I2C总线与所述从属设备连接。
3.根据权利要求1所述的基于I2C通信的多主控设备访问仲裁***,其特征在于:所述主控设备在与所述从属设备建立通信连接之前,检测当前I2C总线是否被其他主控设备占用,若否,则向所述仲裁逻辑控制器发送申请I2C总线访问权限的访问请求,若是,则等待预设时间后重新检测当前I2C总线是否被其他主控设备占用。
4.根据权利要求1或3所述的基于I2C通信的多主控设备访问仲裁***,其特征在于:所述主控设备通过总线读写寄存器方式发送申请I2C总线访问权限的访问请求,或者所述主控设备通过通用输入/输出端口方式发送申请I2C总线访问权限的访问请求。
5.根据权利要求1或2所述的基于I2C通信的多主控设备访问仲裁***,其特征在于:所述仲裁逻辑控制器中预设有仲裁真值表,所述仲裁逻辑控制器在只接收到一个主控设备的访问请求时,基于所述仲裁真值表确定是否允许该主控设备与所述从属设备建立通信连接。
6.根据权利要求5所述的基于I2C通信的多主控设备访问仲裁***,其特征在于:在所述的基于I2C通信的多主控设备访问仲裁***包括至少两个访问仲裁子***时,所述仲裁真值表包括访问仲裁子***的优先级,每个访问仲裁子***中各主控设备的优先级。
7.根据权利要求5所述的基于I2C通信的多主控设备访问仲裁***,其特征在于:所述仲裁逻辑控制器中预设有各所述主控设备的访问优先级,所述仲裁逻辑控制器在接收到至少两个主控设备的访问请求时,基于各所述主控设备的访问优先级确定与所述从属设备建立通信连接的所述主控设备。
8.根据权利要求7所述的基于I2C通信的多主控设备访问仲裁***,其特征在于:与所述从属设备建立通信连接的所述主控设备在执行完通信任务后,向所述仲裁逻辑控制器发送申请释放I2C总线访问权限的释放请求,所述仲裁逻辑控制器在接收到释放请求时,断开所述主控设备与所述从属设备的通信连接。
9.根据权利要求8所述的基于I2C通信的多主控设备访问仲裁***,其特征在于:所述仲裁逻辑控制器在接收到所述主控设备发送的释放请求时,基于各所述主控设备的访问优先级确定下一个与所述从属设备建立通信连接的所述主控设备。
10.一种基于I2C通信的多主控设备访问仲裁方法,其特征在于:包括:
在多个主控设备在需要访问同一从属设备时,各所述主控设备向仲裁逻辑控制器发送申请I2C总线访问权限的访问请求;
所述仲裁逻辑控制器基于各个所述主控设备的访问请求确定与所述从属设备建立通信连接的所述主控设备,并向对应的所述主控设备发送确认连接指令;
接收到所述确认连接指令的所述主控设备与所述从属设备建立通信连接。
CN202111544296.XA 2021-12-16 2021-12-16 基于i2c通信的多主控设备访问仲裁***及方法 Pending CN114461550A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202111544296.XA CN114461550A (zh) 2021-12-16 2021-12-16 基于i2c通信的多主控设备访问仲裁***及方法
US17/834,886 US20230195669A1 (en) 2021-12-16 2022-06-07 Access arbitration system and method for plurality of i2c communication-based master devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111544296.XA CN114461550A (zh) 2021-12-16 2021-12-16 基于i2c通信的多主控设备访问仲裁***及方法

Publications (1)

Publication Number Publication Date
CN114461550A true CN114461550A (zh) 2022-05-10

Family

ID=81405509

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111544296.XA Pending CN114461550A (zh) 2021-12-16 2021-12-16 基于i2c通信的多主控设备访问仲裁***及方法

Country Status (2)

Country Link
US (1) US20230195669A1 (zh)
CN (1) CN114461550A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117234974B (zh) * 2023-11-10 2024-02-06 湖南进芯电子科技有限公司 一种通信***、通信方法及存储介质

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5837585B2 (ja) * 1975-09-30 1983-08-17 株式会社東芝 ケイサンキソウチ
US4374414A (en) * 1980-06-26 1983-02-15 Gte Automatic Electric Labs Inc. Arbitration controller providing for access of a common resource by a duplex plurality of central processing units
US4433384A (en) * 1981-10-05 1984-02-21 Varian Associates, Inc. Pattern data handling system for an electron beam exposure system
US4825438A (en) * 1982-03-08 1989-04-25 Unisys Corporation Bus error detection employing parity verification
US4873626A (en) * 1986-12-17 1989-10-10 Massachusetts Institute Of Technology Parallel processing system with processor array having memory system included in system memory
US4773037A (en) * 1987-02-20 1988-09-20 Gte Communication Systems Corporation Increased bandwidth for multi-processor access of a common resource
US5649206A (en) * 1993-09-07 1997-07-15 Motorola, Inc. Priority arbitration protocol with two resource requester classes and system therefor
JPH096718A (ja) * 1995-06-16 1997-01-10 Toshiba Corp ポータブルコンピュータシステム
DE69632289T2 (de) * 1995-07-25 2005-05-19 Jin-Young Cho Verteiltes serielles schiedsverfahren
US5946495A (en) * 1997-04-08 1999-08-31 Compaq Computer Corp. Data communication circuit for controlling data communication between redundant power supplies and peripheral devices
KR100285956B1 (ko) * 1998-06-30 2001-04-16 윤종용 고속직렬버스에연결된동기식및비동기식장치의제어시스템과제어방법
JP2000047974A (ja) * 1998-07-27 2000-02-18 Fujitsu Ltd バス制御コントローラのバス調停方法、バス制御コントローラ及び電子機器のシステム
US7215670B1 (en) * 1999-11-22 2007-05-08 Texas Instruments Incorporated Hardware acceleration for reassembly of message packets in a universal serial bus peripheral device
JP2001356961A (ja) * 2000-06-13 2001-12-26 Nec Corp 調停装置
JP2002304369A (ja) * 2001-04-04 2002-10-18 Nec Corp バスシステム
US7007123B2 (en) * 2002-03-28 2006-02-28 Alcatel Binary tree arbitration system and method using embedded logic structure for controlling flag direction in multi-level arbiter node
US7710996B1 (en) * 2002-08-27 2010-05-04 Juniper Networks, Inc. Programmable systems and methods for weighted round robin arbitration
US7039734B2 (en) * 2002-09-24 2006-05-02 Hewlett-Packard Development Company, L.P. System and method of mastering a serial bus
US7093153B1 (en) * 2002-10-30 2006-08-15 Advanced Micro Devices, Inc. Method and apparatus for lowering bus clock frequency in a complex integrated data processing system
JP2005128747A (ja) * 2003-10-23 2005-05-19 Fujitsu Ltd シリアル転送バス用の送受信マクロを有する集積回路装置
JP5261993B2 (ja) * 2007-06-15 2013-08-14 富士通セミコンダクター株式会社 ディスプレイ制御回路およびディスプレイ装置
US8694811B2 (en) * 2010-10-29 2014-04-08 Texas Instruments Incorporated Power management for digital devices
JP6362277B2 (ja) * 2012-06-01 2018-07-25 ブラックベリー リミテッドBlackBerry Limited マルチフォーマットオーディオシステムにおけるロック保証のための確率的方法に基づく汎用同期エンジン
US10204065B2 (en) * 2014-02-07 2019-02-12 Ascensia Diabetes Care Holdings Ag Methods and apparatus for a multiple master bus protocol
US9734121B2 (en) * 2014-04-28 2017-08-15 Qualcomm Incorporated Sensors global bus
KR102285749B1 (ko) * 2014-11-10 2021-08-05 삼성전자주식회사 세마포어 기능을 갖는 시스템 온 칩 및 그것의 세마포어 구현 방법
US9727506B2 (en) * 2015-10-01 2017-08-08 Sony Corporation Communication system, communication system control method, and program
TWI625630B (zh) * 2016-08-02 2018-06-01 緯穎科技服務股份有限公司 電腦系統及匯流排仲裁方法
US10496577B2 (en) * 2017-02-09 2019-12-03 Hewlett Packard Enterprise Development Lp Distribution of master device tasks among bus queues

Also Published As

Publication number Publication date
US20230195669A1 (en) 2023-06-22

Similar Documents

Publication Publication Date Title
US6711643B2 (en) Method and apparatus for interrupt redirection for arm processors
JPS5837585B2 (ja) ケイサンキソウチ
US6272580B1 (en) Apparatus and method for dynamically elevating a lower level bus master to an upper level bus master within a multi-level arbitration system
US5420985A (en) Bus arbiter system and method utilizing hardware and software which is capable of operation in distributed mode or central mode
WO1982001430A1 (en) Improved system for interrupt arbitration
KR100708096B1 (ko) 버스 시스템 및 그 실행 순서 조정방법
US6629178B1 (en) System and method for controlling bus access for bus agents having varying priorities
US20150234759A1 (en) Method and apparatus using high-efficiency atomic operations
US5708784A (en) Dual bus computer architecture utilizing distributed arbitrators and method of using same
CN114461550A (zh) 基于i2c通信的多主控设备访问仲裁***及方法
US5933616A (en) Multiple bus system bus arbitration according to type of transaction requested and the availability status of the data buffer between the buses
JPH10143467A (ja) データ処理システムにおいてバス所有権を調停するための方法および装置
JP3195489B2 (ja) 外部記憶制御装置およびバス切り替え制御方法
US6523077B1 (en) Data processing apparatus and data processing method accessing a plurality of memories in parallel
JP3766377B2 (ja) バス制御装置及び情報処理システム
US6934782B2 (en) Process and apparatus for managing use of a peripheral bus among a plurality of controllers
JPH10232849A (ja) ディスク制御装置
KR960001270B1 (ko) 리던던시를 갖는 통신제어회로
JP6992295B2 (ja) 電子装置
JPS61120259A (ja) 入出力命令実行方法
KR100243868B1 (ko) 주 전산기에서의 중재로직 방법
JPH11184805A (ja) バスシステム
JPH1055341A (ja) バスインタフェース制御方式
JPH0427584B2 (zh)
JPS6160162A (ja) バス調停方式

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination