CN114420676B - 一种降低翘曲的芯片级封装结构及其制备方法 - Google Patents
一种降低翘曲的芯片级封装结构及其制备方法 Download PDFInfo
- Publication number
- CN114420676B CN114420676B CN202210328945.0A CN202210328945A CN114420676B CN 114420676 B CN114420676 B CN 114420676B CN 202210328945 A CN202210328945 A CN 202210328945A CN 114420676 B CN114420676 B CN 114420676B
- Authority
- CN
- China
- Prior art keywords
- chip
- layer
- scale package
- conductive
- metal wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 57
- 238000002360 preparation method Methods 0.000 title claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 102
- 239000002184 metal Substances 0.000 claims abstract description 102
- 238000000034 method Methods 0.000 claims description 30
- 239000000956 alloy Substances 0.000 claims description 23
- 238000004519 manufacturing process Methods 0.000 claims description 21
- 238000005253 cladding Methods 0.000 claims description 18
- 238000005538 encapsulation Methods 0.000 claims description 18
- 229910045601 alloy Inorganic materials 0.000 claims description 16
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 15
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 7
- 229910052709 silver Inorganic materials 0.000 claims description 7
- 239000004332 silver Substances 0.000 claims description 6
- 238000002844 melting Methods 0.000 claims description 5
- 230000008018 melting Effects 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 239000003292 glue Substances 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 151
- 239000000463 material Substances 0.000 description 9
- 239000007788 liquid Substances 0.000 description 7
- 239000004033 plastic Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 229910001092 metal group alloy Inorganic materials 0.000 description 5
- 230000008054 signal transmission Effects 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 230000009471 action Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000006872 improvement Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910002065 alloy metal Inorganic materials 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 239000005022 packaging material Substances 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000012792 core layer Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 150000003378 silver Chemical group 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4885—Wire-like parts or pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Toxicology (AREA)
- Electromagnetism (AREA)
- Health & Medical Sciences (AREA)
- Geometry (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本发明公开了一种降低翘曲的芯片级封装结构,包括:金属基层以及位于所述金属基层上的芯片封装体;在所述金属基层上的所述芯片封装体周围还设有环绕所述芯片封装体的导电线,所述导电线上设有延伸到所述芯片封装体上表面的外延结构。本发明还公开了一种降低翘曲的芯片级封装结构的制备方法。本发明通过金属基层以及具有外延结构的导电线组成包封箍结构对芯片封装体进行包封,能够在发生翘曲时对芯片封装体形成较好的保护。
Description
技术领域
本发明属于半导体封装技术领域,具体涉及一种降低翘曲的芯片级封装结构及其制备方法。
背景技术
现有技术中,芯片级封装工艺中,芯片经过底部填充胶的填充工艺,以及该芯片封装单元经过塑封料包封工艺,由于芯片封装体中存在多种CTE(Coefficent of ThermalExpansion, 热膨胀系数)不匹配的封装材料,因此在芯片的热处理工艺、可靠性测试、芯片产品服役过程中,很容易造成因封装材料CTE失配所导致的翘曲现象,这种翘曲会造成芯片的一系列可靠性问题,比如:(1)芯片I/O引脚与金属布线层或封装基板或PCB板上焊盘的脱焊;(2)芯片塑封层边缘与金属布线层或封装基板或PCB板的分层。由此可见,芯片封装体的翘曲问题是制约芯片可靠性及其服役寿命的关键瓶颈,而半导体产业链中的研发厂商也通过各种材料改进方案来调节封装材料的CTE来降低上述的失配现象,或是通过封装结构的局部改进来降低所述的CTE失配程度。但这些方案对翘曲的改善效果均不甚理想,尤其是在大尺寸芯片封装体中,这种翘曲现象更是制约芯片可靠性的关键难题。
发明内容
针对现有技术中所存在的不足,本发明提供了一种通过形成包封箍结构来实现降低翘曲的芯片级封装结构及其制备方法。
一种降低翘曲的芯片级封装结构,包括:金属基层以及位于所述金属基层上的芯片封装体;在所述金属基层上的所述芯片封装体周围还设有环绕所述芯片封装体的导电线,所述导电线上设有延伸到所述芯片封装体上表面的外延结构。
作为优选方案,所述芯片封装体包括依次连接的芯片包封层、金属布线层以及导电连接件;所述金属布线层通过介电层与所述导电线接触。
作为优选方案,所述芯片包封层包括与所述金属布线层电连接的芯片,所述芯片与所述金属布线层之间填充有底填胶层。
作为优选方案,所述芯片封装体中还包括连接所述金属基层和所述金属布线层中的接地层的互联柱。
作为优选方案,所述导电线的截面结构为金属或合金的单一结构;或
所述导电线的截面结构为包层包覆导电柱芯的结构。
作为优选方案,所述包层采用锡基合金,所述导电柱芯采用银或铜或铝或金或其任意组合的合金材料。
作为优选方案,所述包层经高温回流工艺处理和整平焊头的整平处理形成所述外延结构。
作为优选方案,所述外延结构由加热融化的焊线经整平处理形成。
一种降低翘曲的芯片级封装结构的制备方法,包括:
提供具有第一键合层的第一载板,在所述第一键合层上制备金属布线层和芯片包封层;
在所述芯片包封层中的所述芯片外侧制作环状凹槽;
将导电线埋设在所述环状凹槽内,减薄所述芯片包封层以及导电线;
制备金属基层以覆盖所述芯片包封层和导电线;
准备具有第二键合层的第二载板,将所述第二键合层压合至所述金属基层上;
去除所述第一键合层和第一载板;
在所述金属布线层上制作导电连接件,形成芯片封装体;
在所述导电线靠近所述芯片包封层一侧制作延伸到所述芯片封装体上表面的外延结构,形成包括金属基层-导电线-外延结构的包封箍结构;
去除所述第二键合层和第二载板。
作为优选方案,在去除所述第二键合层和第二载板之前,还包括:
对所述包封箍结构进行分割。
作为优选方案,所述制备芯片包封层,包括如下步骤:
在所述金属布线层上制作用于与芯片电连接的焊盘结构;
将芯片焊接到所述焊盘结构上;
包封所述芯片以形成芯片包封层。
作为优选方案,在所述包封所述芯片以形成芯片包封层之前,还包括如下步骤:
在所述金属布线层上制作互联柱;
所述减薄所述芯片包封层,包括:
将所述芯片包封层减薄至露出所述互联柱。
相比于现有技术,本发明具有如下有益效果:
1、通过金属基层以及具有外延结构的导电线组成包封箍结构对芯片封装体进行包封,能够在发生翘曲时对芯片封装体形成较好的保护;
2、通过将金属布线层和导电线之间进行电气隔离,阻止了金属布线层、导电线和金属基层构成导通回路,有效防止对金属布线层上的信号传输造成串扰;
3、通过设置互联柱使金属布线层上的接地层和金属基层形成电气互联,对芯片封装体的信号传输形成有效的电磁屏蔽作用。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本发明一种降低翘曲的芯片级封装结构的结构示意图;
图2为图1的A-A剖视图;
图3为本发明一种降低翘曲的芯片级封装结构的制备方法的流程示意图;
图4-图11为本发明一种降低翘曲的芯片级封装结构的制备方法中步骤S1-S8对应的结构示意图;
图12为本发明一种降低翘曲的芯片级封装结构的制备方法中步骤S10的整平处理的对应结构示意图;
图13为本发明一种降低翘曲的芯片级封装结构的制备方法中步骤S9、S10对应的结构示意图;
图14为本发明一种降低翘曲的芯片级封装结构的制备方法的另一种实施例的流程示意图;
图15、图16为本发明一种降低翘曲的芯片级封装结构的制备方法另一种实施例中步骤S11对应的结构示意图;
图17为本发明一种降低翘曲的芯片级封装结构的制备方法另一种实施例中步骤S12对应的结构示意图。
其中:
10a第一载板;10b第二载板;
11a第一键合层;11b第二键合层;
12金属布线层;12a介电层;
13引脚互联结构;13a引脚;13b焊球;13c焊盘;
14互联柱;
15底填胶层;
16塑封层;
17环状凹槽;
18金属基层;
20导电线;20a包层;20b导电柱芯;
21外延面;21’外延半球;
22外延结构;
23导电连接件;
24分割线;
30整平焊头;31整平基面;32焊线;33出孔;
100a第一芯片;100b第二芯片;100c第三芯片;100d第四芯片;
M1第一芯片封装结构;
M2第二芯片封装结构。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
为了使本发明的目的、技术方案及优点更加清楚明白,以下结合附图及实施例,对本发明进行进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本发明,并不用于限定本发明。
一种降低翘曲的芯片级封装结构,如图1、图17所示,包括:金属基层18以及位于所述金属基层18上的芯片封装体;在所述金属基层18上的所述芯片封装体周围还设有环绕所述芯片封装体的导电线20,所述导电线20具有延伸到所述芯片封装体上表面的外延结构22。
本实施例中,所述金属基层18以及具有所述外延结构22的导电线20形成包封箍结构。所述外延结构22、导电线20和金属基层18在三维空间上对封装芯片进行包封,在发生翘曲时对芯片封装体形成保护。以所述导电线采用锡基合金包覆银柱芯为例,当芯片封装体发生翘曲时,所述外延结构22与金属布线层12的表面、金属基层18与导电线20的截面形成芯片封装体的包封箍,并且,当芯片封装体发生翘曲时,会对芯片级封装结构形成纵向上的拉力,而外延结构22利用自身的锡基合金原子间相互引力,以及金属基层18与银芯层25b间形成的金属原子-银原子间相互引力,可有效抵抗芯片封装体翘曲的纵向拉力。因此,本发明技术方案中的三维空间上的包封箍结构可有效抑制芯片封装体因温度变化导致的翘曲。
一种优选实施例,如图1所示,所述芯片封装体包括依次连接的芯片包封层、金属布线层12以及导电连接件23。所述金属布线层12通过介电层12a与所述导电线20接触。换句话说,所述导电线20不与所述芯片封装体产生电连接。
其中,所述芯片包封层包括芯片以及将所述芯片包封在内的塑封层16。如图1所示,在所述金属布线层12外侧还可设置介电层12a,所述金属布线层12通过所述介电层12a与所述导电线20接触。显然,所述导电连接件23也不会与所述导电线20产生电连接。
发明人在实践中发现,在金属布线层12和导电线20之间,如果不进行电气隔离,所述金属布线层12、导电线20和金属基层18会构成导通回路,使得传输信号在该回路中震荡,造成对附近金属布线层12上的信号传输的串扰。故本实施例中将所述金属布线层12和导电线20之间进行电气隔离处理。
一种优选实施例,如图1所示,所述芯片包封层包括与所述金属布线层12电连接的芯片,所述芯片与所述金属布线层12之间填充有底填胶层15。
其中,所述芯片可以有多个,如图1、图2所示的第一芯片100a、第二芯片100b、第三芯片100c和第四芯片100d。所述底填胶层15的材料可以是环氧树脂。所述芯片通过底填胶层15来重新分配封装材料间的CTE失配导致的机械应力。
一种优选实施例,如图1所示,所述芯片封装体中还包括连接所述金属基层18和所述金属布线层12中的接地层的互联柱14。
其中,所述互联柱14与金属布线层12上的接地层和金属基层18形成电气互联,可对芯片封装体的信号传输形成有效的电磁屏蔽作用。
一种优选实施例,所述导电线20的截面结构为金属或合金的单一结构;或
所述导电线20的截面结构为包层20a包覆导电柱芯20b的结构。
其中,所述导电线20的截面结构可以由单一金属或金属合金或半导体-金属合金组成;所述导电线20的截面结构还可以是任意金属包覆单一金属或金属合金或半导体-金属合金的结构。例如,所述导电线20的截面结构可采用包层20a包覆导电柱芯20b的结构;其中,所述包层20a可采用锡基合金材料,所述导电柱芯20b采用银或铜或铝或金或其任意组合的合金材料。
第二方面,一种降低翘曲的芯片级封装结构的制备方法的一种实施例,如图3所示,包括如下步骤:
S1:如图4所示,提供具有第一键合层11a的第一载板10a,在所述第一键合层11a上制备金属布线层12。
其中,在制备金属布线层12时,还可同时制备介电层12a。所述介电层12a可以是所述金属布线层12的一部分。
S2:如图5所示,在所述金属布线层12上制备芯片包封层。
其中,所述芯片包封层包括芯片、引脚互联结构13以及将所述芯片包封在内的塑封层16。所述芯片包封层中的芯片可以有多个,如图1、图2所示的第一芯片100a、第二芯片100b、第三芯片100c和第四芯片100d。
本步骤中,所述制备芯片包封层,可包括如下步骤:
S210:在所述金属布线层上制作用于与芯片电连接的焊盘结构;
S220:将芯片焊接到所述焊盘结构上;
其中如图5所示的引脚互联结构13,所述芯片的引脚13a通过焊球13b与焊盘13c电连接;
S230:包封所述芯片以形成芯片包封层。
其中,可通过环氧树脂之类的材料进行塑封以形成芯片包封层,通过对所述芯片进行包封保护,降低可靠性风险。
作为优选实施方式,在所述步骤S230之前,还可包括如下步骤:
S221:在所述金属布线层上制作互联柱14。
其中,所述互联柱用于后续步骤中联通所述金属布线层以及金属基层,可对芯片封装体的信号传输形成有效的电磁屏蔽作用。所述芯片包封层也将所述互联柱14包封在内。
作为优选实施方式,在所述步骤S230之前,还可包括如下步骤:
S222:在所述芯片底侧填充底填胶层15。
本步骤中,所述芯片包封层还包括所述底填胶层15。所述芯片通过底填胶层15来重新分配封装材料间的CTE失配导致的机械应力。
S3:如图6所示,在所述芯片包封层中的所述芯片外侧制作环状凹槽17。
本步骤中,所述芯片可以有多个,所述环状凹槽将所述芯片围在其中。所述环状凹槽可穿过塑封层16、介电层12a和第一键合层11a。
S4:如图7所示,将导电线20埋设在所述环状凹槽17内。
本步骤中,所述导电线20的截面结构可以由单一金属或合金金属组成;所述导电线20的截面结构还可以是任意金属包覆单一金属或合金金属的结构。例如,所述导电线的截面结构可采用包层20a包覆导电柱芯20b的结构;其中,所述包层20a可采用锡基合金材料,所述导电柱芯20b采用银或铜或铝或金或其任意组合的合金材料。
S5:如图8所示,减薄所述芯片包封层以及导电线20。
本步骤中,若所述导电线采用包层20a包覆导电柱芯20b的结构,那么所述减薄工艺控制到露出所述导电柱芯20b即可。所述减薄工艺后也可露出芯片100的硅基材材料或依然保留塑封层16。若存在互联柱14,所述减薄工艺也要使所述互联柱14露出。
S6:如图9所示,制备金属基层18以覆盖所述芯片包封层和导电线20。
本步骤中,所述金属基层18可通过磁控溅射金属晶核层和电镀工艺制备得到。若存在互联柱14,则使金属基层18与所述互联柱14形成导通互联。
S7:如图10所示,准备具有第二键合层11b的第二载板10b,将所述第二键合层11b压合至所述金属基层18上,得到第一预封装结构。
S8:如图11所示,翻转由步骤S7制备得到的所述第一预封装结构,通过解键合去除所述第一键合层11a和第一载板10a。
S9:如图13所示,在所述金属布线层12上制作导电连接件23,形成芯片封装体。
本步骤中,所述芯片封装体包括芯片包封层、金属布线层以及导电连接件23。所述导电连接件23包括焊盘和焊球,所述焊球可通过焊盘上沉积的锡基合金焊块在高温回流工艺处理后形成。
S10:如图12、图13所示,在所述导电线20靠近所述芯片封装体一侧制作延伸到所述芯片封装体上表面的外延结构22,形成包封箍结构。
本步骤中,所述外延结构的制作可通过利用高温回流工艺使靠近芯片封装体一侧的导电线处于熔融状态并整平处理得到。所述包封箍结构包括位于所述芯片封装体底部的金属基层以及位于所述芯片封装体侧面的具有外延结构的导电线。
以所述导电线采用锡基合金材料的包层20a和银材料的导电柱芯20b结构为例,所述芯片包封层16一侧的包层20a经高温回流工艺形成熔融金属液,在充分浸润环状凹槽17的侧壁后,与芯片包封层16充分接触且部分锡基合金原子在高温扩散作用下进入芯片包封层16内,从而与芯片包封层16形成紧密接触。所述包层20a也在高温回流工艺中形成熔融锡基合金液体,位于导电柱芯20b边缘的锡基合金液体在重力和表面张力的作用下外溢形成锡基合金液的外延半球21’,再利用整平焊头30对所述外延半球21’进行熔融和压平,使所述外延半球21’在整平焊头30的高温作用下再次熔化并经整平焊头30的整平处理形成具有外延面21的外延结构22,并覆盖金属布线层12上的介电层12a。
在高温作用下,锡基合金原子扩散渗透到介电层12a的内部,构建出外延结构22与介电层12a之间的互熔紧密接合层。当芯片封装体受到翘曲拉力作用时,所述的互熔紧密接合层可抵销部分或全部的拉力,可有效抑制芯片封装体的翘曲。制备所述外延结构22的设备不局限于整平焊头,凡是能实现使包层20a熔融和整平的设备均可用于本发明。另外,若采用整平焊头来制备外延结构,所述包层20a所用材料(金属和/或金属合金)的熔点应在整平焊头的温度范围内。
另外,作为优选实施方式,如图12所示,所述整平焊头30可包括出孔33和整平基面31,所述整平基面31带有加热功能,焊线32从出孔33拉出,在整平基面31加热作用下熔化并利用整平基面31的平滑表面对熔融态的焊线进行压平,使压平后的焊线覆盖在锡基合金的包层20a上,使熔融态的焊线的表面金属扩散渗透到锡基合金包封层20a中,与其形成合金联接。
S11:如图1所示,通过解键合去除所述第二键合层11b和第二载板10b,得到第一芯片封装结构M1。
一种降低翘曲的芯片级封装结构的制备方法的另一种实施例,如图14所示,其中步骤S1~S10与前一实施例一致,还包括如下步骤:
S11:如图15、图16所示,沿分割线24对包封箍结构进行分割;
本步骤中,所述分割可采用激光切割工艺。这样可以进一步降低芯片级封装结构的封装尺寸。分割后的结构依然保留了部分包封箍结构,发挥着对芯片封装体在三维空间上的包封箍作用,可有效抑制热翘曲。
S12:如图17所示,通过解键合去除第二键合层11b和第二载板10b,得到第二芯片封装结构M2。
以上实施例的各技术特征可以进行任意的组合,为使描述简洁,未对上述实施例中的各个技术特征所有可能的组合都进行描述,然而,只要这些技术特征的组合不存在矛盾,都应当认为是本说明书记载的范围。
Claims (12)
1.一种降低翘曲的芯片级封装结构,其特征在于,包括:金属基层以及位于所述金属基层上的芯片封装体;在所述金属基层上的所述芯片封装体周围还设有环绕所述芯片封装体的导电线,所述导电线上设有经整平处理延伸到所述芯片封装体上表面的外延结构,形成包括金属基层-导电线-外延结构的包封箍结构。
2.根据权利要求1所述的一种降低翘曲的芯片级封装结构,其特征在于:
所述芯片封装体包括依次连接的芯片包封层、金属布线层以及导电连接件;所述金属布线层通过介电层与所述导电线接触。
3.根据权利要求2所述的一种降低翘曲的芯片级封装结构,其特征在于:
所述芯片包封层包括与所述金属布线层电连接的芯片,所述芯片与所述金属布线层之间填充有底填胶层。
4.根据权利要求2所述的一种降低翘曲的芯片级封装结构,其特征在于:
所述芯片封装体中还包括连接所述金属基层和所述金属布线层中的接地层的互联柱。
5.根据权利要求1所述的一种降低翘曲的芯片级封装结构,其特征在于:
所述导电线的截面结构为金属或合金的单一结构;或
所述导电线的截面结构为包层包覆导电柱芯的结构。
6.根据权利要求5所述的一种降低翘曲的芯片级封装结构,其特征在于:
所述包层采用锡基合金,所述导电柱芯采用银或铜或铝或金或其任意组合的合金材料。
7.根据权利要求5或6所述的一种降低翘曲的芯片级封装结构,其特征在于:
所述包层经高温回流工艺处理和所述整平处理形成所述外延结构。
8.根据权利要求1所述的一种降低翘曲的芯片级封装结构,其特征在于:
所述外延结构由加热融化的焊线经所述整平处理形成。
9.一种降低翘曲的芯片级封装结构的制备方法,其特征在于,包括如下步骤:
提供具有第一键合层的第一载板,在所述第一键合层上制备金属布线层并制备芯片包封层;
在所述芯片包封层中的所述芯片外侧制作环状凹槽;
将导电线埋设在所述环状凹槽内,减薄所述芯片包封层以及导电线;
制备金属基层以覆盖所述芯片包封层和导电线;
准备具有第二键合层的第二载板,将所述第二键合层压合至所述金属基层上;
去除所述第一键合层和第一载板;
在所述金属布线层上制作导电连接件,形成芯片封装体;
在所述导电线靠近所述芯片包封层一侧经整平处理制作延伸到所述芯片封装体上表面的外延结构,形成包括金属基层-导电线-外延结构的包封箍结构;
去除所述第二键合层和第二载板。
10.根据权利要求9所述的一种降低翘曲的芯片级封装结构的制备方法,其特征在于:
在去除所述第二键合层和第二载板之前,还包括:
对所述包封箍结构进行分割。
11.根据权利要求9或10所述的一种降低翘曲的芯片级封装结构的制备方法,其特征在于:
所述制备芯片包封层,包括如下步骤:
在所述金属布线层上制作用于与芯片电连接的焊盘结构;
将芯片焊接到所述焊盘结构上;
包封所述芯片以形成芯片包封层。
12.根据权利要求11所述的一种降低翘曲的芯片级封装结构的制备方法,其特征在于:
在所述包封所述芯片以形成芯片包封层之前,还包括如下步骤:
在所述金属布线层上制作互联柱;
所述减薄所述芯片包封层,包括:
将所述芯片包封层减薄至露出所述互联柱。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210328945.0A CN114420676B (zh) | 2022-03-31 | 2022-03-31 | 一种降低翘曲的芯片级封装结构及其制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210328945.0A CN114420676B (zh) | 2022-03-31 | 2022-03-31 | 一种降低翘曲的芯片级封装结构及其制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN114420676A CN114420676A (zh) | 2022-04-29 |
CN114420676B true CN114420676B (zh) | 2022-06-14 |
Family
ID=81263410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210328945.0A Active CN114420676B (zh) | 2022-03-31 | 2022-03-31 | 一种降低翘曲的芯片级封装结构及其制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN114420676B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023184414A1 (zh) * | 2022-03-31 | 2023-10-05 | 华为技术有限公司 | 芯片封装结构、电子设备及芯片封装结构的制备方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012156428A (ja) * | 2011-01-28 | 2012-08-16 | Kyocera Corp | 電子部品収納用パッケージ、およびそれを備えた電子装置 |
US8729714B1 (en) * | 2012-12-31 | 2014-05-20 | Intel Mobile Communications GmbH | Flip-chip wafer level package and methods thereof |
CN104332414A (zh) * | 2014-04-09 | 2015-02-04 | 珠海越亚封装基板技术股份有限公司 | 嵌入式芯片的制造方法 |
CN106684054A (zh) * | 2017-03-10 | 2017-05-17 | 中芯长电半导体(江阴)有限公司 | 一种晶圆片级芯片规模封装结构及其制备方法 |
CN109801894A (zh) * | 2018-12-28 | 2019-05-24 | 华进半导体封装先导技术研发中心有限公司 | 芯片封装结构和封装方法 |
CN111081564A (zh) * | 2019-12-31 | 2020-04-28 | 淄博职业学院 | 一种叠层芯片封装结构及其制造方法 |
CN111554614A (zh) * | 2020-04-30 | 2020-08-18 | 通富微电子股份有限公司 | 一种芯片封装方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9209141B2 (en) * | 2014-02-26 | 2015-12-08 | International Business Machines Corporation | Shielded package assemblies with integrated capacitor |
US9583472B2 (en) * | 2015-03-03 | 2017-02-28 | Apple Inc. | Fan out system in package and method for forming the same |
-
2022
- 2022-03-31 CN CN202210328945.0A patent/CN114420676B/zh active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012156428A (ja) * | 2011-01-28 | 2012-08-16 | Kyocera Corp | 電子部品収納用パッケージ、およびそれを備えた電子装置 |
US8729714B1 (en) * | 2012-12-31 | 2014-05-20 | Intel Mobile Communications GmbH | Flip-chip wafer level package and methods thereof |
CN104332414A (zh) * | 2014-04-09 | 2015-02-04 | 珠海越亚封装基板技术股份有限公司 | 嵌入式芯片的制造方法 |
CN106684054A (zh) * | 2017-03-10 | 2017-05-17 | 中芯长电半导体(江阴)有限公司 | 一种晶圆片级芯片规模封装结构及其制备方法 |
CN109801894A (zh) * | 2018-12-28 | 2019-05-24 | 华进半导体封装先导技术研发中心有限公司 | 芯片封装结构和封装方法 |
CN111081564A (zh) * | 2019-12-31 | 2020-04-28 | 淄博职业学院 | 一种叠层芯片封装结构及其制造方法 |
CN111554614A (zh) * | 2020-04-30 | 2020-08-18 | 通富微电子股份有限公司 | 一种芯片封装方法 |
Also Published As
Publication number | Publication date |
---|---|
CN114420676A (zh) | 2022-04-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7772687B2 (en) | Multiple electronic component containing substrate | |
US20180114783A1 (en) | Chip package structure and manufacturing method thereof | |
US7981796B2 (en) | Methods for forming packaged products | |
KR101982056B1 (ko) | 팬-아웃 반도체 패키지 모듈 | |
CN103000538A (zh) | 半导体封装结构的制造方法 | |
US20210202337A1 (en) | Semiconductor device | |
US6448110B1 (en) | Method for fabricating a dual-chip package and package formed | |
CN104851812A (zh) | 半导体元件及其制作方法 | |
US20170069607A1 (en) | Stacked microelectronic package assemblies and methods for the fabrication thereof | |
CN107799493A (zh) | 半导体封装 | |
US8723313B2 (en) | Semiconductor package structure and method for manufacturing the same | |
CN114420676B (zh) | 一种降低翘曲的芯片级封装结构及其制备方法 | |
CN111952274A (zh) | 电子封装件及其制法 | |
CN112038330A (zh) | 一种多芯片堆叠的三维扇出型封装结构及其封装方法 | |
CN111477595B (zh) | 散热封装结构和散热封装结构的制作方法 | |
TW202025419A (zh) | 低翹曲扇出型封裝結構 | |
CN100463152C (zh) | 制造一种直接芯片连接装置及结构的方法 | |
US9905438B2 (en) | Method of manufacturing package substrate and semiconductor package | |
KR20140045461A (ko) | 집적회로 패키지 | |
KR20070010312A (ko) | 복수 개의 홀이 형성된 기판을 갖는 플립 칩 패키지 | |
KR101432486B1 (ko) | 집적회로 패키지 제조방법 | |
CN112038329A (zh) | 一种圆片级芯片扇出三维堆叠封装结构及其制作方法 | |
CN112435996A (zh) | 半导体封装装置及其制造方法 | |
CN112838067A (zh) | 芯片封装结构及其制造方法 | |
KR101659354B1 (ko) | 반도체 패키지 및 이의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |