CN114362752B - 模数转换电路及流水线模数转换器 - Google Patents

Abstract

本公开涉及一种模数转换电路及流水线模数转换器，该电路是流水线模数转换器的一级，包括：SADC模块、比较模块、MDAC模块及控制模块，SADC模块用于将输入的模拟信号转换成数字信号；MDAC模块用于输出模拟信号与数字信号的余差信号；控制模块用于进行校正控制。在余差信号超出预设的第一电压区间时，控制模块判断电路满足调节条件，并调整第一控制信号和第二控制信号用于调节SADC模块或比较模块的时钟偏离量，以使余差信号被调节到第一电压区间内。根据本公开实施例，能够以较小的电路代价实现对流水线模数转换器中MDAC模块和SADC模块的采样时间偏离的实时校正，提高模数转换电路的精度。

Description

模数转换电路及流水线模数转换器

技术领域

本公开涉及集成电路技术领域，尤其涉及一种模数转换电路及流水线模数转换器。

背景技术

流水线模数转换器(ADC，Analog-to-Digital Converter)由若干级功能类似的模数转换模块组成，每个模数转换模块包括子模数转换(SADC)模块和数模转换及放大(MDAC)模块等。

流水线ADC的精度与MDAC模块的信号处理精度密切相关，而SADC模块的量化结果会影响MDAC模块的信号处理精度。举例来说，SADC模块中的比较器采样时间偏离量对MDAC模块的精度影响较大，正常情况下，MDAC和SADC对ADC动态输入信号同时进行采样，采样得到的信号电压一致，MDAC余差电压输出幅度的绝对值应为ADC的满幅电压的一半。当存在比较器采样时间偏离量的情况下，MDAC和SADC采样得到的信号电压不一致，相当于比较器阈值发生变化，MDAC余差电压输出幅度增大，使得MDAC模块性能恶化，更严重情况下，余差电压幅度的绝对值超出ADC的满幅电压，ADC发生失码。因此，为保证流水线ADC的精度，需要把比较器采样时间偏离量指标控制在一定范围内。

发明内容

有鉴于此，本公开提出了一种模数转换电路，能够以较小的电路代价，在流水线模数转换器工作时，实时校正比较器的采样时间偏离量，提高模数转换电路的精度。

根据本公开的一方面，提供了一种模数转换电路，所述电路是流水线模数转换器的一级，所述电路包括：子模数转换SADC模块、数模转换及放大MDAC模块、比较模块以及控制模块，

所述SADC模块的第一输入端输入时钟信号，第二输入端输入第一控制信号，第三输入端输入第一模拟信号，输出端输出第一数字信号；

所述比较模块的第一输入端输入所述时钟信号，第二输入端输入第二控制信号，第三输入端输入所述第一模拟信号，输出端输出第二数字信号；

所述MDAC模块的第一输入端输入所述时钟信号，第二输入端输入所述第一模拟信号，第三输入端输入所述第一数字信号，输出端输出余差信号；

所述控制模块的第一输入端输入所述第一数字信号，第二输入端输入所述第二数字信号，第三输入端输入所述余差信号，输出端输出所述第一控制信号和第二控制信号，

其中，所述控制模块用于：

判断所述模数转换电路是否满足调节条件，所述调节条件包括所述余差信号超出预设的第一电压区间；

在所述模数转换电路满足调节条件的情况下，根据所述第一数字信号、所述余差信号及所述第二数字信号，确定所述比较模块的参考余差信号；

根据所述余差信号与所述参考余差信号之间的关系，调整所述第一控制信号或所述第二控制信号，以使所述余差信号被调节到所述第一电压区间内，所述第一控制信号用于调节所述SADC模块的时钟偏离量，所述第二控制信号用于调节所述比较模块的时钟偏离量。

在一种可能的实现方式中，所述SADC模块包括第一调节单元以及N个比较器，所述第一数字信号包括N位数字信号，N为大于1的整数，

所述第一调节单元连接到所述N个比较器，用于调节所述时钟信号的偏离量，输出具有第一时钟偏离量的第一偏离时钟信号；

所述N个比较器输入所述第一模拟信号及所述第一偏离时钟信号，所述N个比较器的第i个比较器用于对所述第一模拟信号的采样电压与所述第i个比较器的基准电压进行比较，输出比较后的第i位数字信号，i为整数且1≤i≤N，

其中，所述第一调节单元还用于：根据所述第一控制信号，调节所述第一时钟偏离量。

在一种可能的实现方式中，所述比较模块包括第二调节单元以及复制比较器，

所述第二调节单元连接到所述复制比较器，用于调节所述时钟信号的偏离量，输出具有第二时钟偏离量的第二偏离时钟信号；

所述复制比较器输入所述第一模拟信号及所述第二偏离时钟信号，所述复制比较器的基准电压与所述N个比较器中的第j个比较器相同，所述复制比较器用于对所述第一模拟信号的采样电压与所述复制比较器的基准电压进行比较，输出比较后的数字信号，j为整数且1<j<N，

其中，所述第二调节单元还用于：根据所述第二控制信号，调节所述第二时钟偏离量。

在一种可能的实现方式中，所述调节条件还包括：所述第二数字信号与所述第一数字信号的第j位不同。

在一种可能的实现方式中，所述控制模块根据所述第一数字信号、所述余差信号及所述第二数字信号，确定所述比较模块的参考余差信号，包括：

将模拟形式的余差信号转换成数字形式的余差信号；

根据数字形式的余差信号以及所述第一数字信号，确定所述模数转换电路的等效输入电压；

根据所述等效输入电压、所述第二数字信号及所述第一数字信号，确定所述参考余差信号。

在一种可能的实现方式中，所述控制模块根据所述余差信号与所述参考余差信号之间的关系，调整所述第一控制信号或所述第二控制信号，包括：

在所述余差信号的电压绝对值大于所述参考余差信号的电压绝对值的情况下，调整所述第一控制信号，以控制所述SADC模块的第一调节单元朝向接近第二时钟偏离量的方向调节所述第一时钟偏离量。

在一种可能的实现方式中，所述控制模块根据所述余差信号与所述参考余差信号之间的关系，调整所述第一控制信号或所述第二控制信号，还包括：

在所述余差信号的电压绝对值小于所述参考余差信号的电压绝对值的情况下，调整所述第二控制信号，以控制所述比较模块的第二调节单元朝向接近第一时钟偏离量的方向调节所述第二时钟偏离量。

在一种可能的实现方式中，在所述余差信号被调节到所述第一电压区间内之后，所述方法还包括：

在所述余差信号的电压绝对值小于或等于所述参考余差信号的电压绝对值的情况下，调整所述第二控制信号，以控制所述比较模块的第二调节单元朝向远离第一时钟偏离量的方向调节所述第二时钟偏离量。

在一种可能的实现方式中，[N/2]-1<j≤[N/2]+1。

根据本公开的另一方面，提供了一种流水线模数转换器，所述流水线模数转换器包括多级模数转换电路，各级模数转换电路分别包括上述的模数转换电路。

根据本公开实施例的模数转换电路，在电路中增加了比较模块及控制模块，通过控制模块获取电路输出的信号，并在输出信号满足调节条件的情况下，输出控制信号以调节SADC模块或比较模块的时钟偏离量，从而以较小的电路代价实现模数转换电路的实时校正，提高模数转换电路的校正精度。

根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。

附图说明

包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。

图1示出根据相关技术的流水线模数转换器的一级模数转换电路的示意图。

图2a和图2b分别示出根据相关技术的模数转换电路的MDAC模块的电路结构图及其电路时序的示意图。

图3示出根据相关技术的模数转换电路的MDAC模块的传输曲线的示意图。

图4示出根据本公开一实施例的模数转换电路的示意图。

图5示出根据本公开一实施例的SADC模块的结构图。

图6示出根据本公开一实施例的比较器的结构图。

图7示出根据本公开一实施例的比较模块的结构图。

具体实施方式

以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。

在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。

另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。

图1是根据相关技术的流水线模数转换器的一级模数转换电路的示意图。举例来说，流水线ADC可以包括若干级功能类似的模数转换电路，如图1所示，根据相关技术的模数转换电路10可以包括：

子模数转换(SADC)模块101，SADC模块101的第一输入端输入时钟信号CLK₀，第二输入端输入模拟信号V_in0，输出端输出模数转换后的数字信号D₀₁；其中，如果不是第一级模数转换电路，则V_in0是前一级模数转换电路提供的模拟信号；

在一种可能的实现方式中，如图1所示，SADC模块101可包括多个比较器(例如8个比较器)，多个比较器的采样通路包括采样保持器(S/H)，采样保持器的第一输入端输入时钟信号CLK₀，第二输入端输入模拟信号V_in0，输出端输出经采样保持的模拟信号V_in0的电压值到各个比较器；多个比较器中的第f个比较器可具有基准电压V_c0f，(1≤f≤比较器个数)，V_c0f的数值可随f的取值不同而不同(例如，第1个比较器的基准电压可以为V_c01)。每一个比较器将模拟信号V_in0的电压值与各自的基准电压进行比较，输出一位数字信号；直到全部比较器完成模拟信号V_in0的电压值与基准电压的比较，按比较器个数顺序组成数字信号D₀₁。

数模转换及放大(MDAC)模块102，MDAC模块102连接到SADC模块101，第一输入端输入时钟信号CLK₀，第二输入端输入模拟信号V_in0，第三输入端输入数字信号D₀₁，输出端输出余差信号V_res0。

在一种可能的实现方式中，如图1所示，MDAC模块102可包括采样保持器(S/H)、数模转换器(DAC)、加法器以及包括运算放大器(OPA)的增益单元。采样保持器的第一输入端输入时钟信号CLK₀，第二输入端输入模拟信号V_in0，输出端输出经采样保持的模拟信号V_in0的电压值到加法器；DAC的输入端输入数字信号D₀₁，输出端连接加法器的一输入端；加法器的另一输入端输入经采样保持的模拟信号V_in0的电压值，输出端连接增益单元的输入端；增益单元的输出端输出余差信号V_res0。

举例来说，时钟信号CLK₀和模拟信号V_in0同时进入SADC模块101和MDAC模块102，在SADC模块101进行粗量化(也即，初步的模数转换)，例如量化1～4位，量化结果(数字信号D₀₁)送入MDAC模块102。MDAC模块102根据SADC模块101的输出，转换成不同的参考电压，模拟信号V_in0与之相减后，由增益单元放大若干倍，得到余差信号V_res0，送入下一级处理。

图2a和图2b分别是根据相关技术的模数转换电路的MDAC模块的电路结构示意图及其电路时序的示意图。图3是根据相关技术的模数转换电路的MDAC模块的传输曲线的示意图。

其中，图2a示出了MDAC模块102的一种示例性的电路结构，图2b示出了图2a所示的MDAC模块的时钟信号。该时钟信号可以包括两个反向的时钟Φ₁和Φ₂，其中T_clk表示***时钟的周期，C_S,1-C_S,m表示采样电容，m表示采样电容的数量，C_stg2表示第二级的采样电容，C_F表示反馈电容，V_rp和V_rn分别表示正参考电压和负参考电压。

在一种可能的实现方式中，如图2a所示，在Φ₁相(例如Φ₁为高的1/2时钟周期T_clk)，V_in0被采样进各个采样电容C_S,1-C_S,m中。采样结束(例如Φ₁为低)后，Φ₁相各个开关断开。Φ₂相(例如Φ₂为高的1/2时钟周期T_clk)开关闭合，此时各个电容C_S,1-C_S,m下级板的电压由SADC模块101的输出信号控制，根据SADC模块101的输出信号(量化结果)来选择接V_rp还是V_rn，以此实现MDAC中数字-模拟的转换，从而形成如图3所示的传输曲线。OPA工作在闭环负反馈状态，根据电荷守恒和理想OPA的工作原理，可以得到：

公式(1)中，V_res0表示MDAC模块102输出的余差信号，V_in0表示输入的模拟信号，d_0f表示SADC模块101的数字信号D₀₁的第f位，d_0f的取值范围是[0，1]，C_S,f表示第f个采样电容的电容值，f为1～m之间的整数，C_F表示反馈电容的电容值，V_ref0表示流水线ADC的满幅电压，流水线ADC的输入信号范围应在[-V_ref0，V_ref0]的范围内。

如图3所示的传输曲线，理想传输特性曲线如实线所示，MDAC模块102和SADC模块101对模拟信号V_in0同时进行采样，采样得到的信号电压一致，MDAC余差电压输出幅度在±0.5V_ref0附近。当存在比较器采样时间偏离的情况下，MDAC模块102和SADC模块101采样得到的信号电压不一致，相当于比较器阈值发生变化。传输特性曲线发生如虚线所示的偏移，余差信号V_res0输出幅度增大，使得MDAC模块102性能恶化，更严重情况下，余差信号V_res0幅度超出±V_ref0，ADC发生失码。为保证ADC精度，需要把比较器采样偏离指标控制在一定范围内。

在相关技术中，通常在ADC前端增加采样保持电路，或者在ADC不工作时，对比较器采样时间偏离误差进行校正。然而，在ADC前端增加采样保持电路的方法，会显著增加模拟电路代价，增加功耗、噪声等。在ADC不工作时，对比较器采样时间偏离误差进行校正的方法，因为不是实时校正，不能跟踪比较器时间偏离误差随不同环境温度和工作电压下的变化，校正精度受限。

图4示出根据本公开一实施例的模数转换电路的示意图。该电路40是流水线ADC的任意一级。如图4所示，该电路40包括：子模数转换SADC模块401、比较模块402、数模转换及放大MDAC模块403以及控制模块404，

子模数转换SADC模块401的第一输入端输入时钟信号CLK，第二输入端输入第一控制信号D_{ctrl_1}，第三输入端输入第一模拟信号V_in，输出端输出第一数字信号D₁；

比较模块402的第一输入端输入时钟信号CLK，第二输入端输入第二控制信号D_{ctrl_2}，第三输入端输入第一模拟信号V_in，输出端输出第二数字信号D₂；

数模转换及放大MDAC模块403的第一输入端输入时钟信号CLK，第二输入端输入第一模拟信号V_in，第三输入端输入第一数字信号D₁，输出端输出余差信号V_res；

控制模块404的第一输入端输入第一数字信号D₁，第二输入端输入第二数字信号D₂，第三输入端输入余差信号V_res，输出端输出第一控制信号D_{ctrl_1}和第二控制信号D_{ctrl_2}，

其中，控制模块404用于：

判断模数转换电路40是否满足调节条件，调节条件包括余差信号超出预设的第一电压区间；

在模数转换电路满足调节条件的情况下，根据第一数字信号D₁、余差信号V_res及第二数字信号D₂，确定比较模块的参考余差信号D_{res_r}；

根据余差信号与参考余差信号之间的关系，调整第一控制信号D_{ctrl_1}或第二控制信号D_{ctrl_2}，以使余差信号被调节到第一电压区间内，第一控制信号D_{ctrl_1}用于调节SADC模块401的时钟偏离量，第二控制信号D_{ctrl_2}用于调节比较模块的时钟偏离量。

举例来说，MDAC模块403可以采用相关技术的电路结构。SADC模块401可包括多个比较器，用于对输入的第一模拟信号进行量化，输出量化后的多位数字信号(即第一数字信号)。SADC模块的每个比较器具有基准电压，例如第1个比较器的基准电压可以用V_c1表示。比较模块402可包括至少一个比较器，该至少一个比较器的结构与SADC模块401的比较器的结构一致，比较模块402输入第一模拟信号，输出量化后的至少一位数字信号(即第二数字信号)。比较模块402的至少一个比较器具有基准电压，例如第1个比较器的基准电压可以用V_{c_1}表示。SADC模块401和比较模块402均包括采样保持器(S/H)，采样保持器根据时钟信号CLK对第一模拟信号V_in进行采样，输出经采样保持的第一模拟信号V_in的电压值到各个比较器。

在一种可能的实现方式中，可在SADC模块401和比较模块402的采样保持器之前增加调节单元，并为SADC模块401和比较模块402分别设置不同的时钟偏离量，以便在模数转换电路精度下降时，通过调节时钟偏离量来校正模数转换电路。其中，调节单元可例如包括串联的多个反相器，本公开对调节单元的具体结构不作限制。

在一种可能的实现方式中，在模数转换电路工作时，时钟信号CLK与第一模拟信号V_in同时进入SADC模块401、比较模块402以及MDAC模块403。SADC模块401和比较模块402完成模拟-数字信号的转换，分别获得第一数字信号D₁以及第二数字信号D₂。SADC模块401输出的第一数字信号D₁输入MDAC模块403，由MDAC模块403进行处理，输出余差信号V_res，送入下一级模数转换电路处理。

在一种可能的实现方式中，模数转换电路40还可设置有控制模块404，用于实现模数转换电路的校正控制。在模数转换电路40工作期间，控制模块404可获取电路输出的多个信号，包括第一数字信号D₁、第二数字信号D₂及余差信号V_res，并根据这些信号中的至少一个来判断模数转换电路40是否满足调节条件。

在一种可能的实现方式中，该调节条件可包括余差信号超出预设的第一电压区间。也即，如果余差信号超出预设的第一电压区间，则可认为比较器采样时间偏离误差较大，MDAC性能变差，需要进行调节。其中，第一电压区间可根据模数转换电路的参考电压V_ref及电路结构设置，例如第一电压区间可设为[-(1/2)V_ref，(1/2)V_ref]，本公开对第一电压区间的具体取值不作限制。

在一种可能的实现方式中，该调节条件也可以采用其他条件，例如在第二数字信号D₂与第一数字信号D₁的对应信号位不同时，判断满足调节条件；该调节条件也可以为满足多个条件中的至少一个。应当理解，本领域技术人员可根据实际情况设置模数转换电路的调节条件，本公开对此不作限制。

在一种可能的实现方式中，在模数转换电路满足调节条件的情况下，控制模块404可输出初始的第一控制信号以及初始的第二控制信号，使得SADC模块401和比较模块402具有不同的时钟偏离量。控制模块可根据第一数字信号D₁、第二数字信号D₂及余差信号计算比较模块的参考余差信号D_{res_r}；判断余差信号与计算得到的参考余差信号D_{res_r}之间的关系，选择调整输出第一控制信号D_{ctrl_1}以调节SADC模块401的时钟偏离量，或选择调整输出第二控制信号D_{ctrl_2}以调节比较模块402的时钟偏离量。

在一种可能的实现方式中，如果余差信号的电压绝对值大于参考余差信号的电压绝对值，则可认为SADC模块401的时钟偏离误差较大，控制模块可调整输出第一控制信号D_{ctrl_1}以调节SADC模块401的时钟偏离量；反之，如果参考余差信号的电压绝对值大于余差信号的电压绝对值，则可认为比较模块402的时钟偏离误差较大，控制模块可调整输出第二控制信号D_{ctrl_2}以调节比较模块402的时钟偏离量。

在一种可能的实现方式中，第一控制信号D_{ctrl_1}以及第二控制信号D_{ctrl_2}为可调整的控制信号，包括指示时钟偏离量的调节方式的信息，在接收到控制信号时，SADC模块401或比较模块402可例如通过改变时钟信号CLK在调节单元中所经过的反相器的数量，以实现时钟偏离量的调节。本公开对具体的调节方式不作限制。

在一种可能的实现方式中，通过多次调节，如果余差信号被调节到第一电压区间内，则可认为比较器采样时间偏离误差处于精度允许的范围内，MDAC模块能够满足性能要求，控制模块可结束本次的调节过程。

在一种可能的实现方式中，控制模块控制SADC模块401的时钟偏离量进行一次或多次调节后，余差信号可被调节到预设的第一电压区间，在此情况下，如果余差信号的电压绝对值小于或等于参考余差信号的电压绝对值，出于进一步压缩余差信号摆幅的目的，控制模块可以调整第二控制信号D_{ctrl_2}，向第二时钟偏离量增大或减小的方向搜索更合适的时钟偏离量，以试探是否能实现压缩余差信号的信号摆幅的效果。如果在试探的过程中发现调整D_{ctrl_2}之后获得的余差信号的摆幅减小，控制模块可将第一控制信号D_{ctrl_1}向接近第二控制信号D_{ctrl_2}的方向去调整，以降低MDAC模块403的输出摆幅。

在一种可能的实现方式中，电路中可能会存在噪声，对余差信号以及参考余差信号的大小存在一定影响。可以多次判断余差信号与参考余差信号的关系后，再确定如何调整第一控制信号或第二控制信号以调节SADC模块401或比较模块402的时钟偏离量，从而减小噪声对电路的影响，保证校正精度。

根据本公开实施例的模数转换电路，在电路中增加了比较模块及控制模块，通过控制模块获取电路输出的信号，并在输出信号满足调节条件的情况下，输出控制信号以调节SADC模块或比较模块的时钟偏离量，从而以较小的电路代价实现对模数转换电路中MDAC模块和SADC模块的采样时间偏离的实时校正，提高模数转换电路的精度。

图5示出根据本公开一实施例的SADC模块的结构示意图。如图5所示，在一种可能的实现方式中，SADC模块401可包括第一调节单元4011以及N个比较器(例如，8个比较器)，所述第一数字信号包括N位数字信号，N为大于1的整数，

第一调节单元4011连接到N个比较器，用于调节时钟信号的偏离量，输出具有第一时钟偏离量的第一偏离时钟信号；

N个比较器输入第一模拟信号V_in及第一偏离时钟信号，N个比较器的第i个比较器可用于对所述第一模拟信号V_in的采样电压与所述第i个比较器的基准电压V_ci进行比较，输出比较后的第i位数字信号，i为整数且1≤i≤N，

其中，第一调节单元4011还可用于：根据第一控制信号D_{ctrl_1}，调节第一时钟偏移量。

举例来说，第一调节单元4011可设置在SADC模块401的采样通路中，置于N个比较器的采样保持器(S/H)之前，时钟信号CLK输入第一调节单元4011，输出具有第一时钟偏离量的第一偏离时钟信号。其中，第一调节单元4011可例如包括串联的多个反相器。

在一种可能的实现方式中，在模数转换电路开始工作时，可以预设初始的第一控制信号，可以根据预先设定的初始的第一控制信号调节得到第一时钟偏离量，可例如使时钟信号CLK经过预设数量的反相器，以得到具有第一时钟偏离量的第一偏离时钟信号。

在一种可能的实现方式中，N个比较器的采样保持器可根据输入的第一偏离时钟信号对第一模拟信号V_in进行采样，输出经采样保持的第一模拟信号的电压值到各个比较器。

图6示出根据本公开实施例的比较器的结构示意图。图6示出了任意一个比较器，如图6所示，输入的第一模拟信号V_in经过采样/保持，与该比较器的基准电压V_c相比较，当V_in≥V_c，比较器输出D₀＝1；当V_in<V_c，比较器输出D₀＝0。这样，经过N个比较器比较后，SADC模块401输出N位数字信号，也即第一数字信号D₁，从而实现模拟信号的量化。

在一种可能的实现方式中，SADC模块401的第i个比较器具有基准电压V_ci(例如，第1个比较器具有基准电压V_c1)，可以由模数转换电路的参考电压V_ref分压得到，例如，SADC模块401的比较器为8个时，第1个比较器到第8个比较器的基准电压可以为：-7/8V_ref，-5/8V_ref，-3/8V_ref，-1/8V_ref，1/8V_ref，3/8V_ref，5/8V_ref，7/8V_ref。N个比较器可以分别将第一模拟信号的电压值与各自的基准电压进行比较，输出N位数字信号(例如，N取8，i取3，则第3个比较器可输出第3位数字信号，8个比较器共可输出8位数字信号)，将N位数字信号按位数排序，可以获得第一数字信号D₁。

在一种可能的实现方式中，N个比较器输出的比较结果有N+1种可能，例如，8个比较器可能输出的比较结果可能有9种，如表1所示：

表1

在表1中，d_i表示SADC模块401的数字信号D₁的第i位，d_i的取值范围是[0，1]，D_1，k表示可能的第k种输出结果，1≤i≤N，1≤k≤N+1。

在一种可能的实施方式中，SADC模块最终可量化g比特数据，其中，g与SADC模块401中比较器可能的输出结果个数有关，g可以取满足N+1≤2^g的最小值。例如，8个比较器可能的输出结果有9种，则g可以取4，SADC模块量化4比特。也即，最终输出四比特的数字信号到外部电路。

在一种可能的实现方式中，第一调节单元4011还输入有第一控制信号D_{ctrl_1}。第一控制信号D_{ctrl_1}可包括指示第一时钟偏离量的调节程度的信息，第一调节单元4011可根据第一控制信号D_{ctrl_1}调节SADC模块401的第一时钟偏离量，例如增加或减少时钟信号CLK所经过的反相器的数量，从而降低SADC模块401的比较器采样时间偏离误差，提高MDAC模块的性能。

在一种可能的实现方式中，在模数转换电路开始工作时，可以预设初始的第二控制信号，可以根据预先设定的初始的第二控制信号调节得到第二时钟偏离量，其中，第二时钟偏离量可与SADC模块401的第一时钟偏离量不同。例如，可使第一时钟偏离量为0，使第二时钟偏离量为正的偏离量或负的偏离量。可根据SADC模块的输出结果以及余差信号判断是否调整第一控制信号以调节第一时钟偏离量，在第一时钟偏离量需要进行调节时，可根据比较模块的输出结果判断第一时钟偏离量的调节方向，从而调整输出第一控制信号D_{ctrl_1}以降低比较器采样时间与MDAC采样时间的偏离误差。本公开对初始的第一控制信号和初始的第二控制信号的具体设定不作限制。

通过这种方式，实现了时钟偏离量可调节的SADC模块，从而能够以较小的电路代价实现对模数转换电路的MDAC模块与SADC模块的采样时间偏离的实时校正。

图7示出根据本公开一实施例的比较模块的结构图。在一种可能的实现方式中，比较模块402可包括第二调节单元4021以及复制比较器，

第二调节单元4021连接到复制比较器，可用于调节时钟信号的偏离量，输出具有第二时钟偏离量的第二偏离时钟信号；

复制比较器输入所述第一模拟信号V_in及第二偏离时钟信号，复制比较器的基准电压与N个比较器中的第j个比较器相同，复制比较器用于对第一模拟信号V_in的采样电压与复制比较器的基准电压进行比较，输出比较后的数字信号，j为整数且1<j<N，

其中，第二调节单元4021还可用于：根据第二控制信号D_{ctrl_2}，调节第二时钟偏离量。

举例来说，第二调节单元4021可设置在比较模块402的采样通路中，置于复制比较器的采样保持器(S/H)之前，时钟信号CLK输入第二调节单元4021中，输出具有第二时钟偏离量的第二偏离时钟信号。其中，第二调节单元4021可例如包括串联的多个反相器。

在一种可能的实现方式中，在模数转换电路开始工作时，可以预设初始的第二控制信号，可以根据预先设定的初始的第二控制信号调节得到第二时钟偏离量，可例如使时钟信号CLK经过预设数量的反相器，以得到具有第二时钟偏离量的第二偏离时钟信号。

在一种可能的实现方式中，复制比较器的采样保持器可根据输入的第二偏离时钟信号对第一模拟信号V_in进行采样，输出经采样保持的第一模拟信号V_in的电压值到各个比较器。

在一种可能的实现方式中，比较模块402的复制比较器具有基准电压V_{c_r}，输入的第一模拟信号V_in经过采样/保持，与比较器的基准电压V_{c_r}相比较。当V_in≥V_{c_r}，比较器输出d_r＝1；当V_in<V_{c_r}，比较器输出d_r＝0。复制比较器可以将第一模拟信号的电压值与基准电压进行比较，输出1位数字信号，即第二数字信号D₂。

在一种可能的实现方式中，比较模块402的复制比较器的基准电压可以与SADC模块401的N个比较器中的第j个比较器相同，例如，j取4，则复制比较器的基准电压V_{c_r}可以与SADC模块401的第4个比较器的基准电压V_c4相同。

在一种可能的实现方式中，第二调节单元4021还输入有第二控制信号D_{ctrl_2}。第二控制信号D_{ctrl_2}可包括指示第二时钟偏离量的调节程度的信息，第二调节单元4021可根据第二控制信号D_{ctrl_2}调节比较模块402的第二时钟偏离量，例如增加或减少时钟信号CLK所经过的反相器的数量，从而使比较模块402的比较器采样时间偏离朝更有利于压缩MDAC输出摆幅的方向作出尝试。

在一种可能的实现方式中，在模数转换电路开始工作时，可以预设初始的第一控制信号，可以根据预先设定的初始的第一控制信号调节得到第一时钟偏离量，其中，第一时钟偏离量可与比较模块402的第二时钟偏离量不同。例如，可使第一时钟偏离量为0，使第二时钟偏离量为正的偏离量或负的偏离量。可根据比较模块402的输出结果以及余差信号判断是否调整第二控制信号以调节第二时钟偏离量，在第二时钟偏离量需要进行调节时，可根据SADC模块的调节结果判断第二时钟偏离量的调节方向，从而调整输出第二控制信号以试探是否有更有利于压缩MDAC输出摆幅的时钟偏离量。本公开对初始的第一控制信号和初始的第二控制信号的具体设定不作限制。

在一种可能的实现方式中，控制模块404的调节条件还可包括：比较模块402输出的第二数字信号D₂与SADC模块401输出的第一数字信号D₁的第j位不同(例如，N取8时，j可以取4)。

在一种可能的实现方式中，比较模块402的复制比较器与SADC模块401的第j级比较器具有相同的基准电压，且输入比较模块402和SADC模块401的第一模拟信号V_in也相同，因此，在其他条件都相同的情况下，复制比较器输出的第二数字信号D₂和SADC模块的第j级比较器输出的第一数字信号D₁的第j位由比较模块和SADC模块各自的时钟偏离量决定。本领域人员应理解，如果第二数字信号D₂与第一数字信号D₁的第j位不同，可以认为比较模块和SADC模块的采样时间偏离量差距偏大，需要控制模块404调节比较模块402的第二时钟偏离量或SADC模块401的第一时钟偏离量，进行模数转换电路的采样时间偏离量的校正。

通过这种方式，可以在所述余差信号超出预设的第一电压区间；且第二数字信号D₂与第一数字信号D₁的第j位不同的情况下开始调节，从而确保模数转换电路处于因采样时间偏离造成的性能恶化的状态中，能够降低判断错误的概率。

在一种可能的实现方式中，比较模块还可包括多个比较器，每个比较器具有基准电压，与SADC模块中任意一个比较器的基准电压相同，比较模块的不同比较器参考电压不同。输入的第一模拟信号经过采样/保持，与每个比较器的基准电压相比较后都输出一位数字信号，输出所有的经比较获得的数字信号，即第二数字信号D₂。

在一种可能的实现方式中，在比较模块包括多个比较器的情况下，控制模块404的调节条件还可包括：比较模块402输出的第二数字信号D₂与SADC模块401输出的第一数字信号D₁的对应信号位不同。例如，比较模块的第1个比较器和第2个比较器的基准电压分别与SADC模块的第4个比较器和第5个比较器相同时，认为第二数字信号D₂的第1和第2位分别与第一数字信号D₁的第4和第5位为对应信号位，在对应信号位不同时，则认为比较模块和SADC模块的采样时间偏离量差距偏大，需要控制模块调节比较模块的第二时钟偏离量或SADC模块的第一时钟偏离量，进行模数转换电路的采样时间偏离量的校正。

通过在比较模块中使用多个比较器进行比较，可以获得更多的电路的工作参数的信息，保证校正精度。

在一种可能的实现方式中，模数转换电路的调节条件可包括：所述余差信号超出预设的第一电压区间；或第二数字信号D₂与第一数字信号D₁的第j位不同。也就是说，可以在满足上述两个条件中的一个的情况下，在模数转换电路可能出现性能恶化时开始调节，从而提高电路校正的灵敏度。

在一种可能的实现方式中，[N/2]-1<j≤[N/2]+1(例如，N可以为8，则3<j≤5，j可取值为4、5中的至少一个)。

在一种可能的实现方式中，N为SADC模块401中所包括的比较器的总个数，j为SADC模块401中的第j个比较器的个数，比较模块402的复制比较器的参考电压可与SADC模块401中的第j个比较器相同。通过限定j的取值范围，使得复制比较器的输出结果作为第j个比较器输出结果的对照，可以更加准确。

在一种可能的实现方式中，控制模块404根据第一数字信号D₁、余差信号V_res及第二数字信号D₂，确定比较模块402的参考余差信号D_{res_r}，包括：

将模拟形式的余差信号V_res转换成数字形式的余差信号D_res。根据数字形式的余差信号D_res以及所述第一数字信号D₁，确定所述模数转换电路的等效输入电压D_in。

根据所述等效输入电压D_in、所述第二数字信号D₂及所述第一数字信号D₁，确定所述参考余差信号D_{res_r}。

举例来说，在模数转换电路满足调节条件的情况下，控制模块404可根据SADC模块401输出的第一数字信号D₁、MDAC模块403输出的余差信号V_res及比较模块402输出的第二数字信号D₂，确定比较模块402的参考余差信号D_{res_r}。

在一种可能的实现方式中，余差信号V_res是模拟形式的信号，第一数字信号D₁、第二数字信号D₂均为数字形式的信号，因此，可以将模拟形式的余差信号V_res转换成数字形式，再进行计算，例如，可以通过控制模块404中的模数转换ADC单元完成余差信号V_res的模数转换，获得余差信号V_res的数字化结果D_res，本公开对完成余差信号V_res的数字化采用的具体方式不作限制。

在一种可能的实现方式中，控制模块可以根据数字形式的余差信号D_res以及第一数字信号D₁，计算所述模数转换电路的等效输入电压D_in。例如，如公式2所示，其中G表示本级MDAC增益，

在一种可能的实现方式中，控制模块还可以根据第二数字信号D₂及第一数字信号D₁，获得参考数字信号D_{1_r}。第二数字信号可由比较模块的复制比较器输出，可以用第二数字信号D₂替换第一数字信号D₁的第j位，获得替换后的与第一数字信号的位数相同的参考数字信号D_{1_r}。其中，比较模块的复制比较器的参考电压与SADC模块的N个比较器中的第j个比较器的参考电压相同。

在一种可能的实现方式中，在比较模块包括多个比较器的情况下，可以用第二数字信号D₂中的每位数字信号分别替换第一数字信号D₁中的对应信号位的数字信号，获得替换后的与第一数字信号D₁的位数相同的参考数字信号D_{1_r}。

在一种可能的实现方式中，控制模块可根据计算得到的等效输入电压D_in及数字信号D_{1_r}，计算参考余差电压D_{res_r}，如公式3所示，其中G表示本级MDAC增益，

D_{res_r}＝G·(D_in-D_{1_r}) (3)

通过这种方式，控制模块可以确定出模数转换电路的参考余差电压。

在一种可能的实现方式中，所述控制模块404根据余差信号与参考余差信号之间的关系，调整所述第一控制信号D_{ctrl_1}或所述第二控制信号D_{ctrl_2}，包括：

在所述余差信号的电压绝对值大于参考余差信号的电压绝对值的情况下，调整所述第一控制信号D_{ctrl_1}，以控制所述SADC模块的第一调节单元朝向接近第二时钟偏离量的方向调节所述第一时钟偏离量。

在一种可能的实现方式中，控制模块可以比较数字形式的余差信号D_res和参考余差信号D_{res_r}的电压绝对值大小，并根据不同的比较结果，输出不同的控制信号。

在一种可能的实现方式中，余差信号的电压绝对值和参考余差信号的电压绝对值分别与SADC模块401和比较模块402的采样时间偏离量有关，如果余差信号的电压绝对值更大，可认为SADC模块401的采样时间偏离量也更大，可以调节SADC模块401的第一时钟偏离量以接近采样时间偏离量更小的第二时钟偏离量。

在一种可能的实现方式中，控制模块可对D_res与D_{res_r}的绝对值进行比较，如公式(4)所示，在余差信号D_res的绝对值更大的条件下，控制模块404可调整第一控制信号D_{ctrl_1}，控制SADC模块第一调节单元4011向接近第二时钟偏离量的方向调节第一时钟偏离量。

|D_res__r|＜|D_res|(4)

在一种可能的实现方式中，所述控制模块根据余差信号与参考余差信号之间的关系，调整所述第一控制信号D_{ctrl_1}或所述第二控制信号D_{ctrl_2}，还包括：

在余差信号的电压绝对值小于所述参考余差信号的电压绝对值的情况下，调整所述第二控制信号D_{ctrl_2}，以控制所述比较模块第二调节单元4021朝向接近第一时钟偏离量的方向调节所述第二时钟偏离量。

如在一种可能的实现方式中，控制模块可以比较数字形式的余差信号D_res和参考余差信号D_{res_r}的电压绝对值大小，如果参考余差信号的电压绝对值更大，可认为比较模块402的采样时间偏离量也更大，可以调节比较模块402的第二时钟偏离量以接近采样时间偏离量更小的第一时钟偏离量。

在一种可能的实现方式中，如公式(5)所示，在参考余差信号D_{res_r}的绝对值更大的情况下，控制模块404可调整第二控制信号D_{ctrl_2}，控制所述比较模块第二调节单元4021朝向接近第一时钟偏离量的方向调节第二时钟偏离量。

|D_res__r|＞|D_res|(5)

通过这种方式，控制模块可以输出控制信号调节SADC模块或比较模块的采样时间偏离量，从而完成对模数转换电路的采样时间偏离量的实时校正过程。

在一种可能的实现方式中，在所述余差信号被调节到所述第一电压区间内之后，所述方法还包括：

在所述余差信号的电压绝对值小于或等于所述参考余差信号的电压绝对值的情况下，调整所述第二控制信号，以控制所述比较模块的第二调节单元朝向远离第一时钟偏离量的方向调节所述第二时钟偏离量。

在一种可能的实现方式中，D_res和D_{res_r}的一次比较后，控制模块可控制SADC模块或比较模块的时钟偏离量作出一次调节，在满足调节条件时，比较和调节可多次进行，直到余差信号被调节到预设的第一电压区间内。在此情况下，控制模块可以主动调整第二控制信号D_{ctrl_2}向使得第二时钟偏离量增大或减小的方向进行搜索，以寻找更优的时钟偏移量，如果存在更优的时钟偏离量，可使得SADC模块的时钟偏离量调整为试探到的最优的时钟偏离量，压缩余差信号的摆幅。

通过这种方式，可以在校正比较器采样时间偏离的前提下，进一步地使MDAC模块输出的余差信号的信号摆幅减小，从而提高MDAC模块的线性性能，进而提升整个流水线模数换电路及流水线模数转换器的性能。

根据本公开实施例的模数转换电路，在电路中增加了比较模块及控制模块，通过控制模块获取电路输出的信号，并在输出信号满足调节条件的情况下，输出控制信号以调节SADC模块或比较模块的时钟偏离量。与相关技术的方案相比，本公开仅增加比较模块和控制模块，不会增加噪声，对功耗影响很小，模拟电路代价小；并且能够跟踪比较器时间偏离误差随不同环境温度和工作电压下的变化，实现模数转换电路的实时校正，提高模数转换电路的校正精度。根据本公开实施例的模数转换电路，可应用于流水线ADC的各级模数转换电路的MDAC模块，对各级模数转换电路分别进行实时校正。

根据本公开的实施例，还提供了一种流水线模数转换器，所述流水线模数转换器包括多级模数转换电路，各级模数转换电路分别包括如上所述的模数转换电路。

关于该流水线模数转换器，其中各个模块执行操作的具体方式已经在有关该模数转换电路的实施例中进行了详细描述，此处将不做详细阐述说明。

以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (10)

1.一种模数转换电路，所述电路是流水线模数转换器的一级，所述电路包括：子模数转换SADC模块、数模转换及放大MDAC模块、比较模块以及控制模块，

所述SADC模块的第一输入端输入时钟信号，第二输入端输入第一控制信号，第三输入端输入第一模拟信号，输出端输出第一数字信号；

所述比较模块的第一输入端输入所述时钟信号，第二输入端输入第二控制信号，第三输入端输入所述第一模拟信号，输出端输出第二数字信号；

所述MDAC模块的第一输入端输入所述时钟信号，第二输入端输入所述第一模拟信号，第三输入端输入所述第一数字信号，输出端输出余差信号；

所述控制模块的第一输入端输入所述第一数字信号，第二输入端输入所述第二数字信号，第三输入端输入所述余差信号，输出端输出所述第一控制信号和第二控制信号，

其中，所述控制模块用于：

判断所述模数转换电路是否满足调节条件，所述调节条件包括所述余差信号超出预设的第一电压区间；

在所述模数转换电路满足调节条件的情况下，根据所述第一数字信号、所述余差信号及所述第二数字信号，确定所述比较模块的参考余差信号；

根据所述余差信号与所述参考余差信号之间的关系，调整所述第一控制信号或所述第二控制信号，以使所述余差信号被调节到所述第一电压区间内，所述第一控制信号用于调节所述SADC模块的时钟偏离量，所述第二控制信号用于调节所述比较模块的时钟偏离量。

2.根据权利要求1所述的电路，其特征在于，所述SADC模块包括第一调节单元以及N个比较器，所述第一数字信号包括N位数字信号，N为大于1的整数，

所述第一调节单元连接到所述N个比较器，用于调节所述时钟信号的偏离量，输出具有第一时钟偏离量的第一偏离时钟信号；

所述N个比较器输入所述第一模拟信号及所述第一偏离时钟信号，所述N个比较器的第i个比较器用于对所述第一模拟信号的采样电压与所述第i个比较器的基准电压进行比较，输出比较后的第i位数字信号，i为整数且1≤i≤N，

其中，所述第一调节单元还用于：根据所述第一控制信号，调节所述第一时钟偏离量。

3.根据权利要求2所述的电路，其特征在于，所述比较模块包括第二调节单元以及复制比较器，

所述第二调节单元连接到所述复制比较器，用于调节所述时钟信号的偏离量，输出具有第二时钟偏离量的第二偏离时钟信号；

所述复制比较器输入所述第一模拟信号及所述第二偏离时钟信号，

所述复制比较器的基准电压与所述N个比较器中的第j个比较器相同，所述复制比较器用于对所述第一模拟信号的采样电压与所述复制比较器的基准电压进行比较，输出比较后的数字信号，j为整数且1<j<N，

其中，所述第二调节单元还用于：根据所述第二控制信号，调节所述第二时钟偏离量。

4.根据权利要求3所述的电路，其特征在于，所述调节条件还包括：所述第二数字信号与所述第一数字信号的第j位不同。

5.根据权利要求1-4中任意一项所述的电路，其特征在于，所述控制模块根据所述第一数字信号、所述余差信号及所述第二数字信号，确定所述比较模块的参考余差信号，包括：

将模拟形式的余差信号转换成数字形式的余差信号；

根据数字形式的余差信号以及所述第一数字信号，确定所述模数转换电路的等效输入电压；

根据所述等效输入电压、所述第二数字信号及所述第一数字信号，确定所述参考余差信号。

6.根据权利要求2-4中任意一项所述的电路，其特征在于，所述控制模块根据所述余差信号与所述参考余差信号之间的关系，调整所述第一控制信号或所述第二控制信号，包括：

在所述余差信号的电压绝对值大于所述参考余差信号的电压绝对值的情况下，调整所述第一控制信号，以控制所述SADC模块的第一调节单元朝向接近第二时钟偏离量的方向调节所述第一时钟偏离量。

7.根据权利要求3或4所述的电路，其特征在于，所述控制模块根据所述余差信号与所述参考余差信号之间的关系，调整所述第一控制信号或所述第二控制信号，还包括：

在所述余差信号的电压绝对值小于所述参考余差信号的电压绝对值的情况下，调整所述第二控制信号，以控制所述比较模块的第二调节单元朝向接近第一时钟偏离量的方向调节所述第二时钟偏离量。

8.根据权利要求3或4所述的电路，其特征在于，在所述余差信号被调节到所述第一电压区间内之后，所述控制模块还用于：

在所述余差信号的电压绝对值小于或等于所述参考余差信号的电压绝对值的情况下，调整所述第二控制信号，以控制所述比较模块的第二调节单元朝向远离第一时钟偏离量的方向调节所述第二时钟偏离量。

9.根据权利要求3所述的电路，其特征在于，[N/2]-1<j≤[N/2]+1。

10.一种流水线模数转换器，其特征在于，所述流水线模数转换器包括多级模数转换电路，各级模数转换电路分别包括根据权利要求1至9中任意一项所述的模数转换电路。