TW201320617A - 數位類比轉換器的元素的權重的估算方法、裝置及應用其之逐次逼近暫存器類比數位轉換器 - Google Patents

數位類比轉換器的元素的權重的估算方法、裝置及應用其之逐次逼近暫存器類比數位轉換器 Download PDF

Info

Publication number
TW201320617A
TW201320617A TW100140408A TW100140408A TW201320617A TW 201320617 A TW201320617 A TW 201320617A TW 100140408 A TW100140408 A TW 100140408A TW 100140408 A TW100140408 A TW 100140408A TW 201320617 A TW201320617 A TW 201320617A
Authority
TW
Taiwan
Prior art keywords
input
ref
value
analog converter
digital
Prior art date
Application number
TW100140408A
Other languages
English (en)
Other versions
TWI434517B (zh
Inventor
Hung-I Chen
Chang-Yu Chen
Xuan-Lun Huang
Jiun-Lang Huang
Original Assignee
Ind Tech Res Inst
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ind Tech Res Inst filed Critical Ind Tech Res Inst
Priority to TW100140408A priority Critical patent/TWI434517B/zh
Priority to CN201110415198.6A priority patent/CN103095299B/zh
Priority to US13/338,214 priority patent/US8502723B2/en
Publication of TW201320617A publication Critical patent/TW201320617A/zh
Application granted granted Critical
Publication of TWI434517B publication Critical patent/TWI434517B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H03M1/1057—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by trimming, i.e. by individually adjusting at least part of the quantisation value generators or stages to their nominal values
    • H03M1/1061—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by trimming, i.e. by individually adjusting at least part of the quantisation value generators or stages to their nominal values using digitally programmable trimming circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
    • H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

在此提供一種數位類比轉換器(DAC)的元素的權重的估算方法、裝置及應用其之逐次逼近暫存器類比數位轉換器(SAR ADC)。本揭露藉由在SAR ADC中，加入附帶有參考權重的參考元素、附屬數位類比轉換器以及搜尋電路，可求得以前述參考權重所表示的DAC中各組成元素的等效權重值。隨後SAR ADC即可利用校正後的各等效權重值，以及對每一筆輸入訊號的逐次逼近結果，經計算得到數位輸出值。因此，本揭露免除SAR ADC中，DAC的組成元素對於相對匹配度的要求。

Description

數位類比轉換器的元素的權重的估算方法、裝置及應用其之逐次逼近暫存器類比數位轉換器
本揭露是有關於一種數位類比轉換器(Digital-to-Analog Converter，簡稱DAC)，且特別是有關於一種數位類比轉換器的元素的權重的估算方法、裝置及應用其之逐次逼近暫存器類比數位轉換器(Successive-Approximated Register Analog-to-Digital Converter，簡稱SAR ADC)。
近年來在積體電路設計上的趨勢，對於更低功耗、更高表現、以及更少的成本有愈來愈嚴苛的要求，而在類比前端電路的設計當中，一個有效率的類比數位轉換器(Analog-to-Digital Converter，簡稱ADC)能使系統整體表現大大地提升，ADC負責將接收的類比訊號轉換為數位訊號，並提供給後端的數位訊號處理單元來運作，因此其動態範圍、解析度、精確度、線性度、取樣速度、功耗、輸入級特性等等，都成為影響系統整體表現的重要環節，也成為評估轉換器本身表現的重要參數。
就解析度以及取樣速度的分類上來看，8~14 bits及1到數百MSPS的ADC的應用層級相當廣泛，包括通訊系統的基頻或中頻前端、生醫影像處理如超音波影像系統的前端、以及雷達陣列系統的前端等都在其應用範圍之中。ADC的架構種類繁多，而製作符合前述規格的ADC時，可選擇的架構也有相當的多樣性。目前在商業應用上的主流為導管線類比數位轉換器(pipeline Analog-to-Digital Converter，簡稱pipeline ADC)，然而近年來在國際先進期刊論文的發表上，可發現逐次逼近暫存器類比數位轉換器(Successive-Approximated Register Analog-to-Digital Converter，簡稱SAR ADC)逐漸成為熱門的研發方向，原因在於SAR ADC的架構在操作上幾乎不需要直流的電流偏壓，且SAR ADC需要較多的數位電路來控制以及處理訊號，而當製程進入深次微米(deep sub-micron)時，其數位電路部份所需的晶片面積及功耗便能有效的降低，也因此很適合做為大型SoC(System-on-Chip)的IP(intellectual property)。許多文獻顯示，在同樣的規格需求下，SAR ADC相較於pipeline ADC有較低功耗以及較小晶片面積的優勢，也因此，對於SAR ADC架構的技術開發，也儼然成了一門顯學。
然而，在SAR ADC架構中有一個重要的功能方塊：數位類比轉換器(Digital-to-Analog Converter，簡稱DAC)，其直接影響了SAR ADC的表現。DAC中的各個組成元素，例如電容，由於其在相對匹配(matching)度上的需求，使得DAC在晶片面積以及功耗上，佔了SAR ADC整體很大的比重，而如果DAC需要更大的面積，也代表DAC的驅動電路需要更大的驅動力，又進一步增加了面積與功耗。由於數位電路的成本相當的低廉，因此若是可以藉由數位電路的處理技巧，減少或甚至免除DAC對於組成元素在相對匹配度上的需求，將有效地降低ADC整體的晶片面積與功耗。
圖1為一種SAR ADC的方塊圖，圖2A為一種SAR ADC中之DAC與比較器在取樣相位時的簡化電路圖，圖2B為圖2A的戴維寧等效(Thenevin Equivelent)電路圖，圖2C為一種SAR ADC中之DAC與比較器在轉換相位時的簡化電路圖，圖2D為圖2C的戴維寧等效電路圖，請同時參考圖1、圖2A、圖2B、圖2C及圖2D。此SAR ADC 10包括：DAC 12、取樣保持電路14、比較器16、以及逐次逼近暫存器邏輯電路(簡稱SAR邏輯電路)18。圖2A、圖2B、圖2C及圖2D中的DAC皆由N個電容C0、C1、...、及CN-1所組成，這些電容以2的冪次方(radix-2)做電容取值，所以：
Cn=2n*C
其中，N為大於1的正整數，n為大於等於0且小於N的正整數。因此，由圖2D可看出，經由逐次逼近後，由SAR邏輯電路18送給DAC 12的N位元控制訊號，即為最後的ADC數位輸出值ADCOUT，其中，控制訊號的所有位元值K0、K1、...、及KN-1等於0或1。然而由於電容的實際值與理想值之間的差異，所以直接影響了ADC線性度。
圖3為圖1的SAR ADC的一種典型轉換函數圖，請參考圖3。圓形虛線32標示出一種叫做缺失判斷位階(missing decision level)的情況，此種情況代表可能有多個不同的輸入電壓卻沒有對應不同的數位輸出值或是有相同的數位輸出值，因此，無法以數位的方式來補償而獲得線性的轉換曲線。圓形虛線34標示出另一種叫做缺失編碼(missing code)的情況，此情況中相鄰的兩個輸入電壓卻對應數值差異極大的兩個數位輸出值，但此種情況卻可以數位的方式來補償而獲得線性的轉換曲線。由圖3可看出，傳統ADC中的DAC是以2的冪次方做電容取值，因而產生缺失判斷位階的情況，此情況會無法以數位的方式來補償。
根據一實施範例，提供一種數位類比轉換器的元素的權重的估算方法，此數位類比轉換器包括N個組成元素，標示為E0、E1、...、EN-1，此估算方法包括下列步驟。步驟之一為提供一個參考元素Eref，耦接至數位類比轉換器。步驟之另一於第0個週期的第一相位時，對E0輸入第一值V1，對其他E1、...、EN-1輸入第二值V0，使得開路等效輸出為VMCW0。步驟之再一於第0個週期的第二相位時，對所有E0、E1、...、EN-1輸入V0，調整對Eref的輸入值，使得開路等效輸出Vdig0趨近等於VMCW0，並根據此時對Eref的輸入值，獲得小於1的有理數倍數Kref,0，其中，根據有理數倍數Kref,0可估算出E0的權重值。步驟之另一於第i個週期的第一相位時，對Ei輸入V1，對其他E0、...、Ei-1、Ei+1、...、EN-1輸入V0，使得開路等效輸出為VMCWi。步驟之再一於第i個週期的第二相位時，對標示大於等於i的Ei、Ei+1、...、EN-1輸入V0，調整對Eref的輸入值，且選擇對E0、E1、...、Ei-1的輸入值為V1與V0二者之一，使得開路等效輸出Vdigi趨近等於VMCWi，並根據此時對Eref的輸入值以及對E0、E1、...、Ei-1的輸入值，獲得係數K0,i、K1,i、...、Ki-1,i及小於1的有理數倍數Kref,i，其中，根據係數K0,i、K1,i、...、Ki-1,i及有理數倍數Kref,i可估算出Ei的權重值，N為大於1的正整數，i為大於等於0的正整數且小於N。
根據一實施範例，提供一種數位類比轉換器的元素的權重的估算裝置，此數位類比轉換器包括N個組成元素，標示為E0、E1、...、EN-1，此估算裝置包括：參考元素Eref、附屬數位類比轉換器、比較器、以及搜尋電路。此參考元素Eref耦接至數位類比轉換器，Eref與這些組成元素的權重值符合下列：
W ref >W 0，且
其中，Wref為Eref的權重值，Wi為Ei的權重值，N為大於1的正整數，i、n皆為大於等於0的正整數且小於N。附屬數位類比轉換器具有M位元的數位輸入，此附屬數位類比轉換器之輸出耦接至Eref，其中，M為大於1的正整數。比較器具有第一輸入端、第二輸入端及輸出端，比較器用以比較第一輸入端與第二輸入端的輸入，將比較結果輸出於輸出端。搜尋電路耦接至比較器、附屬數位類比轉換器及數位類比轉換器，搜尋電路根據比較器的輸出，來選擇對所有E0、E1、...、EN-1的輸入值為第一值V1與第二值V0二者之一，並根據比較器的輸出，來改變附屬數位類比轉換器的輸入M位元的二進位數值，以調整對Eref的輸入值。估算裝置依據附屬數位類比轉換器的輸入M位元的二進位數值以及對所有組成元素的輸入值，來估算出所有組成元素的權重值。
根據一實施範例，提供一種數位類比轉換器的元素的權重的估算裝置，此數位類比轉換器包括N個組成元素，標示為E0、E1、...、EN-1，此估算裝置包括：參考元素Eref、附屬數位類比轉換器、比較器、逐次逼近暫存器邏輯電路、以及搜尋控制電路。此參考元素Eref耦接至數位類比轉換器，Eref與這些組成元素的權重值符合下列：
W ref >W 0，且
其中，Wref為Eref的權重值，Wi為Ei的權重值，N為大於1的正整數，i、n皆為大於等於0的正整數且小於N。附屬數位類比轉換器具有M位元的數位輸入，此附屬數位類比轉換器之輸出耦接至Eref，其中，M為大於1的正整數。比較器具有第一輸入端、第二輸入端及輸出端，比較器用以比較第一輸入端與第二輸入端的輸入，將比較結果輸出於輸出端。逐次逼近暫存器邏輯電路耦接至比較器、附屬數位類比轉換器及數位類比轉換器。搜尋控制電路耦接至逐次逼近暫存器邏輯電路，此搜尋控制電路控制逐次逼近暫存器邏輯電路，以根據比較器的輸出，來選擇對所有E0、E1、...、EN-1的輸入值為第一值V1與第二值V0二者之一，並根據比較器的輸出，來改變附屬數位類比轉換器的輸入M位元的二進位數值，以調整對Eref的輸入值。估算裝置依據附屬數位類比轉換器的輸入M位元的二進位數值以及對所有組成元素的輸入值，來估算出所有組成元素的權重值。
根據一實施範例，提供一種逐次逼近暫存器類比數位轉換器，其包括：數位類比轉換器、參考元素Eref、附屬數位類比轉換器、比較器、逐次逼近暫存器邏輯電路、以及搜尋電路。數位類比轉換器包括N個組成元素，標示為E0、E1、...、EN-1。參考元素Eref耦接至數位類比轉換器，Eref與這些組成元素的權重值符合下列：
W ref >W 0，且
其中，Wref為Eref的權重值，Wi為Ei的權重值，N為大於1的正整數，i、n皆為大於等於0的正整數且小於N。附屬數位類比轉換器具有M位元的數位輸入，此附屬數位類比轉換器之輸出耦接至Eref，其中，M為大於1的正整數。比較器具有第一輸入端、第二輸入端及輸出端，比較器用以比較第一輸入端與第二輸入端的輸入，將比較結果輸出於輸出端。逐次逼近暫存器邏輯電路耦接至比較器及數位類比轉換器，用以根據比較器的輸出，來選擇對所有E0、E1、...、EN-1的輸入值為第一值V1與第二值V0二者之一，以獲得輸入電壓的數位對應值。搜尋電路耦接至比較器、附屬數位類比轉換器及數位類比轉換器，搜尋電路根據比較器的輸出，來選擇對所有E0、E1、...、EN-1的輸入值為V1與V0二者之一，並根據比較器的輸出，來改變附屬數位類比轉換器的輸入M位元的二進位數值，以調整對Eref的輸入值，此逐次逼近暫存器類比數位轉換器依據附屬數位類比轉換器的輸入M位元的二進位數值以及對所有組成元素的輸入值，來估算出所有組成元素的權重值。
根據一實施範例，提供一種逐次逼近暫存器類比數位轉換器，其包括：數位類比轉換器、參考元素Eref、附屬數位類比轉換器、比較器、逐次逼近暫存器邏輯電路、以及搜尋控制電路。數位類比轉換器包括N個組成元素，標示為E0、E1、...、EN-1。參考元素Eref耦接至數位類比轉換器，Eref與這些組成元素的權重值符合下列：
W ref >W 0，且
其中，Wref為Eref的權重值，Wi為Ei的權重值，N為大於1的正整數，i、n皆為大於等於0的正整數且小於N。附屬數位類比轉換器具有M位元的數位輸入，此附屬數位類比轉換器之輸出耦接至Eref，其中，M為大於1的正整數。比較器具有第一輸入端、第二輸入端及輸出端，比較器用以比較第一輸入端與第二輸入端的輸入，將比較結果輸出於輸出端。逐次逼近暫存器邏輯電路耦接至比較器、附屬數位類比轉換器及數位類比轉換器，用以根據比較器的輸出，來選擇對所有E0、E1、...、EN-1的輸入值為第一值V1與第二值V0二者之一，以獲得輸入電壓的數位對應值。搜尋控制電路耦接至逐次逼近暫存器邏輯電路，搜尋控制電路控制逐次逼近暫存器邏輯電路，以根據比較器的輸出，來選擇對所有E0、E1、...、EN-1的輸入值為V1與V0二者之一，並根據比較器的輸出，來改變附屬數位類比轉換器的輸入M位元的二進位數值，以調整對Eref的輸入值，此逐次逼近暫存器類比數位轉換器依據附屬數位類比轉換器的輸入M位元的二進位數值以及對所有組成元素的輸入值，來估算出所有組成元素的權重值。
基於上述，本揭露藉由在數位類比轉換器加入一個附帶有參考權重的參考元素，可求得以前述參考權重所表示的各組成元素的等效權重值。因此，本揭露可能免除一個SAR ADC中，數位類比轉換器的組成元素對於相對匹配度的要求，也可能減低了數位類比轉換器驅動電路的驅動能力需求，並可能進一步減少SAR ADC整體的面積與功耗，且可能有助於降低一個需要數位類比轉換器陣列的系統成本，更因為可能會有低功耗、小面積的SAR ADC IP，而可能能助於電路的集成及可攜式系統的開發。
為讓本揭露之上述特徵和優點能更明顯易懂，下文特舉實施範例，並配合所附圖式作詳細說明如下。
在此揭露一種新的SAR ADC，如圖4所示，圖4是一種新的SAR ADC實施範例的方塊圖，請參照圖4。此SAR ADC 40包括：估算裝置41、數位類比轉換器42、取樣保持電路45以及逐次逼近暫存器邏輯電路47，此估算裝置包括：參考元素Eref、附屬數位類比轉換器44、比較器46、以及搜尋電路48。
數位類比轉換器42包括N個組成元素，標示為E0、E1、...、EN-1。參考元素Eref耦接至數位類比轉換器42，參考元素Eref與這些組成元素的權重值符合下列式子：
W ref >W 0　(1)，且
其中，Wref為Eref的權重值，Wi為Ei的權重值，N為大於1的正整數，i、n皆為大於等於0的正整數且小於N。
在符合前述式子(1)及(2)的前提下，某種實施例的這些組成元素的權重值可以符合式子：
W n =α n *W 0，其中，冪次方α小於2。
在特定的實施例下，冪次方α更可以是1.86。
本實施範例的這些組成元素及參考元素是以電容為例，因此參考元素Eref就是參考電容Cref，其具有第一端點及第二端點，而這些組成元素就是N個組成電容，標示為C0、C1、...、CN-1，每一組成電容具有第一端點及第二端點，所有組成電容的第一端點耦接至同一個節點，參考元素Eref的第一端點耦接至前述節點，而權重值在此例中可以理解為電容值，則下列條件必須被滿足：
C ref >C 0　(3)，且
在符合前述式子(3)及(4)的前提下，某種實施例的這些組成電容可以符合式子：
C n =α n *C 0，其中，冪次方α小於2。
在特定的實施例下，冪次方α更可以是1.86。本實施範例是以電容為例，但非用以限定本揭露，這些組成元素及參考元素可以是電容、電阻、及電流源三者之任一種，或是其他可以組成數位類比轉換器的元件。在組成元素不是電容的情況下，這些組成元素與參考元素的電路構成不一定如圖中所示地將第一端點連接在一起，端視數位類比轉換器的構造而定。
從前述可知，圖4中的數位類比轉換器42為一個以非2的冪次方來做電容取值的電容矩陣DAC。若電容矩陣中的各組成元素的等效權重可知，亦即各組成電容的電容值或各組成電容間的電容值的比值可知，則SAR ADC依據逐次逼近方式的結果，再利用數位運算方式，可求得逼近的結果所代表的數位輸出值。因此，如何利用一個快速且精確的方式，來求得各組成元素的等效權重是重點之一。
請繼續參照圖4。附屬數位類比轉換器44具有M位元的數位輸入，此附屬數位類比轉換器44之輸出耦接至Eref，其中，M為大於1的正整數。取樣保持電路45耦接至比較器46，取樣保持電路45用來取樣並保持輸入電壓Vin。比較器46具有第一輸入端、第二輸入端及輸出端，比較器46用以比較第一輸入端與第二輸入端的輸入，將比較結果輸出於輸出端。逐次逼近暫存器邏輯電路(簡稱SAR邏輯電路)47耦接至比較器46及數位類比轉換器42，SAR邏輯電路47根據比較器46的輸出，來選擇對所有E0、E1、...、EN-1的輸入值為第一值V1與第二值V0二者之一，以獲得輸入電壓Vin的數位對應值。在本實施例中，因為組成元素就是組成電容，所以第一值V1與第二值V0分別是電壓值VRT與VRB，但非以限定本揭露，如果組成元素是電流源，則第一值V1與第二值V0可能是代表1與0的控制訊號。
搜尋電路48耦接至比較器46、附屬數位類比轉換器44及數位類比轉換器42，搜尋電路48根據比較器的輸出，來選擇對所有E0、E1、...、EN-1的輸入值為V1與V0二者之一，並根據比較器的輸出，來改變附屬數位類比轉換器的輸入M位元的二進位數值，以調整對Eref的輸入值，此SAR ADC 40或估算裝置41依據附屬數位類比轉換器的輸入M位元的二進位數值以及對所有組成元素的輸入值，來估算出所有組成元素的權重值。其估算的詳細步驟於後再詳述。
圖5是一種新的SAR ADC實施範例中之數位類比轉換器的簡化電路圖，請參照圖5。數位類比轉換器52包括多個開關以及4個組成電容，標示為C0、C1、C2以及C3，所有組成電容的第一端點耦接至同一節點。參考電容Cref的第一端點也耦接至前述節點。開關S0、S1、S2、S3、Si以及Sg共同作用下可使SAR ADC省下取樣保持電路。在取樣相位時，開關S0、S1、S2以及S3都切換成導通至開關Si，開關Si切換成導通至輸入電壓Vin，開關Sg導通，使電容C0、C1、C2以及C3充電至輸入電壓Vin。在轉換相位時，開關Si切換成導通至參考電壓Vref，開關Sg斷開，開關S0、S1、S2以及S3依據4位元控制訊號而切換，逐次逼近後當前述節點的電壓趨近於0，也就是兩個相位時的開路等效輸出趨近於相等時，根據4位元控制訊號即可計算而獲得最後的ADC數位輸出值。依此相同原理，本揭露中所有的SAR ADC都可省略取樣保持電路而達成比較兩個電壓的目的，故以下不再贅述。本揭露中所有的SAR ADC的實施範例中的數位類比轉換器都可以比照相同的原理來製作，並省略開關不畫，以避免圖式太過複雜而難以辨識。
圖6A是一種新的SAR ADC實施範例中之DAC與比較器在第0個週期的載體取樣(carrier sampling)相位時的簡化電路圖，圖6B為圖6A的戴維寧等效電路圖，圖6C為一種新的SAR ADC實施範例中之DAC與比較器在第0個週期的權重估算(weighting evaluation)相位時的簡化電路圖，圖6D為圖6C的戴維寧等效電路圖，圖7A是一種新的SAR ADC實施範例中之DAC與比較器在第i個週期的載體取樣相位時的簡化電路圖，圖7B為圖7A的戴維寧等效電路圖，圖7C為一種新的SAR ADC實施範例中之DAC與比較器在第i個週期的權重估算相位時的簡化電路圖，圖7D為圖7C的戴維寧等效電路圖。
請同時參考圖6A及圖6B。如圖6A所示，在第0個週期的載體取樣相位時，令電容C0的輸入等於代表輸入為1的電壓值VRT，其餘電容C1、...、CN-1的輸入等於代表輸入為0的電壓值VRB，且調整附屬數位類比轉換器dDAC的輸入M位元的二進位數值為0，以調整對Cref的第二端點的輸入值等於代表輸入為0的電壓值VRB。則如圖6B所示，在第0個週期的載體取樣相位時，使得開路等效輸出為VMCW0。
請同時參考圖6C及圖6D。如圖6C所示，在第0個週期的權重估算相位時，令電容C0、C1、...、CN-1的輸入等於代表輸入為0的電壓值VRB，且利用逐次逼近的二元搜尋方式，或是從最大值或是最小值起始的一元搜尋方式，來調整附屬數位類比轉換器dDAC的輸入M位元的二進位數值，使得開路等效輸出Vdig0趨近等於VMCW0，並根據此時對Cref的第二端點的輸入值，亦即M位元的二進位數值，來獲得小於1的有理數倍數Kref,0，其中，
C0=Kref,0*Cref，
如果參考電容之電容值定義為1的話，則M位元的二進位數值的逐次逼近結果定義為電容C0的等效電容值，且此一等效電容值為參考電容之電容值的有理數倍數Kref,0，此有理數倍數Kref,0由M位元的二進位數值來定義。
因此，為了使C0能夠被Cref所定義，前述式子(3)的條件必須被滿足：
C ref >C 0　(3)
這個條件在設計上相當容易被滿足，一般設計上即使考慮電容值漂移的問題，Cref也不需太多的浪費來達到這個目的，例如：Cref=1.2*C0即為很足夠的取值。
請同時參考圖7A及圖7B。如圖7A所示，在第i個週期的載體取樣相位時，令電容Ci的輸入等於代表輸入為1的電壓值VRT，其餘電容C0、...、Ci-1、Ci+1、...、CN-1的輸入等於代表輸入為0的電壓值VRB，且調整附屬數位類比轉換器dDAC的輸入M位元的二進位數值為0，以調整對Cref的第二端點的輸入值等於代表輸入為0的電壓值VRB。則如圖7B所示，在第i個週期的載體取樣相位時，使得開路等效輸出為VMCWi。
請同時參考圖7C及圖7D。如圖7C所示，在第i個週期的權重估算相位時，令標示大於等於i的電容Ci、Ci+1、...、CN-1的輸入等於代表輸入為0的電壓值VRB，且利用逐次逼近的二元搜尋方式，或是從最大值或是最小值起始的一元搜尋方式，來調整附屬數位類比轉換器dDAC的輸入M位元的二進位數值，並選擇對電容C0、C1、...、Ci-1的輸入值為代表輸入為1的電壓值VRT與代表輸入為0的電壓值VRB二者之一，使得開路等效輸出Vdigi趨近等於VMCWi，並根據此時對Cref的第二端點的輸入值(或M位元的二進位數值)以及對C0、C1、...、Ci-1的第二端點的輸入值，來獲得獲得係數K0,i、K1,i、...、Ki-1,i及小於1的有理數倍數Kref,i，其中，
K 0, i ,K 1, i ,…K i -1, i {0,1}，且
如果參考電容Cref之電容值定義為1的話，且由於Ci-1、Ci-2、…、C1、C0的等效電容值已知，並可表示為參考電容的電容值的有理數倍數，則Ci的等效電容值亦可經計算而表示為參考電容的電容值的有理數倍數。
換言之，在得到C0的等效電容值之後，接下來可藉由C0、Cref與附屬數位類比轉換器dDAC，利用逐次逼近的二元搜尋方式，或是從最大值或是最小值起始的一元搜尋方式的搜尋結果，最後得到C1的等效電容值，且由於C0的等效電容值已知為參考電容的電容值的有理數倍數，則C1的等效權重亦可表示為參考電容的電容值的有理數倍數。同理，接下來可藉由C1、C0、Cref與附屬數位類比轉換器dDAC，利用逐次逼近的二元搜尋方式，或是從最大值或是最小值起始的一元搜尋方式的搜尋結果，最後得到C2的等效電容值，且由於C1、C0的等效電容值已知為參考電容的電容值的有理數倍數，則C2的等效權重亦可表示為參考電容的電容值的有理數倍數。以此類推，最後所有的組成電容其等效電容值皆可表示為參考電容的電容值的有理數倍數。
因此，為了使Ci能夠被Ci-1、Ci-2、…、C1、C0以及Cref所定義，前述式子(4)的條件必須被滿足：
例如一個小於2的冪次方(sub-radix-2)的電容陣列所組成的DAC，再加前述的Cref的取值，便能滿足上述的條件。
前述所謂的逐次逼近(successive-approximation)方式，為一種二元搜尋(binary-search)的方式；另外亦提及另一種所謂的一元搜尋(unary-search)的方式，為一種從最大/最小值單調下降/上昇的搜尋方式。但前述皆非以限定本揭露。
在此揭露另一種新的SAR ADC，如圖8所示，圖8是一種新的SAR ADC實施範例的方塊圖，請參照圖8。此SAR ADC 80包括：估算裝置81、數位類比轉換器82以及取樣保持電路85，此估算裝置81包括：參考元素Eref、附屬數位類比轉換器84、比較器86、逐次逼近暫存器邏輯電路87以及搜尋控制電路88。此實施範例中除了逐次逼近暫存器邏輯電路87以及搜尋控制電路88與圖4的範例不同外，其他構件大致相同，故不再贅述。
與圖4的範例不同，這裡的逐次逼近暫存器邏輯電路87耦接至比較器86及數位類比轉換器82外，也同時耦接至附屬數位類比轉換器84。因為不管是數位類比轉換器82或附屬數位類比轉換器84都由此逐次逼近暫存器邏輯電路87來控制。搜尋控制電路88耦接至逐次逼近暫存器邏輯電路87，此搜尋控制電路88控制逐次逼近暫存器邏輯電路87，以根據比較器86的輸出，來選擇對所有E0、E1、...、EN-1的輸入值為第一值V1與第二值V0二者之一，並根據比較器86的輸出，來改變附屬數位類比轉換器84的輸入M位元的二進位數值，以調整對Eref的輸入值。此SAR ADC 80或估算裝置81依據附屬數位類比轉換器84的輸入M位元的二進位數值以及對所有組成元素的輸入值，來估算出所有組成元素的權重值。
圖9為一種新的SAR ADC的典型轉換函數圖，請參考圖9。此SAR ADC中的DAC電容矩陣是以1.86的冪次方做電容取值，亦即：
C n =α n *C 0，其中，冪次方α是1.86。
由圖中可知，僅出現圓形虛線94所標示的缺失編碼情況，並沒有缺失判斷位階的情況發生，故完全可以數位的方式來補償而獲得線性的轉換曲線。
從另一個觀點來看並整理以上所述，且把作為例子的組成電容與參考電容回歸為組成元素與參考元素，則可以得到一種數位類比轉換器的元素的權重的估算方法，此數位類比轉換器包括N個組成元素，標示為E0、E1、...、EN-1。圖10為一種新的數位類比轉換器的元素的權重的估算方法的流程圖，請參照圖10。
步驟S110為提供一個參考元素Eref，此Eref耦接至數位類比轉換器，Eref與這些組成元素的權重值符合下列：
W ref >W 0，且
其中，Wref為Eref的權重值，Wi為Ei的權重值，N為大於1的正整數，i、n皆為大於等於0的正整數且小於N。
步驟S120是於第0個週期的第一相位時，例如載體取樣相位時，對E0輸入第一值V1，對其他E1、...、EN-1輸入第二值V0，使得開路等效輸出為VMCW0。步驟S130是於第0個週期的第二相位時，例如權重估算相位時，對所有E0、E1、...、EN-1輸入V0，調整對Eref的輸入值，使得開路等效輸出Vdig0趨近等於VMCW0，並根據此時對Eref的輸入值，獲得小於1的有理數倍數Kref,0，其中，W0=Kref,0*Wref。
步驟S140是於第i個週期的第一相位時，對Ei輸入V1，對其他E0、...、Ei-1、Ei+1、...、EN-1輸入V0，使得開路等效輸出為VMCWi。步驟S150是於第i個週期的第二相位時，對標示大於等於i的Ei、Ei+1、...、EN-1輸入V0，調整對Eref的輸入值，且選擇對E0、E1、...、Ei-1的輸入值為V1與V0二者之一，使得開路等效輸出Vdigi趨近等於VMCWi，並根據此時對Eref的輸入值以及對E0、E1、...、Ei-1的輸入值，獲得係數K0,i、K1,i、...、Ki-1,i及小於1的有理數倍數Kref,i，其中，
K 0, i ,K 1, i ,…K i -1, i {0,1}，且
重複步驟S140與步驟S150，其中i由1逐次加1直到N-1，則所有的組成元素的權重值即可獲得，且皆可表示為參考元素的權重值的有理數倍數。雖然實施例以上述各式子為例，但非用以限定本揭露，事實上根據有理數倍數Kref,0就可估算出E0的權重值，且根據係數K0,i、K1,i、...、Ki-1,i及有理數倍數Kref,i就可估算出Ei的權重值。
利用本揭露所述的校正方式，來對SAR ADC中DAC的各組成元素進行校正，則DAC中各組成元素所附帶的各等效權重可皆不相同，也就免除DAC的組成元素對於相對匹配度的需求。本揭露藉由在DAC中，加入一個附帶有參考權重的參考元素，以及連接於此參考元素的附屬數位類比轉換器，可對各組成元素的各等效權重由LSB(least-significant bit)到MSB(most-significant bit)依次校正，並求得以前述參考權重所表示的各等效權重值。隨後ADC即可利用校正後的各等效權重值，以及對每一筆輸入訊號的逐次逼近結果，經計算得到ADC的數位輸出值，使得此ADC其類比輸入訊號與數位輸出值之間的轉換函數為線性關係。
本揭露免除一個SAR ADC中，DAC的組成元素對於相對匹配度的需求，以進一步減少SAR ADC整體的面積與功耗，也減低了DAC驅動電路(此驅動電路根據DAC架構的不同，可能為前級的驅動電路，或者是參考電壓驅動電路)的驅動能力需求。而在一個需要ADC陣列的系統應用當中，例如影像感測器平行處理之類比前端，或是超音波影像系統的類比前端等，低功耗、小面積的ADC IP更有助於電路的集成，亦即在單一晶片中整合更多的前端通道(front-end channel)，有助於降低系統成本，或是可攜式系統的開發。
雖然本揭露已以實施範例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，故本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
10,40,80．．．SAR ADC
12,42,52,82．．．數位類比轉換器
14,45,85．．．取樣保持電路
16,46,86．．．比較器
18,47,87．．．SAR邏輯電路
32．．．缺失判斷位階的情況
34,94．．．缺失編碼的情況
41,81．．．估算裝置
44,84,dDAC．．．附屬數位類比轉換器
48．．．搜尋電路
88．．．搜尋控制電路
C0、C1、...、CN-1．．．組成電容
Cref．．．參考電容
E0、E1、...、EN-1．．．組成元素
Eref．．．參考元素
S110~S150．．．用以說明圖10的實施範例的各步驟
X．．．節點
圖1為一種SAR ADC的方塊圖。
圖2A為一種SAR ADC之DAC與比較器在取樣相位時的簡化電路圖。
圖2B為圖2A的戴維寧等效電路圖。
圖2C為一種SAR ADC中之DAC與比較器在轉換相位時的簡化電路圖。
圖2D為圖2C的戴維寧等效電路圖。
圖3為圖1的SAR ADC的一種典型轉換函數圖。
圖4是一種新的SAR ADC實施範例的方塊圖。
圖5是一種新的SAR ADC實施範例中之數位類比轉換器的簡化電路圖。
圖6A是一種新的SAR ADC實施範例中之DAC與比較器在第0個週期的載體取樣相位時的簡化電路圖。
圖6B為圖6A的戴維寧等效電路圖。
圖6C是一種新的SAR ADC實施範例中之DAC與比較器在第0個週期的權重估算相位時的簡化電路圖。
圖6D為圖6C的戴維寧等效電路圖。
圖7A是一種新的SAR ADC實施範例中之DAC與比較器在第i個週期的載體取樣相位時的簡化電路圖。
圖7B為圖7A的戴維寧等效電路圖。
圖7C是一種新的SAR ADC實施範例中之DAC與比較器在第i個週期的權重估算相位時的簡化電路圖。
圖7D為圖7C的戴維寧等效電路圖。
圖8是一種新的SAR ADC實施範例的方塊圖。
圖9為一種新的SAR ADC的典型轉換函數圖。
圖10為一種新的數位類比轉換器的元素的權重的估算方法的流程圖。
40．．．SAR ADC
42．．．數位類比轉換器
45．．．取樣保持電路
46．．．比較器
47．．．SAR邏輯電路
41．．．估算裝置
44．．．附屬數位類比轉換器
48．．．搜尋電路
C0、C1、...、CN-1．．．組成電容
Cref．．．參考電容
E0、E1、...、EN-1．．．組成元素
Eref．．．參考元素

Claims (28)

  1. 一種數位類比轉換器的元素的權重的估算方法，該數位類比轉換器包括N個組成元素，標示為E0、E1、...、EN-1，該估算方法包括：提供一參考元素Eref，耦接至該數位類比轉換器；於第0個週期的一第一相位時，對E0輸入一第一值V1，對其他E1、...、EN-1輸入一第二值V0，使得開路等效輸出為VMCW0；於第0個週期的一第二相位時，對所有E0、E1、...、EN-1輸入V0，調整對Eref的輸入值，使得開路等效輸出Vdig0趨近等於VMCW0，並根據此時對Eref的輸入值，獲得小於1的有理數倍數Kref,0，其中，根據有理數倍數Kref,0可估算出E0的權重值；於第i個週期的該第一相位時，對Ei輸入V1，對其他E0、...、Ei-1、Ei+1、...、EN-1輸入V0，使得開路等效輸出為VMCWi；以及於第i個週期的該第二相位時，對標示大於等於i的Ei、Ei+1、...、EN-1輸入V0，調整對Eref的輸入值，且選擇對E0、E1、...、Ei-1的輸入值為V1與V0二者之一，使得開路等效輸出Vdigi趨近等於VMCWi，並根據此時對Eref的輸入值以及對E0、E1、...、Ei-1的輸入值，獲得係數K0,i、K1,i、...、Ki-1,i及小於1的有理數倍數Kref,i，其中，根據係數K0,i、K1,i、...、Ki-1,i及有理數倍數Kref,i可估算出Ei的權重值，N為大於1的正整數，i為大於等於0的正整數且小於N。
  2. 如申請專利範圍第1項所述之數位類比轉換器的元素的權重的估算方法，其中，Eref與該些組成元素的權重值符合下列：W ref>W 0，且 其中，Wref為Eref的權重值，Wi為Ei的權重值，n為大於等於0的正整數且小於N，則E0的權重值為：W0=Kref,0*Wref，而Ei的權重值為：
  3. 如申請專利範圍第2項所述之數位類比轉換器的元素的權重的估算方法，更包括：提供M位元的一附屬數位類比轉換器，該附屬數位類比轉換器之輸出耦接至Eref，當要調整對Eref的輸入值時，則改變該附屬數位類比轉換器的輸入M位元的二進位數值，其中，M為大於1的正整數。
  4. 如申請專利範圍第2項所述之數位類比轉換器的元素的權重的估算方法，其中該些組成元素的權重值符合下列：W n=α n *W 0，其中，冪次方α小於2。
  5. 如申請專利範圍第4項所述之類比轉換器的元素的權重的估算方法，其中冪次方α為1.86。
  6. 如申請專利範圍第2項所述之數位類比轉換器的元素的權重的估算方法，其中該些組成元素及該參考元素為電容、電阻、及電流源三者之任一種。
  7. 一種數位類比轉換器的元素的權重的估算裝置，該數位類比轉換器包括N個組成元素，標示為E0、E1、...、EN-1，該估算裝置包括：一參考元素Eref，耦接至該數位類比轉換器，Eref與該些組成元素的權重值符合下列：W ref >W 0，且 其中，Wref為Eref的權重值，Wi為Ei的權重值，N為大於1的正整數，i、n皆為大於等於0的正整數且小於N；一附屬數位類比轉換器，具有M位元的數位輸入，該附屬數位類比轉換器之輸出耦接至Eref，其中，M為大於1的正整數；一比較器，具有第一輸入端、第二輸入端及輸出端，用以比較第一輸入端與第二輸入端的輸入，將比較結果輸出於輸出端；以及一搜尋電路，耦接至該比較器、該附屬數位類比轉換器及該數位類比轉換器，該搜尋電路根據該比較器的輸出，來選擇對所有E0、E1、...、EN-1的輸入值為一第一值V1與一第二值V0二者之一，並根據該比較器的輸出，來改變該附屬數位類比轉換器的輸入M位元的二進位數值，以調整對Eref的輸入值，該估算裝置依據該附屬數位類比轉換器的輸入M位元的二進位數值以及對所有組成元素的輸入值，來估算出所有組成元素的權重值。
  8. 如申請專利範圍第7項所述之數位類比轉換器的元素的權重的估算裝置，其中：於第0個週期的一第一相位時，對E0輸入該第一值V1，對其他E1、...、EN-1輸入該第二值V0，使得開路等效輸出為VMCW0；於第0個週期的一第二相位時，對所有E0、E1、...、EN-1輸入V0，調整對Eref的輸入值，使得開路等效輸出Vdig0趨近等於VMCW0，並根據此時對Eref的輸入值，獲得小於1的有理數倍數Kref,0，其中，W0=Kref,0*Wref；於第i個週期的該第一相位時，對Ei輸入V1，對其他E0、...、Ei-1、Ei+1、...、EN-1輸入V0，使得開路等效輸出為VMCWi；以及於第i個週期的該第二相位時，對標示大於等於i的Ei、Ei+1、...、EN-1輸入V0，調整對Eref的輸入值，且選擇對E0、E1、...、Ei-1的輸入值為V1與V0二者之一，使得開路等效輸出Vdigi趨近等於VMCWi，並根據此時對Eref的輸入值以及對E0、E1、...、Ei-1的輸入值，獲得係數K0,i、K1,i、...、Ki-1,i及小於1的有理數倍數Kref,i，其中，K 0, i ,K 1, i ,…K i -1, i {0,1}，且
  9. 如申請專利範圍第7項所述之數位類比轉換器的元素的權重的估算裝置，其中該些組成元素的權重值符合下列：W n =α n *W 0，其中，冪次方α小於2。
  10. 如申請專利範圍第9項所述之類比轉換器的元素的權重的估算裝置，其中冪次方α為1.86。
  11. 如申請專利範圍第7項所述之數位類比轉換器的元素的權重的估算裝置，其中該些組成元素及參考元素為電容、電阻、及電流源三者之任一種。
  12. 一種數位類比轉換器的元素的權重的估算裝置，該數位類比轉換器包括N個組成元素，標示為E0、E1、...、EN-1，該估算裝置包括：一參考元素Eref，耦接至該數位類比轉換器，Eref與該些組成元素的權重值符合下列：W ref >W 0，且 其中，Wref為Eref的權重值，Wi為Ei的權重值，N為大於1的正整數，i、n皆為大於等於0的正整數且小於N；一附屬數位類比轉換器，具有M位元的數位輸入，該附屬數位類比轉換器之輸出耦接至Eref，其中，M為大於1的正整數；一比較器，具有第一輸入端、第二輸入端及輸出端，用以比較第一輸入端與第二輸入端的輸入，將比較結果輸出於輸出端；一逐次逼近暫存器邏輯電路，耦接至該比較器、該附屬數位類比轉換器及該數位類比轉換器；以及一搜尋控制電路，耦接至該逐次逼近暫存器邏輯電路，該搜尋控制電路控制該逐次逼近暫存器邏輯電路，以根據該比較器的輸出，來選擇對所有E0、E1、...、EN-1的輸入值為一第一值V1與一第二值V0二者之一，並根據該比較器的輸出，來改變該附屬數位類比轉換器的輸入M位元的二進位數值，以調整對Eref的輸入值，該估算裝置依據該附屬數位類比轉換器的輸入M位元的二進位數值以及對所有組成元素的輸入值，來估算出所有組成元素的權重值。
  13. 如申請專利範圍第12項所述之數位類比轉換器的元素的權重的估算裝置，其中：於第0個週期的一第一相位時，對E0輸入該第一值V1，對其他E1、...、EN-1輸入該第二值V0，使得開路等效輸出為VMCW0；於第0個週期的一第二相位時，對所有E0、E1、...、EN-1輸入V0，調整對Eref的輸入值，使得開路等效輸出Vdig0趨近等於VMCW0，並根據此時對Eref的輸入值，獲得小於1的有理數倍數Kref,0，其中，W0=Kref,0*Wref；於第i個週期的該第一相位時，對Ei輸入V1，對其他E0、...、Ei-1、Ei+1、...、EN-1輸入V0，使得開路等效輸出為VMCWi；以及於第i個週期的該第二相位時，對標示大於等於i的Ei、Ei+1、...、EN-1輸入V0，調整對Eref的輸入值，且選擇對E0、E1、...、Ei-1的輸入值為V1與V0二者之一，使得開路等效輸出Vdigi趨近等於VMCWi，並根據此時對Eref的輸入值以及對E0、E1、...、Ei-1的輸入值，獲得係數K0,i、K1,i、...、Ki-1,i及小於1的有理數倍數Kref,i，其中，K 0, i ,K 1, i ,…K i -1, i {0,1}，且
  14. 如申請專利範圍第12項所述之數位類比轉換器的元素的權重的估算裝置，其中該些組成元素的權重值符合下列：W n =α n *W 0，其中，冪次方α小於2。
  15. 如申請專利範圍第14項所述之類比轉換器的元素的權重的估算裝置，其中冪次方α為1.86。
  16. 如申請專利範圍第12項所述之數位類比轉換器的元素的權重的估算裝置，其中該些組成元素及參考元素為電容、電阻、及電流源三者之任一種。
  17. 一種逐次逼近暫存器類比數位轉換器，包括：一數位類比轉換器，包括N個組成元素，標示為E0、E1、...、EN-1；一參考元素Eref，耦接至該數位類比轉換器，Eref與該些組成元素的權重值符合下列：W ref >W 0，且 其中，Wref為Eref的權重值，Wi為Ei的權重值，N為大於1的正整數，i、n皆為大於等於0的正整數且小於N；一附屬數位類比轉換器，具有M位元的數位輸入，該附屬數位類比轉換器之輸出耦接至Eref，其中，M為大於1的正整數；一比較器，具有第一輸入端、第二輸入端及輸出端，用以比較第一輸入端與第二輸入端的輸入，將比較結果輸出於輸出端；一逐次逼近暫存器邏輯電路，耦接至該比較器及該數位類比轉換器，用以根據該比較器的輸出，來選擇對所有E0、E1、...、EN-1的輸入值為一第一值V1與一第二值V0二者之一，以獲得一輸入電壓的數位對應值；以及一搜尋電路，耦接至該比較器、該附屬數位類比轉換器及該數位類比轉換器，該搜尋電路根據該比較器的輸出，來選擇對所有E0、E1、...、EN-1的輸入值為V1與V0二者之一，並根據該比較器的輸出，來改變該附屬數位類比轉換器的輸入M位元的二進位數值，以調整對Eref的輸入值，該逐次逼近暫存器類比數位轉換器依據該附屬數位類比轉換器的輸入M位元的二進位數值以及對所有組成元素的輸入值，來估算出所有組成元素的權重值。
  18. 如申請專利範圍第17項所述之逐次逼近暫存器類比數位轉換器，其中：於第0個週期的一第一相位時，對E0輸入該第一值V1，對其他E1、...、EN-1輸入該第二值V0，使得開路等效輸出為VMCW0；於第0個週期的一第二相位時，對所有E0、E1、...、EN-1輸入V0，調整對Eref的輸入值，使得開路等效輸出Vdig0趨近等於VMCW0，並根據此時對Eref的輸入值，獲得小於1的有理數倍數Kref,0，其中，W0=Kref,0*Wref；於第i個週期的該第一相位時，對Ei輸入V1，對其他E0、...、Ei-1、Ei+1、...、EN-1輸入V0，使得開路等效輸出為VMCWi；以及於第i個週期的該第二相位時，對標示大於等於i的Ei、Ei+1、...、EN-1輸入V0，調整對Eref的輸入值，且選擇對E0、E1、...、Ei-1的輸入值為V1與V0二者之一，使得開路等效輸出Vdigi趨近等於VMCWi，並根據此時對Eref的輸入值以及對E0、E1、...、Ei-1的輸入值，獲得係數K0,i、K1,i、...、Ki-1,i及小於1的有理數倍數Kref,i，其中，K 0, i ,K 1, i ,…K i -1, i {0,1}，且
  19. 如申請專利範圍第17項所述之逐次逼近暫存器類比數位轉換器，其中該些組成元素的權重值符合下列：W n =α n *W 0，其中，冪次方α小於2。
  20. 如申請專利範圍第19項所述之逐次逼近暫存器類比數位轉換器，其中冪次方α為1.86。
  21. 如申請專利範圍第17項所述之逐次逼近暫存器類比數位轉換器，其中該些組成元素及參考元素為電容、電阻、及電流源三者之任一種。
  22. 如申請專利範圍第17項所述之逐次逼近暫存器類比數位轉換器，更包括：一取樣保持電路，耦接至該比較器，用以取樣並保持該輸入電壓。
  23. 一種逐次逼近暫存器類比數位轉換器，包括：一數位類比轉換器，包括N個組成元素，標示為E0、E1、...、EN-1；一參考元素Eref，耦接至該數位類比轉換器，Eref與該些組成元素的權重值符合下列：W ref >W 0，且 其中，Wref為Eref的權重值，Wi為Ei的權重值，N為大於1的正整數，i、n皆為大於等於0的正整數且小於N；一附屬數位類比轉換器，具有M位元的數位輸入，該附屬數位類比轉換器之輸出耦接至Eref，其中，M為大於1的正整數；一比較器，具有第一輸入端、第二輸入端及輸出端，用以比較第一輸入端與第二輸入端的輸入，將比較結果輸出於輸出端；一逐次逼近暫存器邏輯電路，耦接至該比較器、該附屬數位類比轉換器及該數位類比轉換器，用以根據該比較器的輸出，來選擇對所有E0、E1、...、EN-1的輸入值為一第一值V1與一第二值V0二者之一，以獲得一輸入電壓的數位對應值；以及一搜尋控制電路，耦接至該逐次逼近暫存器邏輯電路，該搜尋控制電路控制該逐次逼近暫存器邏輯電路，以根據該比較器的輸出，來選擇對所有E0、E1、...、EN-1的輸入值為V1與V0二者之一，並根據該比較器的輸出，來改變該附屬數位類比轉換器的輸入M位元的二進位數值，以調整對Eref的輸入值，該逐次逼近暫存器類比數位轉換器依據該附屬數位類比轉換器的輸入M位元的二進位數值以及對所有組成元素的輸入值，來估算出所有組成元素的權重值。
  24. 如申請專利範圍第23項所述之逐次逼近暫存器類比數位轉換器，其中：於第0個週期的一第一相位時，對E0輸入該第一值V1，對其他E1、...、EN-1輸入該第二值V0，使得開路等效輸出為VMCW0；於第0個週期的一第二相位時，對所有E0、E1、...、EN-1輸入V0，調整對Eref的輸入值，使得開路等效輸出Vdig0趨近等於VMCW0，並根據此時對Eref的輸入值，獲得小於1的有理數倍數Kref,0，其中，W0=Kref,0*Wref；於第i個週期的該第一相位時，對Ei輸入V1，對其他E0、...、Ei-1、Ei+1、...、EN-1輸入V0，使得開路等效輸出為VMCWi；以及於第i個週期的該第二相位時，對標示大於等於i的Ei、Ei+1、...、EN-1輸入V0，調整對Eref的輸入值，且選擇對E0、E1、...、Ei-1的輸入值為V1與V0二者之一，使得開路等效輸出Vdigi趨近等於VMCWi，並根據此時對Eref的輸入值以及對E0、E1、...、Ei-1的輸入值，獲得係數K0,i、K1,i、...、Ki-1,i及小於1的有理數倍數Kref,i，其中，K 0, i ,K 1, i ,...K i -1, i {0,1}，且
  25. 如申請專利範圍第23項所述之逐次逼近暫存器類比數位轉換器，其中該些組成元素的權重值符合下列：W n =α n *W 0，其中，冪次方α小於2。
  26. 如申請專利範圍第25項所述之逐次逼近暫存器類比數位轉換器，其中冪次方α為1.86。
  27. 如申請專利範圍第23項所述之逐次逼近暫存器類比數位轉換器，其中該些組成元素及參考元素為電容、電阻、及電流源三者之任一種。
  28. 如申請專利範圍第23項所述之逐次逼近暫存器類比數位轉換器，更包括：一取樣保持電路，耦接至該比較器，用以取樣並保持該輸入電壓。
TW100140408A 2011-11-04 2011-11-04 數位類比轉換器的元素的權重的估算方法、裝置及應用其之逐次逼近暫存器類比數位轉換器 TWI434517B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW100140408A TWI434517B (zh) 2011-11-04 2011-11-04 數位類比轉換器的元素的權重的估算方法、裝置及應用其之逐次逼近暫存器類比數位轉換器
CN201110415198.6A CN103095299B (zh) 2011-11-04 2011-12-13 权重的估计方法、装置及应用其的模拟数字转换器
US13/338,214 US8502723B2 (en) 2011-11-04 2011-12-27 Method and apparatus for evaluating weighting of elements of DAC and SAR ADC using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100140408A TWI434517B (zh) 2011-11-04 2011-11-04 數位類比轉換器的元素的權重的估算方法、裝置及應用其之逐次逼近暫存器類比數位轉換器

Publications (2)

Publication Number Publication Date
TW201320617A true TW201320617A (zh) 2013-05-16
TWI434517B TWI434517B (zh) 2014-04-11

Family

ID=48207505

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100140408A TWI434517B (zh) 2011-11-04 2011-11-04 數位類比轉換器的元素的權重的估算方法、裝置及應用其之逐次逼近暫存器類比數位轉換器

Country Status (3)

Country Link
US (1) US8502723B2 (zh)
CN (1) CN103095299B (zh)
TW (1) TWI434517B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9467638B2 (en) 2013-08-13 2016-10-11 The Hong Kong University Of Science And Technology Sensory array with non-correlated double sampling random access-reset pixel and multi-channel readout
US9461664B2 (en) 2013-11-26 2016-10-04 Semiconductor Components Industries, Llc Imaging pixels with improved analog-to-digital circuitry
ITMI20132037A1 (it) 2013-12-06 2015-06-07 St Microelectronics Int Nv Metodo per la correzione di errori digitali per convertitore analogico digitale binario ad approssimazioni successive.
CN104716961A (zh) * 2013-12-13 2015-06-17 硕颉科技股份有限公司 逐步逼近式模拟数字转换器
JP6230417B2 (ja) * 2013-12-27 2017-11-15 ルネサスエレクトロニクス株式会社 Ａ／ｄ変換回路および半導体集積回路
CN106301376B (zh) * 2015-06-03 2019-12-06 中国科学院深圳先进技术研究院 一种比较器偏置电流可调的低功耗逐次逼近型模数转换器
US9425814B1 (en) 2015-12-10 2016-08-23 Samsung Electronics Co., Ltd Redundancy scheme for flash assisted successive approximation register (SAR) analog-to-digital converter (ADC)
CN107172372B (zh) * 2017-04-24 2020-04-17 吉林大学 一种应用于cmos图像传感器的高精度阵列模数转换器
US10404264B2 (en) 2017-09-11 2019-09-03 Analog Devices, Inc. Method of performing analog-to-digital conversion
CN108631778B (zh) * 2018-05-10 2022-01-14 上海华虹宏力半导体制造有限公司 逐次逼近模数转换器及转换方法
US10291252B1 (en) * 2018-05-31 2019-05-14 Shenzhen GOODIX Technology Co., Ltd. Successive approximation register (SAR) analog to digital converter (ADC) dynamic range extension
US10291251B1 (en) * 2018-09-21 2019-05-14 Semiconductor Components Industries, Llc Imaging systems with sub-radix-2 charge sharing successive approximation register (SAR) analog-to-digital converters
US10523228B1 (en) * 2018-12-18 2019-12-31 Ipgreat Incorporated Method of capacitive DAC calibration for SAR ADC
US10965300B1 (en) * 2020-06-12 2021-03-30 Ciena Corporation High bandwidth under-sampled successive approximation register analog to digital converter with nonlinearity minimization
CN114079465A (zh) * 2020-08-12 2022-02-22 财团法人成大研究发展基金会 循序渐进式模拟至数字转换器
US11424756B2 (en) * 2020-08-31 2022-08-23 Texas Instruments Incorporated Successive approximation register analog-to-digital converter with embedded filtering
US11811416B2 (en) 2021-12-14 2023-11-07 International Business Machines Corporation Energy-efficient analog-to-digital conversion in mixed signal circuitry

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4336526A (en) 1978-08-04 1982-06-22 Intersil, Inc. Successive approximation analog-to-digital converter using non-binary series
US6404375B1 (en) 1999-09-09 2002-06-11 Cirrus Logic, Inc. System and method of selecting and using bit testing sequences during successive approximation for calibrating an analog-to-digital converter
US6486806B1 (en) 1999-09-09 2002-11-26 Cirrus Logic, Inc. Systems and methods for adaptive auto-calibration of Radix<2 A/D SAR converters with internally generated stimuli
US6417794B1 (en) 1999-09-09 2002-07-09 Cirrus Logic, Inc. System and apparatus for digitally calibrating capacitors in an analog-to-digital converter using successive approximation
US6348885B1 (en) 1999-09-09 2002-02-19 Cirrus Logic, Inc. System and method for digitally calibrating an analog-to-digital converter
DE10139488C1 (de) 2001-08-10 2003-01-02 Infineon Technologies Ag Analog/Digital-Wandler
DE10314189B4 (de) * 2003-03-28 2006-05-11 Infineon Technologies Ag Verfahren und Vorrichtung zur Kalibrierung eines gewichteten Netzwerks
GB2422258A (en) * 2005-01-12 2006-07-19 Sharp Kk Bufferless switched capacitor digital to analogue converter
WO2007041378A1 (en) 2005-09-30 2007-04-12 Cirrus Logic, Inc. Calibration of a redundant number system successive approximation analog-to-digital converter
DE102006029734B4 (de) * 2006-06-28 2014-02-06 Lantiq Deutschland Gmbh Binäres Netzwerk für einen nach dem Prinzip der sukzessiven Approximation arbeitenden Analog-Digital-Wandler mit redundantem Gewicht
US7773020B2 (en) 2007-02-15 2010-08-10 Analog Devices, Inc. Analog to digital converter
US7439898B1 (en) 2007-05-31 2008-10-21 Analog Devices, Inc. Parallel digital processing for reducing delay in SAR ADC logic
US7724174B2 (en) 2008-10-07 2010-05-25 Himas Media Solutions, Inc. Successive approximation ADC with binary error tolerance mechanism
CN101729069B (zh) * 2008-10-27 2011-12-28 承景科技股份有限公司 具二进制错误容忍机制的逐渐逼近式模拟至数字转换器
US7812757B1 (en) * 2009-06-12 2010-10-12 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Hybrid analog-to-digital converter (ADC) with binary-weighted-capacitor sampling array and a sub-sampling charge-redistributing array for sub-voltage generation
TW201105032A (en) * 2009-07-20 2011-02-01 Novatek Microelectronics Corp Impedance adjustment circuit for adjusting terminal resistance and related method
EP2296280B1 (en) * 2009-09-10 2012-12-19 Stichting IMEC Nederland Asynchronous SAR ADC
US8111178B2 (en) 2009-11-26 2012-02-07 Mediatek Inc. Calibration method and related calibration apparatus for capacitor array
US8610616B2 (en) * 2010-06-02 2013-12-17 Indian Institute Of Technology Bombay Successive approximation register analog to digital converter circuit
US8289198B2 (en) * 2010-11-02 2012-10-16 Texas Instruments Incorporated Low power bit switches and method for high-voltage input SAR ADC
US8390501B2 (en) * 2011-04-28 2013-03-05 Ncku Research And Development Foundation Successive approximation register ADC with a window predictive function

Also Published As

Publication number Publication date
TWI434517B (zh) 2014-04-11
CN103095299A (zh) 2013-05-08
US20130113638A1 (en) 2013-05-09
CN103095299B (zh) 2016-01-20
US8502723B2 (en) 2013-08-06

Similar Documents

Publication Publication Date Title
TWI434517B (zh) 數位類比轉換器的元素的權重的估算方法、裝置及應用其之逐次逼近暫存器類比數位轉換器
CN107046424B (zh) 具有双转换的adc后台校准
TWI497918B (zh) 類比數位轉換器及其數位類比轉換器的電容權重估算方法
TWI454065B (zh) 逐次逼近暫存器類比數位轉換器及其線性度校正的方法
US7205921B1 (en) Hybrid analog-to-digital converter
EP3090488B1 (en) Combining a coarse adc and a sar adc
US8599059B1 (en) Successive approximation register analog-digital converter and method for operating the same
US7782234B2 (en) Successive approximation analog-to-digital converter with inbuilt redundancy
US20090073018A1 (en) High Speed High Resolution ADC Using Successive Approximation Technique
US9219489B2 (en) Successive approximation register analog-to-digital converter
CN107994903B (zh) 模数转换电路及流水线模数转换器
US8004448B2 (en) Dual DAC structure for charge redistributed ADC
US8570206B1 (en) Multi-bit per cycle successive approximation register ADC
CN109217874B (zh) 余量转移环路、逐次逼近型模数转换器和增益校准方法
CN111052612A (zh) 用于具有减小的电容器阵列dac的sar adc中的偏移校正的方法和装置
KR20060052937A (ko) 공간 효율적 저전력 주기적 ａ／ｄ 변환기
US20150077280A1 (en) Pipelined successive approximation analog-to-digital converter
US9467161B1 (en) Low-power, high-speed successive approximation register analog-to-digital converter and conversion method using the same
CN110350919B (zh) 一种流水线模拟数字转换器
CN101729067A (zh) 管线式模拟数字转换器的校准装置及其方法
CN105071811B (zh) 一种提高逐次逼近模数转换器dnl/inl的位循环方法
EP1398880A2 (en) Analog-digital conversion circuit
TWI489788B (zh) 多位元週期的逐漸逼近式類比至數位轉換器
Atchaya et al. Design of High Speed Time–Interleaved SAR Analog to Digital Converter
CN114978172A (zh) 一种模数转换电路、控制方法、芯片及电子设备