CN114079002A - 半导体器件及其形成方法 - Google Patents

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温伟志
王良玮
王郁仁
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Abstract

半导体器件包括：底部电极；位于底部电极上方的磁隧道结(MTJ)元件；位于MTJ元件上方的顶部电极；以及邻接MTJ元件的侧壁间隔件，其中底部电极、顶部电极和侧壁间隔件中的至少一个包括磁性材料。本发明的实施例还涉及半导体器件的形成方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步已经产生了多代IC，其中每一代都具有比前一代更小和更复杂的电路。在IC发展的过程中，功能密度(即，每个芯片区域的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂性。
在一些IC设计和制造中的一项进步是非易失性存储器(NVM)的发展，尤其是磁性随机存取存储器(MRAM)的发展。在一些实施方式中，MRAM可以提供与易失性静态随机存取存储器(SRAM)相当的性能，并且具有与易失性动态随机存取存储器(DRAM)相当的密度和更低的功耗。与NVM闪存相比，MRAM可以提供更快的访问速度，并且随着时间经受更小的退化。MRAM单元由包括两个铁磁层的磁隧道结(MTJ)形成，该两个铁磁层由薄的绝缘阻挡件分隔开，并且通过两个铁磁层之间的电子隧穿绝缘阻挡件而工作。虽然MRAM器件形成中的现有方法对于它们的预期目的通常已经足够，但是它们并非在所有方面都已完全令人满意。例如，期望为MRAM器件提供针对磁干扰的改进的屏蔽。
发明内容
本发明的实施例提供了一种半导体器件，包括：底部电极；磁隧道结(MTJ)元件，位于所述底部电极上方；顶部电极，位于所述磁隧道结元件上方；以及侧壁间隔件，邻接所述磁隧道结元件，其中，所述底部电极、所述顶部电极和所述侧壁间隔件中的至少一个包括磁性材料。
本发明的另一实施例提供了一种半导体器件，包括：底部电极；磁隧道结(MTJ)元件，位于所述底部电极上方；顶部电极，位于所述磁隧道结元件上方；以及侧壁间隔件，邻接所述磁隧道结元件，其中，所述侧壁间隔件包括磁性材料。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：在第一介电层中形成第一导通孔；在所述第一导通孔中形成第一阻挡层；在所述第一阻挡层上方和所述第一导通孔中形成第一导电层；在所述第一导电层、所述第一阻挡层和所述第一介电层上方沉积磁隧道结(MTJ)堆叠件，其中，所述磁隧道结堆叠件电连接至所述第一导电层；图案化所述磁隧道结堆叠件，产生图案化的磁隧道结堆叠件；在所述图案化的磁隧道结堆叠件的侧壁上方沉积氮化物间隔件；在所述氮化物间隔件上方沉积保护间隔件；在所述保护间隔件上方沉积氧化物间隔件；在所述氧化物间隔件和所述图案化的磁隧道结堆叠件上方沉积第二介电层；在所述第二介电层中形成第二导通孔；在所述第二导通孔中形成第二阻挡层；以及在所述第二阻挡层上方和所述第二导通孔中形成第二导电层，其中，所述第二导电层电连接至所述图案化的磁隧道结堆叠件，其中，所述第一阻挡层、所述第一导电层、所述保护间隔件、所述第二阻挡层和所述第二导电层中的至少一个包括磁性材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了其中集成有MRAM的半导体器件的立体图。图1C示出了根据实施例的图1A和图1B中的半导体器件的截面图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H示出了根据各个实施例的图1A至图1C中的半导体器件的部分的截面图。
图3A和图3B示出了根据本发明的实施例的用于形成其中集成有MRAM阵列的半导体器件的方法的流程图。
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J、图4K、图4K-1、图4L、图4L-1、图4M、图4M-1、图4N和图4N-1示出了根据一些实施例的根据图3A至图3B的方法的制造工艺期间的半导体结构的截面图。
具体实施方式
以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。更进一步地，当用“约”、“近似”等描述数值或数值范围时，除非另有说明，根据本领域技术人员的知识，鉴于本文公开的具体技术，该术语涵盖在描述的数值的某些变化(诸如+/-10％或其他变化)内的数值。例如，术语“约5nm”可以涵盖从4.5nm至5.5nm、从4.0nm至5.0nm等的尺寸范围。
本发明总体上涉及半导体器件和制造方法。更具体地，本发明涉及提供具有MRAM器件(或单元)的阵列的半导体器件，其中每个MRAM器件包括用于改进MRAM器件的抗磁干扰性能的磁屏蔽。磁屏蔽可以提供为底部电极中的磁性材料、侧壁间隔件中的磁性材料和/或顶部电极中的磁性材料。
在一些实施例中，在半导体器件的存储器器件区域(或MRAM区域)中提供MRAM器件，并且在半导体器件的逻辑器件区域(或逻辑区域)中提供逻辑器件。存储器器件区域可以包括布置成行和列的MRAM器件的阵列。同一行中的MRAM器件连接至公共字线，并且同一列中的MRAM器件连接至公共位线。该阵列可以连接至逻辑区域的逻辑器件并且由逻辑区域的逻辑器件控制。
本发明的MRAM器件可以形成在包括半导体衬底的半导体结构上方。在半导体衬底上可以形成某些器件，诸如具有相关联的栅极部件、源极部件和漏极部件的场效应晶体管(FET)。包括水平延伸的导线(例如，金属化层)和垂直延伸的导电通孔的多层互连件(或MLI)的一个或多个层也可以设置在半导体结构上。MLI可以互连形成在衬底上的一个或多个器件(例如，FET)。在实施例中，MLI的至少一个金属化层形成在半导体结构上，而MLI的其他金属化层可以在如下讨论的制造的MRAM器件之后(例如，之上)形成。换句话说，MRAM器件设置在MLI的金属化层内。
图1A和图1B示出了具有MRAM阵列250的半导体器件200的立体图。特别地，图1A示出了MRAM阵列250的构建块-具有MTJ 150(或MTJ堆叠件150)的MRAM单元249。MTJ 150包括上部铁磁板152和下部铁磁板154，它们由薄绝缘层156(也称为隧道阻挡层)分隔开。两个铁磁板中的一个(例如，下部铁磁板154)是钉扎至反铁磁层的磁层，而另一个铁磁板(例如，上部铁磁板152)是“自由”磁层，可以将“自由”磁层的磁场更改为两个或多个值中的一个以存储两个或多个相应数据状态中的一个。
MTJ 150使用隧道磁阻(TMR)以在上部铁磁板152和下部铁磁板154上存储磁场。对于足够薄的绝缘层156(例如，约10nm或更小厚度)，电子可以从上部铁磁板152隧穿至下部铁磁板154。可以以多种方式将数据写入至单元。在一种方法中，电流在上部铁磁板152和下部铁磁板154之间传输，这感应出存储在自由磁层(例如，上部铁磁板152)中的磁场。在另一种方法中，利用自旋转移矩(STT)，其中自旋对准或极化的电子流用于相对于钉扎的磁层改变自由磁层内的磁场。可以使用写入数据的其他方法。然而，所有数据写入方法都包括相对于钉扎的磁层改变自由磁层内的磁场。
由于磁隧道效应，MTJ 150的电阻根据存储在上部铁磁板152和下部铁磁板154中的磁场而变化。例如，当上部铁磁板152和下部铁磁板154的磁场对准(或在相同方向上)时，MTJ 150处于低电阻状态(即，逻辑“0”状态)。当上部铁磁板152和下部铁磁板154的磁场处于相反方向时，MTJ 150处于高电阻状态(即，逻辑“1”状态)。可以通过使电流流过MTJ 150来改变上部铁磁板152的磁场方向。通过测量上部铁磁板152和下部铁磁板154之间的电阻，耦接至MTJ 150的读取电路可以识别“0”和“1”状态。图1A还示出了MTJ 150的上部铁磁板152耦接至位线，MTJ 150的下部铁磁板154耦接至晶体管结构101中的晶体管的源极(或漏极)，晶体管的漏极(或源极)耦接至电源线(SL)，并且晶体管的栅极耦接至字线(WL)。可以通过位线、字线和电源线来访问(诸如读取或写入)MTJ 150。由于MTJ 150利用磁化来存储二进制数字化信息，因此存在其数据可能被大的外部磁场不利地干扰的风险。本发明的目的是提供可以防止MTJ 150受到外部磁场的影响的结构。
图1B示出了MRAM阵列250，MRAM阵列250包括MRAM单元(或MRAM器件)249的M行(字)和N列(位)。每个MRAM单元249包括MTJ 150。字线WL1、WL2…WLM横跨MRAM单元249的相应的行延伸，并且位线BL1、BL2...BLN沿着MRAM单元249的列延伸。
图1C示出了根据本发明的一些实施例的沿着MRAM阵列250的位线方向(即，图1B中的B-B线)的半导体器件200的截面图，在同一图中示出了MRAM阵列250和逻辑器件252。参考图1C，MRAM阵列250提供在MRAM区域100A中，而逻辑器件252提供在逻辑区域100B中。逻辑器件252可以用于实现用于访问MRAM阵列250或执行其他功能的写入/读取逻辑。MRAM区域100A和逻辑区域100B在半导体衬底100中或上具有公共晶体管结构101。
在一些实施例中，半导体衬底100可以是但不限于硅衬底(诸如硅晶圆)。可选地，衬底100包括另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在又一可选方案中，半导体衬底100是绝缘体上半导体(SOI)。在其他可选方案中，半导体衬底100可以包括掺杂外延层、梯度半导体层和/或位于不同类型的另一半导体层上面的半导体层，诸如硅锗层上的硅层。半导体衬底100可以包括或可以不包括诸如p阱、n阱或它们的组合的掺杂区域。
半导体衬底100还包括至少部分地位于半导体衬底100中的重掺杂区域，诸如源极103和漏极105。栅极107位于半导体衬底100的顶面上方并且位于源极103和漏极105之间。接触插塞108形成在层间电介质(ILD)109中，并且可以电耦接至晶体管结构101。在一些实施例中，ILD 109形成在半导体衬底100上。ILD109可以通过用于形成这种层的各种技术形成，例如，化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、溅射和物理气相沉积(PVD)、热生长等。ILD 109可以由各种介电材料形成，诸如氧化物、氮氧化物、二氧化硅(SiO2)、含氮氧化物(例如，含氮SiO2)、氮掺杂的氧化物(例如，N2-注入的SiO2)、氮氧化硅(SixOyNz)等。晶体管结构101中的晶体管可以是平面晶体管或非平面晶体管，诸如FinFET或全环栅(GAA)晶体管。
在一些实施例中，提供浅沟槽隔离(STI)111以限定和电隔离相邻的晶体管。多个STI 111形成在半导体衬底100中。STI 111可以例如包括氧化物、氮氧化物、二氧化硅(SiO2)、含氮氧化物(例如，含氮SiO2)、氮掺杂的氧化物(例如，N2注入的SiO2)、氮氧化硅(SixOyNz)等。STI 111也可以由任何合适的“高介电常数”或“高k”材料形成，其中k大于或等于约8，诸如氧化钛(TixOy，例如TiO2)、氧化钽(TaxOy，例如Ta2O5)等。可选地，STI 111也可以由任何合适的“低介电常数”或“低k”介电材料形成，其中k小于或等于约4。
图1C还示出了半导体器件200包括位于晶体管结构101上方的多层互连(MLI)结构308。互连结构308包括三个相邻的金属层302、304和306以及未示出的其他金属层。例如，在一些实施例中，在金属层306上方存在金属层。例如，在一些实施例中，在金属层302下方存在一个或多个金属层。金属层302是位于晶体管结构101的顶面之上的第N金属层，而金属层304和306分别是第(N+1)金属层和第(N+2)金属层。因此，在一些实施例中，金属层302、304和306也称为金属层MN、MN+1和MN+2。数字N可以是任何自然数。例如，N可以是3、4、5、6或其他自然数。在本实施例中，在金属层304中实现MRAM单元249。
金属层302包括位于MRAM区域100A和逻辑区域100B两者中的金属间介电(IMD)层206和金属线208。IMD层206可以是氧化物(诸如二氧化硅)、低k介电材料(诸如碳掺杂的氧化物)或极低k介电材料(诸如多孔碳掺杂的二氧化硅)。金属线208可以由诸如铝、铜或它们的组合的金属制成。
金属层304包括延伸穿过MRAM区域100A和逻辑区域100B的阻挡层210。例如，在各个实施例中，阻挡层210可以包括一种或多种介电材料，诸如Si3N4、SiON、SiC、SiCN或它们的组合。在MRAM区域100A中，金属层304还包括由一个或多个介电层210、212、214和216围绕的MRAM单元249。在逻辑区域100B中，金属层304还包括由一个或多个介电层210和215围绕的金属通孔213和金属线217。下面进一步描述金属层304中的各个组件。
在实施例中，介电层212包括基于金属的介电材料，诸如氧化铝(即，AlOx，诸如Al2O3)。在实施例中，介电层214包括低k介电材料，诸如基于氧化硅的低k介电材料。例如，介电层214可以包括未掺杂的硅酸盐玻璃(USG)或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅酸盐玻璃(BSG)和/或其他合适的介电材料。在实施例中，介电层216包括一种或多种基于氧化物的介电材料，诸如二氧化硅、正硅酸乙酯(TEOS)形成的氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅酸盐玻璃(BSG)和/或其他合适的介电材料。
在本实施例中，每个MRAM单元249包括底部电极(BE)221。BE221包括底部电极通孔(BEVA)220和位于BEVA 220的侧壁和底面上的导电阻挡层218。在可选实施例中，BE 221可以包括其他层。导电阻挡层218可以直接设置在金属层302中的金属线208中的一个上，金属线208连接至晶体管结构101中的晶体管的源极部件和漏极部件中的一个上的通孔(这种连接未在图1C中示出，但是参见图1A)。BEVA 220可以包括磁性材料(诸如铁磁材料或其他类型的磁性材料)或非磁性材料(诸如钨、钛、钽、氮化钨、氮化钛、氮化钽、它们的组合或其他合适的金属或金属化合物)。铁磁材料的示例包括铁、镍、钴或它们的化合物。阻挡层218可以包括磁性材料(诸如铁、镍、钴或它们的化合物)或非磁性材料(诸如氮化钛、氮化钽和/或其他合适的导电扩散阻挡件)。阻挡层218设置在BEVA 220和周围的介电层210、221和214之间。在阻挡层218、BEVA 220或阻挡层218和BEVA 220两者中具有磁性材料有效地屏蔽MTJ150抵抗垂直外部磁场(即，沿着“z”方向向上和向下的磁场)。
在本实施例中，每个MRAM单元249还包括设置在BE 221上的底部导电硬掩模(HM)222、设置在HM 222上的MTJ(或MTJ堆叠件)150和设置在MTJ 150上的顶部导电HM 228。在实施例中，HM 222和HM 228中的每个可以包括金属氮化物，诸如TaN、TiN、Ti/TiN、TaN/TiN、Ta或它们的组合。在一些实施例中，MTJ 150可以包括铁磁层、MTJ间隔件和覆盖层。覆盖层形成在铁磁层上。每个铁磁层可以包括铁磁材料，铁磁材料可以是金属或金属合金，例如，Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、CrNi等。MTJ间隔件可以包括非铁磁金属，例如，Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru等。另一MTJ间隔件还可以包括绝缘体，例如Al2O3、MgO、TaO、RuO等。覆盖层可以包括非铁磁材料，非铁磁材料可以是金属或绝缘体，例如，Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、Ir、Re、Os、Al2O3、MgO、TaO、RuO等。覆盖层可以减小其相关联的MRAM单元的写入电流。铁磁层可以用作自由层152(图1A)，在其相关联的MRAM单元249的写入操作期间，自由层152的磁极性或磁取向可以改变。铁磁层和MTJ间隔件可以用作固定层或钉扎层154(图1A)，其磁取向在其相关联的MRAM单元249的操作期间不会改变。可以预期，根据其他实施例，MTJ 150可以包括反铁磁层。
在本实施例中，每个MRAM单元249还包括位于MTJ 150和HM 222的侧壁上的介电间隔件224。间隔件224可以包括一种或多种介电材料，诸如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SixOyNz)等。在本实施例中，保护间隔件226设置在介电间隔件224上方和HM 228的侧壁上方。在实施例中，从顶视图观察，介电间隔件224、保护间隔件226和介电层216360度围绕MTJ 150。在实施例中，介电间隔件224、保护间隔件226和介电层216统称为MRAM单元249的侧壁间隔件。在一些实施例中，保护间隔件226包括诸如钴或NiFe的磁性材料。保护间隔件226中具有磁性材料有效地屏蔽MTJ 150免受水平的外部磁场(诸如“xy”平面中的磁场)的影响。在一些实施例中，保护间隔件226包括非磁性材料，诸如氧化铝(Al2O3)。
在本实施例中，逻辑区域100B中的金属层304包括金属通孔213、金属线217以及介电层210和215。金属通孔213电连接至金属层302中的一些金属线208。介电层215可以是氧化物，诸如二氧化硅；低k介电材料，诸如碳掺杂的氧化物；或极低k介电材料，诸如多孔碳掺杂的二氧化硅。金属通孔213和金属线217可以由诸如铝、铜或它们的组合的金属制成。
金属层306包括由一个或多个介电层230、232和234围绕的导电部件(或导电层)260和262。介电层230、232和234横跨MRAM区域100A和逻辑区域100B延伸。MRAM区域100A中的导电部件260和262设置在一个或多个MTJ 150上并且电连接至一个或多个MTJ 150。逻辑区域100B中的导电部件260和262设置在一条或多条金属线217上并且电连接至一条或多条金属线217。下面进一步描述金属层306中的各个组件。
在实施例中，介电层230包括与介电层210中的材料相同或类似的材料。例如，介电层230可以包括一种或多种介电材料，诸如Si3N4、SiON、SiC、SiCN或它们的组合。在实施例中，介电层232包括与介电层212中的材料相同或类似的材料。例如，介电层232可以包括基于金属的介电材料，诸如氧化铝(即AlOx，诸如Al2O3)或其他金属氧化物。在实施例中，介电层234包括低k介电材料，诸如基于氧化硅的低k介电材料。例如，介电层234可以包括未掺杂的硅酸盐玻璃(USG)或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅酸盐玻璃(BSG)和/或其他合适的介电材料。
在本实施例中，导电部件260是金属通孔和/或金属线，并且导电部件262是位于导电部件260的侧壁和底面上的阻挡层。在实施例中，导电部件260包括磁性材料(诸如铁、镍、钴或它们的化合物)或非磁性材料(诸如铝、铜或它们的组合)。在实施例中，导电部件262包括磁性材料(诸如铁、镍、钴或它们的化合物)或非磁性材料(诸如氮化钛、氮化钽和/或其他合适的导电扩散阻挡件)。在导电部件260、导电部件262或导电部件260和262两者中具有磁性材料有效地屏蔽MTJ 150免受垂直外部磁场(即，沿着“z”方向的向上和向下的磁场)的影响。
在本实施例中，MRAM区域100A中的导电部件260/262是用于MRAM阵列250的位线的部分。每个导电部件260可以设置在共享相同位线的MRAM单元249的列上方(参见图1B)。在一些实施例中，每个导电部件260设置在共享同一位线的一个MRAM单元249或多个连续的MRAM单元249(可以是MRAM单元249的列的子集)上方。在一些实施例中，导电部件260/262直接设置在列中的每个MRAM单元249的导电HM 228上并且电连接至该导电M 228。在一些实施例中，导电部件260/262直接设置在列中的每个MRAM单元249的MTJ 150上并且电连接至该MTJ 150，诸如图2E、图2F、图2G和图2H所示。在一些实施例中，导电部件260/262也称为MRAM单元249的顶部电极(TE)263。
如上所讨论的，层/部件218、220、226、260和262中的一个或多个可以包括磁性材料，诸如钴、铁、镍或它们的化合物，诸如NiFe。这屏蔽了MTJ 150免受外部磁干扰，诸如来自无线充电器对承载半导体器件200的手机的磁干扰。在一些实施例中，半导体器件200在层/部件218、220、226、260和262中的至少一个中结合了磁性材料。在一些实施例中，半导体器件200在层/部件218、220、226、260和262中的至少两个中结合了磁性材料。例如，半导体器件200可以包括位于层218和220中的一个中的磁性材料和位于层226中的另一磁性材料。这屏蔽MTJ 150免受垂直和水平外部磁场的干扰。类似地，半导体器件200可以包括位于层260和262中的一个中的磁性材料和位于层226中的另一磁性材料。在一些实施例中，半导体器件200在层/部件218、220、226、260和262的至少三个中结合了磁性材料。例如，半导体器件200可以包括位于层260和262中的一个中的磁性材料、位于层226中的另一磁性材料以及位于层218和220中的一个中的另一磁性材料。这屏蔽MTJ 150免受垂直和水平外部磁场的干扰。在各个实施例中，层/部件218、220、226、260和262中的磁性材料可以相同或可以不同。
图2A至图2H进一步示出了器件200的各种非限制性示例，其中磁性材料包括在层/部件218、220、226、260和262中的一个或多个中。参考图2A，在该实施例中，阻挡层218包括位于子层218a上方的子层218b。在实施例中，子层218a包括TaN，并且子层218b包括TiN。保护间隔件226包括诸如Co、NiFe或它们的组合的磁性材料。保护间隔件226夹在介电间隔件224和216之间。在示例中，介电间隔件224包括诸如氮化硅(Si3N4)的氮化物，并且介电间隔件(或层)216包括诸如二氧化硅的氧化物。此外，阻挡层262包括位于子层262a上方的子层262b。在实施例中，子层262a包括Ta，并且子层262b包括TaN。在实施例中，BEVA 220包括钨，并且导电部件260包括铜。
参考图2B，在该实施例中，阻挡层218包括位于子层218c上方的子层218b，子层218c位于子层218a上方。在实施例中，子层218a包括TaN，子层218b包括TiN，并且子层218c包括诸如Co的磁性材料。在实施例中，BEVA 220包括诸如Co的磁性材料。在可选实施例中，BEVA 220包括诸如钨的非磁性材料。在实施例中，保护间隔件226包括磁性材料，诸如Co、NiFe或它们的组合。在可选实施例中，保护间隔件226包括非磁性材料，诸如Al2O3。图2B中的实施例的其他方面与图2A中的实施例的那些相同。
参考图2C，在该实施例中，阻挡层262包括位于子层262c上方的子层262b，子层262c位于子层262a上方。在实施例中，子层262a包括Ta，子层262b包括TaN，并且子层262c包括诸如Co的磁性材料。在实施例中，导电层260包括诸如Co的磁性材料。在可选实施例中，导电层260包括诸如铜的非磁性材料。在实施例中，保护间隔件226包括磁性材料，诸如Co、NiFe或它们的组合。在可选实施例中，保护间隔件226包括非磁性材料，诸如Al2O3。图2C中的实施例的其他方面与图2A中的实施例的那些相同。
参考图2D，在该实施例中，阻挡层218包括位于子层218c上方的子层218b，子层218c位于子层218a上方。此外，阻挡层262包括位于子层262c上方的子层262b，子层262c位于子层262a上方。在实施例中，子层218a包括TaN，子层218b包括TiN，子层218c包括诸如Co的磁性材料，子层262a包括Ta，子层262b包括TaN，子层262c包括诸如Co的磁性材料，并且保护间隔件226包括诸如Co、NiFe或它们的组合的磁性材料。因此，MTJ 150由磁性材料围绕(在MTJ 150的侧壁以及顶面和底面上)。在另一实施例中，BEVA 220和导电层260中的每个还包括诸如Co的磁性材料。
图2E、图2F、图2G和图2H中所示的实施例分别与图2A、图2B、图2C和图2D中所示的实施例基本相同，除了在图2E、图2F、图2G和图2H所示的实施例中去除顶部HM 228，并且导电层260/262延伸至先前由顶部HM 228占据的空间。在图2E、图2F、图2G和图2H中所示的实施例，阻挡层262与MTJ 150直接接触。
图3A和图3B示出了根据实施例的用于形成具有集成的MRAM阵列和逻辑器件的半导体器件200的方法500的流程图。方法500仅是示例，并不旨在将本发明内容限制为权利要求中明确记载的内容。可以在方法500之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换、消除或重定位所描述的一些操作。下面结合图4A至图4N-1描述方法500，图4A至图4N-1示出了根据方法500的在制造步骤期间的半导体器件200的各个截面图。
在操作502处，方法500(图3A)提供或提供有器件结构200，器件结构200具有金属层302和设置在金属层302上方的各个介电层210、212和214，诸如图4A所示。虽然在图4A中未示出，但是器件结构200还包括设置在衬底(诸如图1C中的衬底100)中或上的晶体管结构(诸如图1C中的晶体管结构101)。金属层302是晶体管结构之上的第N金属层，其中N是自然数。器件结构200包括用于在其中形成MRAM阵列的MRAM区域100A和用于在其中形成逻辑器件的逻辑区域100B。金属层302包括位于MRAM区域100A和逻辑区域100B中的IMD层206和金属线208。IMD层206可以是氧化物(诸如二氧化硅)、低k介电材料(诸如碳掺杂的氧化物)或极低k介电材料(诸如多孔碳掺杂的二氧化硅)。金属线208可以由诸如铝、铜或它们的组合的金属制成。可以通过诸如物理气相沉积(PVD)或包括等离子体增强化学气相沉积(PECVD)的化学气相沉积(CVD)的沉积工艺来形成IMD层206。通过诸如PVD、CVD、ALD或镀工艺的沉积工艺来形成金属线208。在实施例中，介电层210可以包括一种或多种介电材料，诸如Si3N4、SiON、SiC、SiCN或它们的组合，并且可以使用PVD、CVD、ALD或其他合适的工艺沉积至厚度在约12nm至约20nm的范围内。在实施例中，介电层212包括基于金属的介电材料，诸如氧化铝，并且可以使用CVD、ALD或其他合适的工艺沉积至厚度在约2nm至约6nm的范围内。在实施例中，介电层214包括基于氧化硅的介电材料，诸如未掺杂的硅酸盐玻璃(USG)，并且可以使用CVD、PVD或其他合适的工艺沉积至厚度在约40nm至约100nm的范围内。仍然参考图4A，在介电层214、212和210中形成导通孔219以暴露金属线208和IMD层206的顶面。可以使用包括光刻工艺和蚀刻工艺的多种工艺来形成导通孔219。例如，可以使用光刻工艺来形成蚀刻掩模，穿过蚀刻掩模蚀刻介电层214、212和210以形成导通孔219，并且此后去除蚀刻掩模。
在操作504处，方法500(图3A)在导通孔219中形成BEVA 220和阻挡层218，并且BEVA 220和阻挡层218电连接至MRAM区域100A中的一些金属线208，诸如图4B所示。例如，操作504在导通孔219的表面上沉积阻挡层218，并且在阻挡层218上方沉积BEVA220。此后，操作504可以对BEVA 220和阻挡层218执行化学机械平坦化(CMP)工艺，从而去除位于介电层214的顶面上的任何过量的材料。阻挡层218可以包括诸如Co的磁性材料或诸如氮化钛、氮化钽或其他合适的导电扩散阻挡件的非磁性材料，并且可以使用ALD、PVD、CVD或其他合适的沉积方法来沉积。BEVA 220可以包括诸如Co的磁性材料或诸如钨、钛、钽、氮化钨、氮化钛、氮化钽、它们的组合或其他合适的金属或金属化合物的非磁性材料，并且可以使用CVD、PVD、ALD、镀或其他合适的沉积方法来沉积。
在操作506处，方法500(图3A)在介电层214、阻挡层218和BEVA220上方沉积底部导电HM层222、MTJ堆叠件150和顶部导电HM层228，诸如图4C所示。特别地，HM层222电连接至BEVA220。在实施例中，HM层222可以包括诸如TaN、TiN、Ti/TiN、TaN/TiN、Ta或它们的组合的金属氮化物，并且可以使用CVD、ALD或其他合适的沉积方法来沉积。在一些实施例中，HM层222可以形成为具有在约1nm至约8nm的范围内的厚度。在一些实施例中，MTJ堆叠件150可以使用CVD、PVD、ALD或其他合适的沉积方法来沉积，并且可以具有在约20nm至约50nm的范围内的厚度。在实施例中，HM层228可以包括诸如TaN、TiN、Ti/TiN、TaN/TiN、Ta或它们的组合的金属氮化物，并且可以使用CVD、ALD或其他合适的沉积方法来沉积。在一些实施例中，HM层228可以形成为具有在约10nm至约25nm的范围内的厚度。
在操作508处，方法500(图3A)将HM层222、MTJ堆叠件150和HM层228图案化为单独的MRAM单元249。例如，使用光刻和蚀刻工艺，操作508可以形成蚀刻掩模402，蚀刻掩模402覆盖HM层228的与单独的MRAM单元249对应的区域，并且暴露HM层228的其余部分，诸如图4D所示。然后，操作508穿过蚀刻掩模402蚀刻HM层228、MTJ堆叠件150、HM层222和介电层214，以形成单独的MRAM单元249，诸如图4E所示。蚀刻工艺可以是湿蚀刻、干蚀刻、反应离子蚀刻或其他合适的蚀刻方法。此后，使用蚀刻、剥离、灰化或其他合适的方法去除蚀刻掩模402。
在操作510处，方法500(图3A)在MRAM单元249的侧壁上方形成介电间隔件224，诸如图4F所示。在一些实施例中，间隔件224被认为是MRAM单元249的部分。例如，操作510可以使用CVD、ALD或其他合适的方法在MRAM区域100A和逻辑区域100B中的器件结构200上方沉积毯式介电层，然后各向异性地蚀刻毯式介电层以从介电层214的顶面和HM 228的顶面去除毯式介电层。介电层的保留在MRAM单元249的侧壁上的部分成为间隔件224。间隔件224可以包括一种或多种介电材料，诸如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SixOyNz)等。在各个实施例中，间隔件224可以包括介电材料的一个或多个层。
在操作512处，方法500(图3A)在介电间隔件224和介电层214上方形成保护间隔件(或保护层)226，并且在MRAM区域100A中的保护间隔件226上方形成介电层(或另一介电间隔件)216，诸如图4G所示。例如，操作512可以在MRAM区域100A和逻辑区域100B中沉积保护间隔件226和介电层216；使用光刻和蚀刻工艺形成蚀刻掩模，其中蚀刻掩模覆盖MRAM区域100A并且暴露逻辑区域100B；穿过蚀刻掩模蚀刻保护间隔件226以及介电层216、214和212，直到介电层210在逻辑区域100B中暴露；以及去除蚀刻掩模。可以使用CVD、ALD或其他合适的方法来沉积保护间隔件226。可以使用CVD、PVD或其他合适的方法来沉积介电层216。可以使用湿蚀刻、干蚀刻、反应离子蚀刻或其他合适的方法来蚀刻保护间隔件226以及介电层216、214和212。在实施例中，保护间隔件226可以包括诸如Co或NiFe的磁性材料或诸如Al2O3的非磁性材料。
在蚀刻保护间隔件226以及介电层216、214和212之后，操作512进一步在逻辑区域100B中形成介电层215，诸如图4H所示。介电层215可以是氧化物(诸如二氧化硅)、低k介电材料(诸如碳掺杂的氧化物)或极低k介电材料(诸如多孔碳掺杂的二氧化硅)。可以使用CVD、PVD或其他合适的方法来沉积介电层215。操作512还执行CMP工艺以平坦化介电层215和216、保护间隔件226和HM 228的顶面。
在操作514处，方法500(图3A)在逻辑区域100B中形成金属通孔213和金属线217，诸如图4I所示。可以使用镶嵌工艺、双镶嵌工艺或其他合适的方法来形成金属通孔213和金属线217。例如，操作514可以蚀刻介电层215中的孔和/或沟槽以暴露金属线208的顶面，将一种或多种金属沉积到孔和/或沟槽中，以及对该一种或多种金属执行CMP工艺。保留在孔和/或沟槽中的一种或多种金属的部分成为金属通孔213和金属线217。金属通孔213和金属线217可以包括铝、铜或其他合适的低电阻金属，并且可以使用PVD、CVD、ALD、镀或其他合适的方法沉积。在操作514完成之后，金属线217的顶面与HM 228的顶面基本共面。使用操作504至514，在金属层302上方形成金属层304。
在操作516处，方法500(图3B)在MRAM区域100A和逻辑区域100B中的金属层304上方沉积介电层230、232和234，诸如图4J所示。在实施例中，介电层230可以包括一种或多种介电材料，诸如氮化物(例如，氮化硅)或碳化硅，并且可以使用ALD、CVD、PVD或其他合适的方法来沉积。在一些实施例中，介电层230可以具有在约10nm至约15nm的范围内的厚度。在实施例中，介电层232可以包括基于金属的介电材料，诸如氧化铝(即，AlOx，例如Al2O3)，并且可以使用ALD、CVD、PVD或其他合适的方法来沉积。在一些实施例中，介电层232的厚度可以在约4nm至约10nm的范围内。在实施例中，介电层234可以包括未掺杂的硅酸盐玻璃(USG)或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅酸盐玻璃(BSG)和/或其他合适的介电材料，并且可以使用CVD、PVD或其他合适的方法来沉积。在一些实施例中，介电层234可以具有在约40nm至约100nm的范围内的厚度。
在操作518处，方法500(图3B)在介电层234上方形成蚀刻掩模404，诸如图4J所示。蚀刻掩模404在MRAM区域100A和逻辑区域100B上方提供开口406。在实施例中，蚀刻掩模404包括在蚀刻工艺中相对于介电层234、232和230具有蚀刻选择性的材料。例如，在实施例中，蚀刻掩模404可以包括光刻胶图案，并且还可以包括位于光刻胶图案下方的图案化的硬掩模。例如，在实施例中，图案化的硬掩模可以包括氮化钛，并且可以具有在约10nm至约40nm的范围内的厚度。操作518可以包括：在介电层234上方沉积硬掩模层；在硬掩模层上方涂布光刻胶；对光刻胶层执行光刻(诸如曝光和显影)以形成光刻胶图案；以及通过光刻胶图案蚀刻硬掩模层，以形成图案化的硬掩模。图案化的硬掩模和光刻胶图案共同形成蚀刻掩模404。
在操作520处，方法500(图3B)穿过蚀刻掩模404蚀刻介电层234、232和230，以暴露MRAM区域100A中的MRAM单元249和逻辑区域100B中的金属线217。图4K和图4K-1示出了根据实施例的所得结构200。图4K示出了沿着图1B中的B-B线(即，沿着“x”方向)的结构200，并且图4K-1示出了沿着图1B的A-A线(即，沿着垂直于“x”方向的“y”方向)的结构200。在实施例中，操作520可以执行多个蚀刻工艺，多个蚀刻工艺设计为分别蚀刻介电层234、232和230中的每个。例如，操作520可以执行第一蚀刻工艺，第一蚀刻工艺设计为蚀刻第一介电层234，而最小或不蚀刻蚀刻掩模404；执行第二蚀刻工艺，第二蚀刻工艺设计为蚀刻介电层232，而最小或不蚀刻蚀刻掩模404；以及执行第三蚀刻工艺，该第三蚀刻工艺设计为蚀刻介电层230，而最小或不蚀刻蚀刻掩模404。多个蚀刻工艺可以包括湿蚀刻、干蚀刻或湿蚀刻和干蚀刻的组合。在一些实施例中，操作520中的蚀刻工艺可以蚀刻多于一个的介电层。
在一些可选实施例中，还蚀刻了HM 228，并且暴露MTJ 150的顶面，诸如图4M和图4M-1所示，图4M和图4M-1分别示出了沿着图1B中的B-B线和A-A线的结构200。如图4K、图4K-1、图4M和图4M-1所示，操作520将开口406延伸至介电层234/232/230中以暴露MRAM单元249和金属线217。随后，可以去除蚀刻掩模404。
在操作522处，方法500(图3B)在开口406中形成导电层262和260。例如，操作522可以将一个或多个阻挡层262沉积到开口406中，并且在阻挡层262上方和开口406中沉积一种或多种金属材料260，诸如图4L和图4L-1所示，图4L和图4L-1分别示出了沿着图1B中的B-B线和A-A线的结构200。在通过操作520部分地或完全地去除HM 228的实施例中(诸如图4M和图4M-1所示)，层260和262也填充了位于MTJ 150正上方以及MTJ单元249的两个相对的侧壁上的保护间隔件226之间的空间，诸如图4N和图4N-1所示，图4N和图4N-1分别示出了沿着图1B中的B-B线和A-A线的结构200。在实施例中，导电层260包括磁性材料(诸如钴)或非磁性材料(诸如铝、铜或它们的组合)。在实施例中，导电层262包括磁性材料(诸如钴)或非磁性材料(诸如氮化钛、氮化钽和/或其他合适的导电扩散阻挡件)。可以使用CVD、PVD、ALD、镀或其他合适的工艺来沉积导电层262和260。随后，操作522对导电层262和260执行CMP工艺以从介电层234的顶面去除导电层262和260。在各个实施例中，方法500在层或部件218220、226、260和262中的至少一个中沉积磁性材料。
在操作524处，方法500(图3B)对器件200执行进一步的制造，诸如在金属层306上方形成一个或多个金属层，形成钝化层，以及执行更多的后段制程。
虽然不旨在限制，但是本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例提供了在MRAM区域中具有MRAM单元的阵列的半导体器件。每个MRAM单元包括磁屏蔽，该磁屏蔽用于屏蔽MRAM单元免受外部磁场的影响，从而提高了MRAM单元的可靠性。磁屏蔽可以提供为底部电极中的磁性材料、侧壁间隔件中的磁性材料和/或顶部电极中的磁性材料。底部电极或顶部电极中的磁性材料可以阻挡垂直的磁干扰，而侧壁间隔件中的磁性材料可以阻挡水平的磁干扰。本发明的MRAM单元可以实现为独立存储器器件或实现为与逻辑器件集成的嵌入式存储器。此外，该半导体器件的形成可以容易地集成到现有的半导体制造工艺中。
在一个示例方面中，本发明针对一种半导体器件。该半导体器件包括：底部电极；磁隧道结(MTJ)元件，位于底部电极上方；顶部电极，位于MTJ元件上方；以及侧壁间隔件，邻接MTJ元件，其中底部电极、顶部电极和侧壁间隔件中的至少一个包括磁性材料。
在半导体器件的实施例中，顶部电极包括磁性材料。在另一实施例中，磁性材料形成为位于导电层下面的阻挡层。在实施例中，导电层包括铜。在另一实施例中，顶部电极包括包含钽的阻挡层和形成在该阻挡层上方的磁性材料的导电层。
在半导体器件的另一实施例中，底部电极包括磁性材料。在另一实施例中，底部电极包括磁性材料的阻挡层和形成在该阻挡层上方的导电材料。在又另一实施例中，底部电极包括阻挡层，该阻挡层包括TiN和TaN中的至少一种，并且磁性材料形成在阻挡层上方。
在半导体器件的实施例中，侧壁间隔件包括多个层，并且其中一个层包括磁性材料。在另一实施例中，磁性材料是Co或NiFe。在又另一实施例中，磁性材料设置在氮化物间隔件和氧化物间隔件之间。
在半导体器件的实施例中，底部电极、顶部电极和侧壁间隔件中的至少两个包括一种或多种磁性材料。在另一实施例中，底部电极、顶部电极和侧壁间隔件中的全部均包括一种或多种磁性材料。
在另一示例方面中，本发明针对一种半导体器件，该半导体器件包括：底部电极；磁隧道结(MTJ)元件，位于底部电极上方；顶部电极，位于MTJ元件上方；以及侧壁间隔件，邻接MTJ元件，该侧壁间隔件包括磁性材料。
在半导体器件的实施例中，磁性材料是Co和NiFe中的至少一种。在另一实施例中，侧壁间隔件包括氮化物间隔件、磁性材料和氧化物间隔件的堆叠件。在另一实施例中，底部电极和顶部电极中的至少一个包括另一磁性材料。
在又一个示例方面中，本发明针对一种方法，该方法包括在第一介电层中形成第一导通孔；在第一导通孔中形成第一阻挡层；在第一阻挡层上方和第一导通孔中形成第一导电层；以及在第一导电层、第一阻挡层和第一介电层上方沉积磁隧道结(MTJ)堆叠件，其中MTJ堆叠件电连接至第一导电层。该方法还包括图案化MTJ堆叠件，产生图案化的MTJ堆叠件；在图案化的MTJ堆叠件的侧壁上方沉积氮化物间隔件；在氮化物间隔件上方沉积保护间隔件；在保护间隔件上方沉积氧化物间隔件；在氧化物间隔件和图案化的MTJ堆叠件上方沉积第二介电层；在第二介电层中形成第二导通孔；在第二导通孔中形成第二阻挡层；以及在第二阻挡层上方和第二导通孔中形成第二导电层，其中第二导电层电连接至图案化的MTJ堆叠件，其中，第一阻挡层、第一导电层、保护间隔件、第二阻挡层和第二导电层中的至少一个包括磁性材料。
在该方法的实施例中，磁性材料包括Co。在实施例中，在图案化MTJ堆叠件之前，该方法还包括在MTJ堆叠件上方沉积具有TiN的硬掩模层，其中形成第二导通孔包括去除暴露在第二导通孔中的硬掩模层的部分，从而暴露MTJ堆叠件的顶面。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
底部电极；
磁隧道结(MTJ)元件，位于所述底部电极上方；
顶部电极，位于所述磁隧道结元件上方；以及
侧壁间隔件，邻接所述磁隧道结元件，其中，所述底部电极、所述顶部电极和所述侧壁间隔件中的至少一个包括磁性材料。
2.根据权利要求1所述的半导体器件，其中，所述顶部电极包括所述磁性材料。
3.根据权利要求2所述的半导体器件，其中，所述磁性材料形成为位于导电层下面的阻挡层。
4.根据权利要求3所述的半导体器件，其中，所述导电层包括铜。
5.根据权利要求2所述的半导体器件，其中，所述顶部电极包括阻挡层和所述磁性材料的导电层，所述阻挡层包括钽，所述导电层形成在所述阻挡层上方。
6.根据权利要求1所述的半导体器件，其中，所述底部电极包括所述磁性材料。
7.根据权利要求6所述的半导体器件，其中，所述底部电极包括所述磁性材料的阻挡层和形成在所述阻挡层上方的导电材料。
8.根据权利要求6所述的半导体器件，其中，所述底部电极包括阻挡层，所述阻挡层包括TiN和TaN中的至少一种，并且所述磁性材料形成在所述阻挡层上方。
9.一种半导体器件，包括：
底部电极；
磁隧道结(MTJ)元件，位于所述底部电极上方；
顶部电极，位于所述磁隧道结元件上方；以及
侧壁间隔件，邻接所述磁隧道结元件，其中，所述侧壁间隔件包括磁性材料。
10.一种形成半导体器件的方法，包括：
在第一介电层中形成第一导通孔；
在所述第一导通孔中形成第一阻挡层；
在所述第一阻挡层上方和所述第一导通孔中形成第一导电层；
在所述第一导电层、所述第一阻挡层和所述第一介电层上方沉积磁隧道结(MTJ)堆叠件，其中，所述磁隧道结堆叠件电连接至所述第一导电层；
图案化所述磁隧道结堆叠件，产生图案化的磁隧道结堆叠件；
在所述图案化的磁隧道结堆叠件的侧壁上方沉积氮化物间隔件；
在所述氮化物间隔件上方沉积保护间隔件；
在所述保护间隔件上方沉积氧化物间隔件；
在所述氧化物间隔件和所述图案化的磁隧道结堆叠件上方沉积第二介电层；
在所述第二介电层中形成第二导通孔；
在所述第二导通孔中形成第二阻挡层；以及
在所述第二阻挡层上方和所述第二导通孔中形成第二导电层，其中，所述第二导电层电连接至所述图案化的磁隧道结堆叠件，其中，所述第一阻挡层、所述第一导电层、所述保护间隔件、所述第二阻挡层和所述第二导电层中的至少一个包括磁性材料。
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