CN117898042A - 高度减小的mram堆叠 - Google Patents

Abstract

一种存储器器件，所述存储器器件包括定位在电极(55)上的磁阻随机存取存储器(MRAM)堆叠(50)、与所述电极接触的金属线(60)、以及邻接所述MRAM堆叠的侧壁间隔体(47)。该存储器器件还包括台阶形穿通导体(43)，该台阶形穿通导体具有位于定位在侧壁间隔体与金属线之间的底切区域中的台阶形穿通导体的第一高度部分、以及具有比第一高度部分更大的高度尺寸并邻接侧壁间隔体的外侧壁的第二高度部分。

Description

高度减小的MRAM堆叠

背景技术

本发明总体上涉及存储器器件，并且更具体地涉及磁性随机存取存储器(MRAM)器件。

半导体存储器件用于电子器件中的集成电路(IC)中以提供数据存储。半导体存储器件的一个示例是磁性随机存取存储器(MRAM)。MRAM是通过编程磁性隧道结(MTJ)作为MRAM位单元的一部分来存储数据的非易失性存储器。MRAM的优点在于，即使在关闭电源时，MTJ也可以保持所存储的信息。这是因为数据被存储在作为小的磁性元件而不是作为电荷或电流的MTJ中。MRAM器件通常与逻辑器件(例如，场效应晶体管(FET))集成在同一衬底上。可能需要同时处理以将MRAM器件和逻辑器件一起集成在电气部件中。

发明内容

根据本公开的一个方面，描述了一种存储器器件，其包括定位在电极上的磁阻随机存取存储器(MRAM)堆叠、与电极接触的金属线、以及邻接MRAM堆叠的侧壁间隔体。该存储器器件还包括台阶形穿通导体，该台阶形穿通导体具有在位于侧壁间隔体与金属线之间的底切区域中的台阶形穿通导体的第一高度部分、以及具有比第一高度部分更大的高度尺寸并邻接侧壁间隔体的外侧壁的第二高度部分。

根据另一方面，提供了一种器件，包括：衬底，包括互连部分和存储器部分；存储器器件，存在于衬底的存储器部分中，存储器器件包括定位在与金属线的存储器部分通信的电极上的存储器堆叠，存储器器件包括邻接存储器堆叠的侧壁间隔体，其中，台阶形穿通导体具有存在于位于侧壁间隔体与金属线的存储器部分之间的底切区域中的第一高度部分，台阶形穿通导体具有第二高度部分，第二高度部分的高度尺寸大于第一高度部分，并邻接侧壁间隔体的外侧壁；以及至少一个过孔接触部，位于衬底的互连部分中，至少一个过孔接触部与台阶形穿通导体的存在于金属线的互连部分上的延伸部接触，该金属线的互连部分存在于衬底的互连部分中。

在另一实施例中，提供包括器件的存储器，该存储器包括具有BEOL互连部分和存储器部分的衬底。存储器器件存在于衬底的存储器部分中。存储器器件包括定位在与金属线的存储器部分通信的电极上的存储器堆叠。存储器器件还包含邻接存储器堆叠的侧壁间隔体。台阶形穿通导体具有存在于位于侧壁间隔体与金属线的存储器部分之间的底切区域中的第一高度部分，该台阶形穿通导体具有第二高度部分，第二高度部分的高度尺寸大于第一高度部分，并邻接侧壁间隔体的外侧壁。衬底的BEOL互连部分包括至少一个过孔接触部。该至少一个过孔接触部与从衬底的存储器部分的台阶形穿通导体的延伸部接触。该至少一个过孔存在于金属线的BEOL互连部分上，该BEOL互连部分存在于衬底的BEOL互连部分中。

在本公开的另一方面，提供了一种形成存储器器件的方法。在一个实施例中，该方法可以包括：在金属线的顶上形成电介质材料的金属盖；以及形成电极，该电极通过金属盖中的过孔与金属线接触。所述方法可进一步包括，在电极上沉积存储器堆叠，以及形成邻接存储器堆叠的侧壁间隔体。接着可图案化存储器堆叠。图案化存储器堆叠可以包括使用离子束蚀刻，其中电介质材料的金属盖提供防止金属线回溅射到存储器堆叠的蚀刻停止。在接下来的步骤中，在位于侧壁间隔体与金属线之间的底切区域中形成台阶形穿通导体。

从以下将结合附图阅读的对其说明性实施例的详细描述，这些和其他特征和优点将变得显而易见。

附图说明

现在将仅通过举例并参考以下附图描述本发明的优选实施例：

图1A是根据本公开的一个实施例的衬底的存储器器件部分中的存储器器件的侧视截面图，其中台阶形穿通导体存在于位于邻接存储器器件的存储器堆叠的侧壁间隔体与到至存储器堆叠的电极的金属线的存储器部分之间的底切区域中。

图1B示出了根据本发明的优选实施例的包括图1A中所示的存储器器件的同一衬底的BEOL互连部分的侧视截面图。

图2是根据本公开的一个实施例的在衬底的存储器器件部分中的金属线的顶部形成金属盖的侧视截面图。

图3A示出了根据本发明的优选实施例在衬底的存储器器件部分中形成至金属的电极的侧视截面图。

图3B示出了根据本发明的优选实施例的包括图3A中所示的存储器器件的同一衬底的BEOL互连部分的侧视截面图。

图4A是根据本公开的一个实施例的在电极上形成存储器堆叠、然后在衬底的存储器器件部分上形成盖电极层的侧视截面图。

图4B示出了根据本发明的优选实施例的包括图4A中所示的存储器器件的同一衬底的BEOL互连部分的侧视截面图，其中，形成存储器堆叠和盖电极层。

图5A是根据本公开的一个实施例的使用离子束蚀刻对盖电极层和存储器堆叠进行图案化的侧视截面图，其中电介质材料的金属盖提供防止金属线向后溅射到存储器堆叠的蚀刻停止。

图5B示出了根据本发明的优选实施例在图5A中所示的用于对存储器堆叠进行图案化的工艺步骤之后同一衬底的BEOL互连部分的侧视截面图。

图6A示出了根据本发明的优选实施例在存储器堆叠的侧壁上形成间隔体并且形成在侧壁间隔体下方延伸的底切区域的侧视截面图。

图6B示出了根据本发明的优选实施例在用于图6A中所示的存储器堆叠上的侧壁间隔体的工艺步骤之后同一衬底的BEOL互连部分的侧视截面图。

图7A是根据本公开的一个实施例在定位在侧壁间隔体与金属线之间的底切区域形成台阶形穿通导体的侧视截面图。

图7B示出了根据本发明的优选实施例在图7A中所示的用于形成台阶形穿通导体的工艺步骤之后同一衬底的BEOL互连部分的侧视截面图。

图8A示出了根据本发明的优选实施例描绘在衬底的存储器器件部分内形成与存储器器件的接触部的侧视截面图。

图8B示出了根据本发明的优选实施例描绘在衬底的逻辑器件部分内形成接触部的侧视截面图。

具体实施方式

在此披露了所要求保护的结构和方法的详细实施例；然而，应当理解的是，所披露的实施例仅仅是对所要求保护的结构和方法的展示，它们可以以不同的形式来实施。此外，结合各种实施例给出的每个实例旨在是说明性的而非限制性的。此外，附图不一定按比例绘制，可以放大一些特征以示出特定部件的细节。因此，本文所公开的具体结构和功能细节不应被解释为限制性的，而仅仅是用于教导本领域技术人员以不同方式采用本公开的方法和结构的代表性基础。

说明书中对“一个实施例”、“实施例”、“示例性实施例”等的引用表示所描述的实施例可包括特定的特征、结构或特性，但是每个实施例可能不一定包括特定的特征、结构或特性。此外，这样的短语不一定指相同的实施例。进一步，当结合实施例描述特定特征、结构或特性时，认为结合其他实施例(无论是否明确描述)影响这样的特征、结构或特性在本领域技术人员的知识范围内。

出于下文描述的目的，术语“上”、“下”、“右”、“左”、“竖直”、“水平”、“顶部”、“底部”及其派生词应涉及本发明，如在附图中定向的。术语“覆盖”、“顶部”、“定位在…上”或“定位在…顶部”是指第一元件(如第一结构)存在于第二元件(如第二结构)上，其中中间元件、如界面结构、例如界面层，可以存在于第一元件与第二元件之间。术语“直接接触”是指诸如第一结构的第一元件和诸如第二结构的第二元件在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下连接。

已经确定，当将磁阻随机存取存储器(MRAM)器件集成到后段(BEOL)工艺流程中时，如果堆叠高度(即，MRAM堆叠和到MRAM堆叠的电极的高度)太大(即，太高)，则后段互连电阻变得太大。增加的后段互连电阻降低了器件性能。MRAM堆叠高度可由在MRAM堆叠下方的金属线上方形成的电介质材料层的厚度决定。现有器件的电介质层的厚度通常是厚的，以保护在MRAM堆叠下面的金属线免受相减形成方法的影响。更具体地，当图案化用于MRAM堆叠的材料层时，使用离子束蚀刻。如果来自IBE工艺的蚀刻剂到达下面的金属线，则来自金属线的金属可以回溅射到MRAM堆叠侧壁。从金属线回溅射到MRAM堆叠的金属可使性能降级或导致MRAM堆叠的磁性隧道结由于短路而失效。为了避免回溅射，掩模电介质集成到覆盖于金属线上的堆叠结构中。然而，这增加了覆盖在金属线上的材料的量，这也增加了穿过材料堆叠形成的过孔接触部的过孔开口高度，过孔接触部被用作蚀刻停止以避免上述回溅射。增大的过孔开口高度导致BEOL互连的过孔电阻的增大，并且这对于较低金属线层级处的过孔可能是显著的。

鉴于上述发现的缺点，本公开的优选实施例的结构和方法以凹陷的金属线高度开始，然后在金属线之上形成金属覆盖层(由电介质材料组成)。金属线的减少的起始高度和金属覆盖层两者保护存储器堆叠免于背回溅射，且维持不导致增加的过孔电阻的最小化堆叠高度。该结构还包括在凹陷的金属线之上的金属延伸层。金属延伸层作为台阶形到达通过导体存在于器件的存储器部分中，并且从器件的存储器部分延伸到BEOL互连部分。过孔可以直接存在于器件的存储器和BEOL互连部分二者中的金属延伸层上。现在参见图1A-8B更详细地描述优选实施例的结构和方法。

图1A描绘了根据本发明的优选实施例的在器件的存储器区域中的存储器器件100。图1B描绘了根据本发明的优选实施例的BEOL互连区域，该BEOL互连区域可位于核心逻辑器件之上。存储器区域和BEOL互连区域两者都是在同一晶圆上形成的器件的部分之上。

参考图1A，存储器器件100包括底部电极55上的存储器堆叠50。底部电极55存在于金属线60的上部。金属线60存在于底部电极55到存储器堆叠50与底层器件65之间。

存储器器件100包括存储器堆叠50，其在一些实施例中可以被称为MRAM堆叠50。在一些实施例中，存储器堆叠50可以被配置用于磁性隧道结(MTJ)型器件。MRAM堆叠50可以由根据以下描述的材料层组成。

MTJ结构包括由薄绝缘层分隔开的两个薄铁磁层，电子可以通过该薄绝缘层隧穿。自旋转移矩(STT)现象在MTJ结构中实现，其中，一个铁磁层(称为“磁性自由层”或“自由磁化层”)具有非固定磁化，并且另一铁磁层(称为“磁性钉扎层”、或“参考层”、或“固定磁化层”)具有“固定”磁化。MTJ通过切换磁性自由层的磁化状态来存储信息。

在一些实施例中，存储器器件100的磁性隧道结(MTJ)结构的磁性层(即，自由磁化层和固定磁化层)的磁性取向是在垂直方向上。垂直方向例如是指与MTJ结构的层的平面垂直的方向。在一个实施例中，磁性固定层(即，固定磁化层)设置在磁性自由层(即，自由磁化层)下方，从而形成底部钉扎垂直MTJ(pMTJ)元件。所述固定层的垂直方向为第一垂直方向。第一垂直方向被示为处于远离下面的支撑衬底的向上方向上。至于自由层的磁性取向，其可以被编程为在与固定层相同的第一方向或者相同(平行)方向上，或者在与固定层相反的第二方向或者相反(反平行)方向上。

固定磁化层和自由磁化层中的每一个可以由铁磁材料构成。例如，固定磁化层和自由磁化层中的每一个可以由包括钴(Co)、铁(Fe)、镍(Ni)、硼(B)、或它们的任意组合的组合物组成。在一个示例中，固定磁化层可以由CoFeB或CoFe形成。在一个示例中，自由磁化层可以由CoFeB或CoFe形成。固定磁化层和自由磁化层中的每一个可以具有10nm至100nm范围内的厚度。在一些实施例中，固定磁化层和自由磁化层中的每一个可以具有20nm至50nm范围内的厚度。

在一些实施例中，固定磁化层可以包括合成反铁磁性(SAF)，其包括通过非磁性间隔层(例如Ru)反铁磁性耦合的两个铁磁层。在一些实施例中，两个磁性电极之间的双极交互导致自由层(即，自由磁化层)相对于所施加的场或相对于电流密度的高度不对称的反转。此外，如果感应回路移位(Hcoupl)大于自由层矫顽力场(HC)，则仅一个电阻状态在零场处保持稳定，这不适合于应用。对于面内MTJ，该问题可通过用合成反铁磁体(SAF)替换钉扎层来解决，SAF由通过非磁性间隔层(诸如Ru)反铁磁耦合的两个铁磁层组成。在一个实施例中，用于固定磁化层的合成反铁磁体(SAF)可以包括Ta₃/Pt₃₀/(Co_0.5/Pt_0.4)₅/Co_0.5/Ru_0.85/(Co_0.5/Pt_0.4)₃/Co_0.5/CoFeB₁的堆叠。

隧道结电介质层存在于固定磁化层与自由磁化层之间，并且是隧道磁阻(TMR)的位置，这是在磁性隧道结(MTJ)结构中发生的磁阻效应。隧道结电介质层可以由非磁性绝缘材料形成，例如氧化镁(MgO)、氧化铝(Al₂O₃)或氧化钛(TiO₂)或任何其他合适的材料。隧道结电介质层可以具有范围从1nm至10nm的厚度。在一些实施例中，隧道结电介质层可以具有范围从2nm到5nm的厚度。

底层器件层65可以包括有源和/或无源电子器件，具有中段(MOL)接触部或者甚至更低的后段(BEOL)互连。例如，底层器件65可以是晶体管，诸如场效应晶体管(FET)或鳍式场效应晶体管(FinFET)。底层器件还可以是无源器件，诸如电容器和电阻器。底层器件65可以是有源和无源器件的组合。尽管在图1A中未示出，底层器件65可形成在半导体衬底上，诸如IV型半导体衬底(例如，硅衬底)或III-V型半导体衬底。下部器件级间电介质可存在于有源和/或无源器件之上，并且连接电路可通过级间电介质存在，从而提供与集成在底层器件层65中的有源和无源器件的电通信。底层器件层65可以使用前段(FEOL)处理来形成。

金属线60存在于底层器件层65之上。金属线60还可表示为Mx-1。为了维持减小的堆叠高度，使金属线60凹陷，且形成电介质盖(金属覆盖层)以在不增加ILD1厚度的情况下为MRAM IBE提供额外缓冲层。金属线60可以由任何金属或含金属材料构成，例如铜(Cu)、铝(Al)、钨(W)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)及其组合。如以下将更详细地讨论的，金属线60不仅存在于图1A所示的存储器器件区域中，而且还存在于图1B所示的BEOL互连区域中。

如上所述，金属覆盖层45沉积在金属线30的顶部上以在用以图案化存储器堆叠50的处理期间保护金属线30。如下文将更详细描述，提供存储器堆叠50的材料层使用离子束蚀刻(IBE)图案化，所述离子束蚀刻为减除(材料去除)方法。如上所述，如果在衬底工艺期间(例如，离子束蚀刻(IBE))在用于图案化存储器堆叠50的工艺序列期间蚀刻到金属层60中，则金属层60的金属材料可以回溅射到存储器堆叠50的侧壁上。这破坏了存储器堆叠50的磁特性。本公开的优选实施例的金属覆盖层45可有利地消除这种可能性。

在一些实施例中，在层间电介质层(ILD)61中的沟槽中形成金属线。ILD61可以由任何电介质材料成分构成。例如，当涉及级间电介质层时，应注意，该层的组成可选自由诸如SiO₂、Si₃N₄、SiO_xN_y、SiC、SiCO、SiCOH和SiCH化合物的含硅材料组成的组，上述含硅材料中部分或全部的Si被Ge、碳掺杂的氧化物、无机氧化物、无机聚合物、杂化聚合物、有机聚合物如聚酰胺或SiLK^TM、其他含碳材料、有机无机材料如旋涂玻璃和基于倍半硅氧烷的材料、以及类金刚石碳(DLC)(也称为无定形氢化碳，α-C:H)置换。对于级间电介质层的另外的选择包括以多孔形式或在加工期间改变为多孔和/或可渗透到为非多孔和/或不可渗透的形式的任何前述材料。对于级间电介质层的以上描述适用于本文描述的结构中的任何ILD层。

存储器件100包括上电极44和下电极55。上电极44还可以被称为盖电极，并且与存储器堆叠50的上表面直接接触。上电极44的侧壁可与经图案化的存储器堆叠50的侧壁对准。这是因为用于蚀刻存储器堆叠50的相同图案也用于蚀刻上电极44。上电极44可具有与经图案化的存储器堆叠50的宽度相同的宽度。上电极44可以由任何金属或金属氮化物构成。在一些实施例中，上电极44可由氮化钽(TaN)构成。在其他实施例中，上电极44可由其他金属材料构成，例如Al、Cu、Ti、TiN、Ta、TaN、Ru、W、Cr和其组合。

下电极55可以被定位在延伸成与金属线60的上表面直接接触的过孔开口中。下电极55的相对端与存储器堆叠50的下表面直接接触。下电极55可以由任何金属或金属氮化物构成。在一些实施例中，下电极55可以由氮化钽(TaN)或TiN构成。在其他实施例中，下电极55可以由其他金属材料构成，例如Al、Cu、Ti、TiN、Ta、Ru、W、Cr及其组合。下电极55可具有小于存储器堆叠50的宽度的宽度。在一些实施例中，下电极55与存储器堆叠的宽度的中心定位部分接触。

下电极55存在于其中的过孔开口可以延伸通过存储器级间电介质层(ILD)46和金属覆盖层45的剩余部分。存储器ILD 46和金属覆盖层45的外侧壁可与存储器堆叠50的外侧壁对准，因为这些结构可用相同掩模和蚀刻步骤来图案化。

侧壁间隔体47可邻接存储器堆叠50而存在。侧壁间隔体46可以由任何电介质材料组成，例如氧化物或氮化物。例如，侧壁间隔体46可以由氮化硅构成。在另一实例中，侧壁间隔体46可由氧化硅组成。侧壁间隔体47也可以围绕盖电极44的侧壁。侧壁间隔体47的上表面和盖电极44的上表面可以是共面的。侧壁间隔件47的下表面可以直接与存在于底切区域中的台阶形穿通导体43的第一高度部分的上表面接触。在随后的段落中更详细地描述了台阶形穿通导体43。台阶形穿通导体的第二高度部分邻接侧壁间隔件47的外侧壁。

仍然参照图1A，在侧壁间隔体47的基部表面之下可以存在底切区域。底切区也可以延伸到金属覆盖层45的剩余部分中。底切区域还可以被称为凹口。如下文将更详细地描述的，可以使用各向同性蚀刻来形成底切区域。

在一些实施例中，台阶形穿通导体43存在于底切区域中。台阶形穿通导体43与金属线60的不在存储器堆叠50下面的部分以及金属线60的在底切区域(即，在侧壁间隔体47的基部下方延伸并且延伸超过侧壁间隔体47的内侧壁的底切区域)下面的部分的上表面直接接触。当各向同性蚀刻形成底切区域时，去除金属覆盖层45的暴露部分。由此，金属线60的一部分露出。如先前所述，使金属线60凹陷以减小存储器器件100的堆叠高度。形成台阶形穿通导体43增加了先前凹陷的金属线60中的导电材料的厚度。这在金属线60中提供了减小的线电阻。

参考图1A，“台阶形”是指在存储器区域中，穿通导体具有至少两个厚度部分。如图1A中所描绘的，台阶形穿通导体43具有在位于侧壁间隔体47与金属线60之间的底切区域中的第一高度部分和具有比第一高度部分更大的高度尺寸并邻接侧壁间隔体47的外侧壁的第二高度部分。存储器级间电介质层46和金属覆盖层45的剩余部分提供存在于接触金属线60的电极55和侧壁间隔体47之间的多层内间隔体部分。金属覆盖层45的剩余部分具有选自由含半导体氧化物的电介质、含半导体氮化物的电介质、金属氧化物及其组合构成的组的成分。

仍然参照图1A，金属线62可以是指盖电极44。金属线62可以由金属或含金属材料构成，例如铜(Cu)、铝(Al)、钨(W)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)及其组合。级内电介质层63可以封装存储器器件100的大部分。

如图1A中所描绘的，存储器堆叠50(例如，MRAM堆叠)存在于器件的存储器区域中；然而，如图1B中所描绘的，金属线60和台阶形穿通导体43从器件的存储器区域延伸到器件的BEOL互连区域。

参考图1A和1B，存储器器件100存在于器件的存储器部分(可以称为衬底的存储器部分)中，其中存储器器件100包括位于与金属线60的存储器部分通信的电极55上的存储器堆叠50。如上所述，存储器器件100包括邻接存储器堆叠50的侧壁间隔体47，其中具有第一高度部分的台阶形穿通导体43存在于位于侧壁间隔体47与金属线60的存储器部分之间的底切区域中。台阶形穿通导体43具有第二高度部分，该第二高度部分的高度尺寸大于第一高度部分，邻接侧壁隔离物47的外侧壁。如图1B中所描绘的，金属线60和台阶形穿通导体的具有第二高度的部分从器件的包括存储器器件的区域延伸到器件的BEOL互连区域。

参考图1B，在器件的逻辑部分(可以称为衬底的逻辑部分)中的至少一个过孔接触部70(也称为过孔接触部Vx)与存在于在衬底的BEOL互连部分中的金属线60的BEOL互连部分上的台阶形穿通导体43的延伸部的上表面直接接触。器件的BEOL互连部分包括与至少一个过孔接触部70电通信的存取晶体管。至少一个过孔接触部70可由任何金属或金属氮化物构成。适用于至少一个过孔接触部70的含金属材料的一些成分包括Al、Cu、Ti、TiN、Ta、TaN、Ru、W、Cr以及它们的组合。

如图1A和1B所示，存储器器件的下电极55着陆在金属线60的凹陷的上表面上，而器件的BEOL互连部分中的至少一个过孔接触部70着陆在金属线60的通过增加具有第二高度的台阶形穿通导体43的延伸部而厚度增加的部分上。至少一个过孔接触部70与存在于BEOL互连部分中的台阶形穿通导体43的延伸部的上表面直接接触。与图1A中描绘的存储器器件区域相似，图1B中描绘的BEOL互连区域包括叠置在底层器件层65上的金属线60。图1A中描绘的底层器件层65的描述适用于图1B中描绘的底层器件层65的描述。

参考图1A和图1B，至少一个过孔接触部70的高度H1的范围可从30nm至100nm。至少一个过孔接触部70的高度H1类似于从下电极55的基部延伸到用于存储器器件100的盖电极44的上表面的堆叠高度。在一些实施例中，存储器器件的堆叠高度可以在从40nm至110nm的范围内。

现在将参考图2-8B更详细地描述用于形成图1A和1B中所描绘的结构的工艺流程的一些实施例。

图2示出了用于产生图1A和图1B所示的结构的初始结构的一个实施例。图2中描绘的结构适合于描述用于存储器区域和BEOL互连区域两者的初始结构。对覆盖底层器件层的级间电介质层61的堆叠进行图案化，以提供沟槽，该沟槽将用金属材料填充，用于形成金属线60。

沟槽可使用光刻和蚀刻工艺图案化。然后可以使用诸如电镀、电镀或溅射的沉积工艺来形成金属线60。在沉积之后，可采用平坦化工艺以提供金属线的上表面与级间电介质层61的剩余部分的上表面共面。

仍然参考图2，在一些实施例中，使用选择性金属蚀刻工艺(诸如反应离子蚀刻(RIE)或湿金属凹陷)使金属线60凹陷。金属线60可以凹陷到范围从15nm到35nm的厚度。在一个示例中，金属线60凹陷至约20nm的厚度。

在使金属线60凹陷之后，在凹陷的金属线表面的顶上沉积金属覆盖层45。如上所述，形成金属覆盖层45以确保在用于图案化存储器堆叠50的后续蚀刻工艺期间保护金属线60不被蚀刻。金属覆盖层45可以被称为蚀刻停止层。在一些实施例中，金属覆盖层45可以由介电材料组成，例如氧化物(例如氧化硅)或氮化物(例如氮化硅、SiBCN、SiOCN)。在一些实施例中，金属覆盖层45可以由低k电介质构成。低k电介质材料可以包括但不限于碳掺杂氧化硅(SiO:C)、氟掺杂氧化硅(SiO:F)、聚合物材料(例如，原硅酸四乙酯(TEOS)、氢倍半硅氧烷(HSQ)和甲基倍半硅氧烷(MSQ))及其组合。

可以沉积金属覆盖层45。“沉积”是生长、涂覆或以其他方式将材料转移到晶片上的任何工艺。可用的技术包括但不限于热氧化、物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)以及最近的原子层沉积(ALD)等。如在本文中使用的，“沉积”可以包括适用于待沉积的材料的任何现在已知的或以后开发的技术，包括但不限于，例如：化学气相沉积(CVD)，低压CVD(LPCVD)、等离子体增强CVD(PECVD)、半气氛CVD(SACVD)和高密度等离子体CVD(HDPCVD)、快速热CVD(RTCVD)、超高真空CVD(UHVCVD)、有限反应处理CVD(LRPCVD)，金属-有机CVD(MOCVD)、溅射沉积、离子束沉积、电子束沉积、激光辅助沉积、热氧化、热氮化、旋涂方法、物理气相沉积(PVD)、原子层沉积(ALD)，化学氧化、分子束外延(MBE)、电镀、蒸发。

在沉积之后，可应用诸如化学机械平坦化(CMP)的平坦化工艺，以提供金属覆盖层45的上表面与级间电介质层61的剩余部分共面。金属覆盖层45的厚度可以在15nm至35nm的范围内。在一个示例中，金属覆盖层45具有20nm的厚度。

图3A和3B描绘了在存储器器件区域中形成至金属线60的下电极55的一个实施例。首先，在存储器器件区域和BEOL互连区域的顶部上均厚沉积级间电介质层46。其次，通过蚀刻暴露存储器件区域中的金属线60的凹陷上表面的上表面的过孔开口来形成下电极55。使用光刻和蚀刻工艺(例如，反应离子蚀刻(RIE))来形成过孔开口。在过孔开口的形成之后，通过在过孔开口内沉积金属填充材料来形成下电极55，继之以平坦化步骤。

图4A和4B是描绘在下电极55上沉积用于存储器堆叠50的均厚材料层50’且然后沉积盖电极层44’的侧截面图。在图1A中描述的存储器堆叠50的描述中提供用于均厚材料层50’的组成。通过图1A中描述的盖电极层的描述提供盖电极层44’的组成。

图5A和5B描绘了使用离子束蚀刻(IBE)对用于存储器堆叠50的盖电极层44和均厚材料层进行图案化，其中，电介质材料的金属覆盖层45在存储器器件区域和BEOL互连区域两者中提供蚀刻停止。在存储器器件区域中，金属覆盖层45阻止衬底蚀刻到达金属线60，因此防止金属线回溅射到存储器堆叠50。

离子束蚀刻(或铣削)是一种干式等离子体蚀刻方法，该方法利用远程宽束离子/等离子体源来通过物理惰性气体和/或化学反应气体手段去除衬底材料。与其他干式等离子体蚀刻技术类似，IBE的一些优点包括可控制的蚀刻速率、高各向异性、高选择性、高均匀性、高深宽比、以及低衬底损坏。

基本上，离子束蚀刻是一种低压、各向异性和中和的干式等离子体技术，该技术能够将表面特征限定为几十微米到纳米级。在离子源中产生体等离子体，该离子源远离蚀刻表面。从该远程源，定向光束朝向蚀刻表面加速。在离子源处，定向束获取特定特性，诸如离子能量、离子束电流和离子轨迹。由于蚀刻表面未浸入本体等离子体中，因此辐射损坏的风险被最小化，且定向束使蚀刻表面免于RF偏压控制。

离子束蚀刻的特征是其通过纯物理工艺去除任何材料的能力。离子束蚀刻(IBE)被认为是通用的蚀刻剂加工方法。例如，IBE可以在没有任何苛刻化学反应物的情况下蚀刻贵金属和难熔金属、合金和磁性材料。

离子束蚀刻工具的常见配置产生氩离子束。离子束蚀刻是用于蚀刻多个材料或层的堆叠的高度可重复的解决方案。通过集成SIMS(二次离子质谱)作为原位控制的配置，离子束蚀刻允许去除一种材料的层并且在下一层立即停止。

在离子束蚀刻***中，使用宽束准直且高定向离子源来从安装在具有可调倾斜角的旋转夹具上的衬底物理地研磨材料。典型地，使用网格化的离子源并且用独立的电子源中和。

还存在两种其他类型的离子束蚀刻：反应性离子束蚀刻(RIBE)和化学辅助离子束蚀刻(CAIBE)。RIBE与IBE相同，除了该离子束的一些或全部由反应性离子组成；在标准IBE中，该离子束仅由惰性气体组成。在CAIBE中，独立于离子束，将非离子化的反应性物种引入到靠近衬底的工艺中。对于某些材料，RIBE和CAIBE在IBE上提供蚀刻各向异性、溅射再沉积和蚀刻速率的附加控制。

参见图5A和5B，在提供存储器堆叠50的区域上掩蔽之后，蚀刻可以进行以去除均厚层的暴露部分、存储器级间电介质层61的暴露部分，并且使金属覆盖层45凹陷。如上所述，金属覆盖层45可以用作蚀刻停止层。工艺流程的该阶段的蚀刻工艺还可使被图案化以提供容纳金属线60的沟槽的级间电介质层61的剩余部分凹陷。

图6A和6B描绘了在存储器堆叠50的侧壁上形成间隔体(侧壁间隔体47)并且形成在侧壁间隔体47下方延伸的底切区域的一个实施例。可以通过在图5A和5B中描绘的结构上均厚沉积共形间隔体材料层来形成侧壁间隔体47。在沉积共形层之后，回蚀工艺(诸如各向异性蚀刻，例如反应离子蚀刻(RIE))可去除共形层的水平取向部分，其中共形层的大部分垂直取向部分保留以提供侧壁间隔体47。在一个实例中，可使用化学气相沉积(CVD)或原子层沉积(ALD)来均厚沉积共形层。

在形成侧壁间隔体47之后，可以形成底切区域48。可以使用诸如等离子体蚀刻或湿化学蚀刻的各向同性蚀刻来形成底切区域48。与各向异性蚀刻相反，各向同性蚀刻不是定向的。各向同性蚀刻可以是选择性的。更具体地，用于形成底切区域48的各向同性蚀刻相对于金属线60和侧壁间隔体47选择性地去除金属覆盖层45的材料。各向同性蚀刻还可以对级间电介质层61的剩余部分是选择性的。

各向同性蚀刻步骤可以继续，直到通过去除对侧壁间隔体47的叠置部分进行底切的金属覆盖层45的一部分并且提供从间隔体47下方延伸到级间电介质层61的剩余部分的金属线60的上表面的暴露部分来形成凹口(底切区域48)。各向同性蚀刻还可以从图6B所示的BEOL互连区域去除金属覆盖层45的暴露部分。在一些实施例中，各向同性蚀刻从在图6B中描绘的BEOL互连区域去除整个金属覆盖层45。

图7A和7B描绘了在位于侧壁间隔体与金属线60之间的底切区域中沉积台阶形穿通导体43。台阶形穿通导体43延伸到存在于器件的BEOL互连区域中的金属线60的凹陷上表面上。在一些实施例中，台阶形穿通导体43由被选择性地沉积在暴露的金属表面(即，存储器器件区域和BEOL互连区域中的金属线60的暴露部分)上的金属组成。在一些实施例中，选择性沉积包括在金属表面上沉积金属而不在电介质表面上沉积。选择性沉积工艺可包括化学气相沉积、原子层沉积、选择性钨化学气相沉积(W-CVD)、区域特定沉积(ASD)、区域选择性原子层沉积(AS-ALD)和其组合。如在图7A中示出的，沉积的台阶形穿通导体43填充底切区域并且存在与金属线60的存储器部分直接接触。如在图7B中示出的，沉积的台阶形穿通导体43形成在存在于BEOL互连区域中的金属线60的顶部。

图8A描绘了在衬底的存储器器件部分内形成到存储器件的顶部金属线62。图8B描绘了在衬底的BEOL互连部分内形成顶部金属线和在顶部金属线62与底部金属线之间的过孔。首先，在存储器器件区域和BEOL互连区域上方均厚沉积级间电介质层63。在随后的步骤中，在BEOL互连区域中形成金属线沟槽62，随后是过孔70图案化和蚀刻，着陆在底部金属线之上(60之上的43)。此后，可以通过Cu双镶嵌工艺形成用于过孔接触部70和金属线62的金属。

本实施例可以包括用于集成电路芯片的设计，该集成电路芯片可以用图形计算机编程语言创建，并且存储在计算机存储介质(诸如盘、磁带、物理硬盘驱动器、或诸如在存储接入网络中的虚拟硬盘驱动器)中。如果设计者不制造芯片或用于制造芯片的光刻掩模，则设计者可以直接或间接地通过物理手段(例如，通过提供存储该设计的存储介质的副本)或电子地(例如，通过互联网)向这种实体传输所得到的设计。所存储的设计然后被转换成适当的格式(例如，GDSII)用于制造光刻掩模，光刻掩模通常包括将要形成在晶圆上的所讨论的芯片设计的多个副本。光刻掩模用于限定要被蚀刻或以其他方式处理的晶圆(和/或其上的层)的区域。

本文所述的方法可用于制造集成电路芯片。所得到的集成电路芯片可以由制造者以原始晶圆形式(即，作为具有多个未封装芯片的单个晶圆)、作为裸管芯或者以封装形式分发。在后一种情况下，该芯片被安装在单芯片封装(如塑料载体，具有固定到主板或其他更高级载体上的引线)或多芯片封装(如具有表面互连或掩埋互连之一或两者的陶瓷载体)中。在任何情况下，该芯片然后与其他芯片、分立电路元件和/或其他信号处理装置集成，作为(a)中间产品(诸如母板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备和中央处理器的高级计算机产品。

说明书中对“一个实施例”或“实施例”以及其其他变型的引用意味着结合该实施例所描述的特定特征、结构、特性等被包括在至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”或“在实施例中”以及任何其他变型不一定都指相同的实施例。

应当理解的是，例如，在“A/B”、“A和/或B”以及“A和B中的至少一个”的情况下，使用任何以下“/”、“和/或”以及“中的至少一个”旨在包括仅选择第一列出选项(A)、或仅选择第二列出选项(B)、或选择两个选项(A和B)。作为另一个实例，在“A、B、和/或C”以及“A、B、和C中的至少一个”的情况下，这种措辞旨在涵盖仅选择第一列出选项(A)，或仅选择第二列出选项(B)，或仅选择第三列出选项(C)，或仅选择第一和第二列出选项(A和B)，或者仅选择第一列出选项和第三列出选项A和C)，或者仅选择第二列出选项和第三列出选项(B和C)，或者选择所有三个选项(A和B和C)。对于本领域普通技术人员而言显而易见的是，对于所列出的许多项目，这可以被扩展。

本文中使用的术语仅用于描述具体实施例的目的，而并非旨在限制示例性实施例。如本文中使用的，除非上下文另有明确指示，否则单数形式“一个”、“一种”和“该”旨在也包括复数形式。应进一步理解的是，当在本文中使用时，术语“包括(comprises)”、“包括(comprising)”、“包括(includes)”和/或“包括(including)”指定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或添加。

为便于描述，本文中可使用诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语来描述如附图所示的一个元素或特征与另一元素或特征的关系。将理解的是，空间相对术语旨在涵盖除了在附图中描绘的方位之外的使用或操作中的器件的不同方位。例如，如果图中的器件被翻转，则被描述为在其他元件或特征“下方”或“之下”的元件将被定向为在其他元件或特征“上方”。因此，术语“下方”可以包括上方和下方两个方位。器件可以其他方式定向(旋转90度或在其他定向)，并且本文中使用的空间相对描述符可以相应地解释。此外，还应当理解的是，当层被称为在两个层“之间”时，该层可以是两个层之间的唯一层，或者还可以存在一个或多个中间层。

应当理解，尽管本文中可使用术语第一、第二等来描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在不背离本发明构思的范围的情况下，下面讨论的第一元件可以被称为第二元件。

已经描述了具有减小的高度的MRAM堆叠的优选实施例，应注意，本领域技术人员可根据上述教导进行修改和变化。因此，应当理解，在所附权利要求概述的本发明的范围内，可以在所公开的特定实施例中做出改变。因此已经描述了具有专利法所要求的细节和特征的本发明的各个方面，并且在权利要求中阐述了所要求的以及期望由专利证书所保护的内容。

Claims (28)

1.一种存储器器件，包括：

定位在电极上的磁性随机存取存储器(MRAM)堆叠；

与所述电极接触的金属线；

邻接所述MRAM堆叠的侧壁间隔体；以及

台阶形穿通导体，其具有在位于所述侧壁间隔体与所述金属线之间的底切区域中的所述台阶形穿通导体的第一高度部分，以及具有比所述第一高度部分更大的高度尺寸并邻接所述侧壁间隔体的外侧壁的第二高度部分。

2.根据权利要求1所述的存储器器件，还包括与所述MRAM堆叠的与接触所述金属线的所述电极相对的表面接触的盖电极。

3.根据权利要求1所述的存储器器件，还包括存在于接触所述金属线的所述电极与所述侧壁间隔体之间的多层内间隔体部分。

4.根据权利要求3所述的存储器器件，其中，所述多层内间隔体部分包括存在于所述金属线上的金属覆盖层和存在于所述MRAM堆叠与所述金属覆盖层之间的层间电介质层。

5.根据权利要求1所述的存储器器件，其中，所述金属覆盖层具有选自由含半导体氧化物的电介质、含半导体氮化物的电介质、金属氧化物以及它们的组合组成的组中的成分。

6.根据权利要求4所述的存储器器件，其中，所述金属覆盖层与所述台阶形穿通导体的所述第一高度部分接触。

7.根据权利要求1所述的存储器器件，其中，MRAM堆叠存在于衬底的MRAM部分中，并且所述金属线和所述台阶形穿通导体从所述衬底的所述MRAM部分延伸至所述衬底的互连部分。

8.根据权利要求1所述的存储器器件，其中，所述电极延伸穿过位于所述金属线顶上的金属盖中的过孔开口。

9.根据权利要求1所述的存储器器件，进一步包括：

衬底，包括互连部分和存储器部分；

存储器器件，存在于所述衬底的所述存储器部分中，所述存储器器件包括定位在与所述金属线的存储器部分通信的电极上的存储器堆叠；以及

至少一个过孔接触部，位于所述衬底的所述互连部分中，所述至少一个过孔接触部与自所述台阶形穿通导体的存在于所述金属线的互连部分上的延伸部接触，所述金属线的互连部分存在于所述衬底的所述互连部分中。

10.根据权利要求9所述的器件，其中，所述衬底的所述互连部分包括与所述至少一个过孔接触部电通信的存取晶体管。

11.根据权利要求9所述的器件，还包括与所述存储器堆叠的与接触所述金属线的所述电极相反的表面接触的盖电极。

12.根据权利要求9所述的器件，还包括存在于接触所述金属线的所述存储器部分的所述电极与所述侧壁间隔体之间的多层内间隔体部分。

13.根据权利要求12所述的器件，其中，所述多层内间隔体部分包括存在于所述金属线的所述存储器部分上的金属覆盖层和存在于所述存储器堆叠与所述金属覆盖层之间的层间电介质层。

14.根据权利要求12所述的器件，其中，所述金属覆盖层具有选自由含有半导体氧化物的电介质、含有半导体氮化物的电介质、金属氧化物以及它们的组合组成的组中的成分。

15.根据权利要求14所述的器件，其中，所述金属覆盖层与所述台阶形穿通导体的所述第一高度部分接触。

16.一种器件，包括：

衬底，包括互连部分和存储器部分；

存储器器件，存在于所述衬底的所述存储器部分中，所述存储器器件包括定位在与金属线的存储器部分通信的电极上的存储器堆叠，所述存储器器件包括邻接所述存储器堆叠的侧壁间隔体，其中台阶形穿通导体具有存在于定位于所述侧壁间隔体与所述金属线的所述存储器部分之间的底切区域中的第一高度部分，所述台阶形穿通导体具有第二高度部分，所述第二高度部分具有比所述第一高度部分更大的高度尺寸并邻接所述侧壁间隔体的外侧壁；以及

至少一个过孔接触部，位于所述衬底的所述互连部分中，所述至少一个过孔接触部与自所述台阶形穿通导体的存在于所述金属线的互连部分上的延伸部接触，所述金属线的互连部分存在于所述衬底的所述互连部分中。

17.根据权利要求16所述的器件，其中，所述衬底的所述互连部分包括与所述至少一个过孔接触部电通信的存取晶体管。

18.根据权利要求16所述的器件，还包括与所述存储器堆叠的与接触所述金属线的所述电极相反的表面接触的盖电极。

19.根据权利要求16所述的器件，还包括存在于接触所述金属线的所述存储器部分的所述电极与所述侧壁间隔体之间的多层内间隔体部分。

20.根据权利要求19所述的器件，其中，所述多层内间隔体部分包括存在于所述金属线的所述存储器部分上的金属覆盖层和存在于所述存储器堆叠与所述金属覆盖层之间的层间电介质层。

21.根据权利要求19所述的器件，其中，所述金属覆盖层具有选自由含有半导体氧化物的电介质、含有半导体氮化物的电介质、金属氧化物以及它们的组合组成的组中的成分。

22.根据权利要求21所述的器件，其中，所述金属覆盖层与所述台阶形穿通导体的所述第一高度部分接触。

23.一种用于形成存储器器件的方法，包括：

在金属线的顶上形成电介质材料的金属盖；

形成电极，所述电极通过所述金属盖中的过孔与所述金属线接触；

在所述电极上沉积存储器堆叠；

形成邻接所述存储器堆叠的侧壁间隔体；

使用离子束蚀刻将所述存储器堆叠图案化，其中，所述电介质材料的所述金属盖提供防止所述金属线回溅射到所述存储器堆叠的蚀刻停止；以及

在位于所述侧壁间隔体与所述金属线之间的底切区域中形成台阶形穿通导体。

24.根据权利要求23所述的方法，其中，形成所述电极包括：

在所述金属盖上沉积级间电介质层；

图案化所述级间电介质层；

蚀刻穿过所述级间电介质层和所述金属盖的所述过孔以暴露所述金属线的一部分；

在所述过孔中沉积导电材料以提供所述电极；以及

平坦化，以使所述过孔中的所述导电材料与所述级间电介质层的上表面共面。

25.根据权利要求24所述的方法，其中，所述金属盖和所述级间电介质层具有40nm或更小的组合厚度。

26.根据权利要求24所述的方法，其中，在位于所述侧壁间隔体与所述金属线之间的底切区域中形成台阶形穿通导体包括：

相对于所述侧壁间隔体和所述金属线选择性地蚀刻所述层间电介质层，以提供所述底切区域；以及

用沉积的导体材料填充所述底切区域以提供所述台阶形穿通导体。

27.根据权利要求23所述的方法，其中，台阶形穿通导体具有存在于定位在所述侧壁间隔体与所述金属线之间的所述底切区域中的第一高度部分，并且所述台阶形穿通导体具有第二高度部分，所述第二高度部分的高度尺寸大于所述第一高度部分，并邻接所述侧壁间隔体的外侧壁。

28.根据权利要求23所述的方法，其中，存储器堆叠存在于衬底的存储器部分中，并且所述金属线和所述台阶形穿通导体从所述衬底的所述存储器部分延伸到所述衬底的互连部分。