CN110958015A - 一种无死区的高速时钟相位检测电路 - Google Patents

Abstract

本发明涉及一种无死区的高速时钟相位检测电路，属于集成电路设计中的相位检测电路技术领域。本发明的电路包括核心电路及***电路，核心电路包括产生负相位差DN输出信号的上半部分电路，产生正相位差UP输出信号的下半部分电路；该上半部分电路由两个NMOS晶体管M1,M2，一个PMOS开关管M3和一个微小电容C1组成，该下半部分电路由3个NMOS晶体管M4,M5,M7，1个PMOS开关管M6，和一个微小电容C2组成；***电路用于产生参考时钟的反相信号和反相延时信号。本发明具有无死区，响应速度快且更适用于高速时钟相位检测的优点，同时保留了经典结构对输入时钟占空比无特殊要求的优点。

Description

一种无死区的高速时钟相位检测电路

技术领域

本发明属于集成电路设计中的相位检测电路技术领域，特别涉及一种无死区的高速时钟相位检测电路(鉴相器)设计。

背景技术

高速时钟(时钟频率大于0.5GHz)相位检测电路，主要用于锁相环(phase lockloop，PLL)以及延时锁相环(delay lock loop，DLL)中的相位检测模块，统称相位检测电路(phasefrequencydetector，后面简称PFD，也称鉴相器)，其作用是根据输入两个时钟的相位差，输出特定脉冲宽度(类比加速度)为相位差的信号给到***去调节相位差(类比速度)，这个特定脉宽将起到一个负反馈的作用。

对于经典的PFD结构，如图1所示，由两个带复位功能的D触发器和一个与门组成，其中两个D触发器的输入信号端D连接电源vdd，输入时钟端clk连接待检测的两个输入时钟CLKref和CLKvco，同时这两个D触发器的输出端Q连接到与门的输入，与门的输出接到两个D触发器的复位端rst。其中CLKref信号对应的D触发器输出信号为UP，表示CLKref相位减去CLKvco的正相位差，CLKvco信号对应的D触发器输出信号为DN，表示CLKvco相位减去CLKref的负相位差。其工作原理为：初始态两个D触发器输出为0，如果CLKref在前，其对应的D触发器先输出1，此时与非门的输出仍然是0，rst无效。当CLKvco到达后，其对应的D触发器也输出1，此时与非门的输出变成1，rst有效，CLKref对应D触发器输出从1复位到0，而CLKref对应的D触发器输出1所持续的时间也就是脉宽即为CLKref和CLKvco的正相位差，反之则为负相位差。但是当前经典结构存在一个主要的问题，如图2所示，横轴为相位差，纵轴为PFD的输出脉冲宽度：由于D触发器的响应延时一般较大，从CLKref/CLKvco以及rst到UP/DN存在较大的响应延时，在相位误差接近0时，会明显的存在一个死区(如图中的椭图区域deadzone)，死区指的是PFD的输出信号脉宽在过零点会出现一段非单调连续区间(几乎所有的应用中只关心过零点附近的输出是否单调连续，因此死区通常指代的是过零点附近的死区)，这段非连续区间的大小取决于由D-触发器的复位延时的大小(对于28nm及以上的工艺，复位延时通常大于100皮秒，此时死区在校准前也会大于100皮秒)，而它的值是一个会随温度工艺角变化的值，当前常见的会方法会通过额外的延时匹配校准来消除或者减小这个在过零点的死区来适应于高性能应用，这是传统结构PFD应用于高性能场景时额外需要的代价，且对设计者而言工艺角温度变化导致的不确定死区也会很大程度增加设计的困难。同时由于是基于D-触发器的设计，其延时响应时间决定经典的PFD结构不能满足超高速时钟(大于5GHz)的应用，以40nm工艺为例，一个数字标准单元库里(由代工厂提供，代表最优数字标准单元的版图实现)的带复位的D触发器，它的最快复位响应延时在100皮秒附近，最快时钟触发延时响应在30皮秒附近，而与门的延时在20皮秒附近，因此理想情况下经典PFD结构即使采用28nm或者40nm的先进工艺，它的环路延时也超过150皮秒，因此即使理想情况下它的处理的时钟上限频率一般也不能超过3GHz(取两倍延时的倒数为上限频率，即Fin＝1/2T，约为3.3GHz)，不能满足大于5GHz的超高速时钟的相位检测应用。

发明内容

本发明的目的是为克服已有技术的不足之处，提出一种无死区的高速时钟相位检测电路，本发明具有无死区，响应速度快且更适用于高速时钟相位检测的优点，同时保留了经典结构对输入时钟占空比无特殊要求的优点。

本发明提出的一种无死区的高速时钟相位检测电路，其特征在于，该电路包括核心电路及***电路；

本发明的核心电路包括产生负相位差DN输出信号的上半部分电路，产生正相位差UP输出信号的下半部分电路；该上半部分电路由两个NMOS晶体管M1,M2，一个PMOS开关管M3和一个微小电容C1组成，其连接关系为：第一NMOS开关管M1的源极接地，漏极接第二NMOS开关管M2的源极，栅极接输入的参考时钟CLKref的反相后上升沿延时60°的反相延时信号CLKref_bd。第二NMOS开关管M2的源极接第一NMOS开关管M1的漏极，漏极接第一电容C1的上极板，栅极接输入信号时钟CLKvco。电容C1的上极板同时接第二NMOS开关管M2和第一PMOS开关管M3的漏极，第一电容C1的下极板接地。第一PMOS开关管M3源极接电源，栅极接输入参考时钟CLKref的反相信号CLKref_b。而第一电容C1的上极板同时作为负相位差信号DN的输出；

该下半部分电路由3个NMOS晶体管M4,M5,M7，1个PMOS开关管M6，和一个微小电容C2组成，其连接关系为：第三NMOS开关管M4的源极接地，漏极接第四NMOS开关管M5的源极，栅极接参考时钟CLKref。第四NMOS开关管M5的源极接第三NMOS开关管M4的漏极，漏极接第二电容C2的上极板，栅极接输入信号时钟CLKvco。第二C2的上极板接第四NMOS开关管M5的漏极和第二PMOS开关管M6的漏极以及第五NMOS开关管M7的源极，第二C2的下极板接地。第二PMOS开关管M6源极接电源，漏极接第二电容C2的上极板，栅极接输入参考时钟CLKref。第五NMOS开关管M7的源极接第二电容C2的上极板以及第四NMOS开关管M5的漏极和第二PMOS开关管M6的漏极，第五NMOS开关管M7漏极作为输出正相位差信号UP；

所述上半部分电路的M2的栅极和下半部分电路M5的栅极共同接输入待检测信号时钟CLKvco，其余部分各自独立。

所述***电路用于产生参考时钟CLKref的反相信号CLKref_b和反相延时信号CLKref_bd。

本发明的特点及有益效果：

本发明提出的这种结构是基于对一个微小电容的充电和放电，来检查输入时钟CLKref和CLKvco的相位差，正相位差通过UP输出，负相位差通过DN输出。由于整个PFD电路在产生相位差输出时，两个时钟直接作用在电容上并对其充电/放电来产生相位差输出，因此输入时钟CLKref和CLKvco到输出相位差UP和DN的延时只有一个NMOS或者PMOS对微小电容充放电的延时(大约10皮秒)，这个延时远小于基于D触发器的经典结构PFD的响应延时。而响应延时的降低带来的好处是死区可以减小一个数量级从而到***可以接受的程度，因此不需要额外的死区消除技术，或者简单的延时匹配可以使得死区进一步小一个数量级来适应更高性能的***要求。

同时相比于经典结构基于D触发器的PFD，由于极大的降低了***的总响应延时，此结构能接受最大待检测输入时钟频率速度相比经典PFD结构提高了3到4倍。同时由于相比带复位的D触发器的复杂电路，本发明的电路相对简单，因此总体功耗更低，总面积小。

此外，由于是基于电容电荷存储的电路，它大多数情况仅对时钟的触发沿作响应，因此它对输入时钟的占空比并无特殊要求，即使输入时钟占空比偏离50％较远，此结构PFD仍然可以提供有效检测信号输出，虽然这是经典结构PFD的最大优点，但工业界和学术界包括一些类似的专利所描述结构仍然受输入时钟需要为50％占空比的限制。

附图说明

图1是传统的相位检测电路结构示意图。

图2是传统的相位检测电路特点示意图。

图3是本发明的相位检测电路结构示意图。

图4是本发明的相位检测电路的***电路示意图。

图5是本发明的电路图的工作原理时序图。

图6是本发明的特点示例图。

具体实施方式

本发明提出的一种无死区的高速时钟相位检测电路，结合附图及实施例详细说明如下：

本发明的相位检测电路结构示意图如图3所示，包括核心电路及***电路(图中未示出)。本发明电路输入待检测时钟为参考时钟CLKref和信号时钟CLKvco，输出相位差信号为UP和DN，其中UP为正相位差输出信号，DN为负相位差输出信号。CLKref_b和CLKref_bd分别为CLKref的反相信号和反相延时信号，由***电路产生。

本发明的相位检测电路的核心电路分为两个部分，图3的上半部分电路产生负相位差DN输出信号，图3的下半部分电路产生正相位差UP输出信号，而UP和DN一个作为上拉信号提供正相位调节(负加速度)，另一个作为下拉信号提供负相位调节(正加速度)。

该核心电路的上半部分由两个NMOS晶体管M1,M2，一个PMOS开关管M3和一个微小电容C1组成，如图3所示的上部分，其中C1的电容值可为5fF附近(5fF一般是工艺库中金属插指电容的最小面积典型值，对于宽频带***，这值的选择决定了PFD处理时钟频率的区间，既要足够小保证高速低功耗和小的面积，又要有足够储存电荷的能力以适应较低频率的使用)以实现超高速(几百GHz，10皮秒级)的充电和放电。其连接关系为：第一NMOS开关管M1的源极接地，漏极接第二NMOS开关管M2的源极，栅极接输入的参考时钟CLKref的反相后上升沿延时60°的反相延时信号CLKref_bd。第二NMOS开关管M2的源极接第一NMOS开关管M1的漏极，漏极接第一电容C1的上极板，栅极接输入信号时钟CLKvco。电容C1的上极板同时接第二NMOS开关管M2和第一PMOS开关管M3的漏极，第一电容C1的下极板接地。第一PMOS开关管M3源极接电源，栅极接输入参考时钟CLKref的反相信号CLKref_b。而第一电容C1的上极板同时作为负相位差信号DN的输出。

该核心电路的下半部分由3个NMOS晶体管M4,M5,M7，1个PMOS开关管M6，和一个微小电容C2组成，如图3所示的下部分，其中第二电容C2的电容值与第一电容C1的电容值相同，以实现超高速(几百GHz，10皮秒级，C2的取值等于C1)的充电和放电。其连接关系为：第三NMOS开关管M4的源极接地，漏极接第四NMOS开关管M5的源极，栅极接参考时钟CLKref。第四NMOS开关管M5的源极接第三NMOS开关管M4的漏极，漏极接第二电容C2的上极板，栅极接输入信号时钟CLKvco。第二C2的上极板接第四NMOS开关管M5的漏极和第二PMOS开关管M6的漏极以及第五NMOS开关管M7的源极，第二C2的下极板接地。第二PMOS开关管M6源极接电源，漏极接第二电容C2的上极板，栅极接输入参考时钟CLKref。第五NMOS开关管M7的源极接第二电容C2的上极板以及第四NMOS开关管M5的漏极和第二PMOS开关管M6的漏极，第五NMOS开关管M7漏极作为输出正相位差信号UP。

上述上半部分的M2的栅极和下半部分M5的栅极共同接输入待检测信号时钟信号CLKvco，其余部分各自独立，版图位置相邻摆放以获得良好走线匹配。

本发明的相位检测电路的***电路如图4所示，该电路由一个反相器，一个延时器，一个与门组成。输入参考时钟CLKref经过反相器1输出CLKref的反相信号CLKref_b，反相信号CLKref_b再经过延时器2输入到与门3的输入端，同时反相信号CLKref_b也连接到与门3的输入端，与门3的输出为反相延时信号CLKref_bd，最终CLKref_b，CLKref_bd输入到相位检测电路的核心电路对应的输入端口。相位检测电路的两个输出信号分别为DN和UP。***电路用来通过CLKref产生上述的反相信号CLKref_b和反相延时信号CLKref_bd。其中用到的反相器1，延时器2以及与门3都为工艺标准单元库里的标准化器件，为业界通用器件不作细节描述。同时图示仅作结构参考，最终的实现需要考虑在产生CLKref_bd,CLKref_b后，还要将CLKref和CLKvco以及CLKref_b再滞后一个与门延时(通过输入到一个相同尺寸与门输出，与门的另一端输入为固定高电平，因而这个与门不实现逻辑功能，仅作为延时单元使用)再输出，这是由于在产生CLKref_bd时引入了一个与门延时的相位偏移，这相当于一个固有偏差(offset)，所以需要将剩余3个信号也同样滞后一个与门延时来抵消产生CLKref_bd时的延时偏差。

需要补充说明的是，本发明电路与传统结构不同(传统结构DN和UP各负责一个180°半区，但对于大部分应用场景，半区的划分并非一定需要对称)，负相位差信号DN作为主要输出供应到***调节相位差到0，它将覆盖绝大部分相位差区间的检测，而正相位差信号UP作为辅助部分输出，它将覆盖剩余部分区间相位差的检测，整个PFD仍然可以覆盖整个0到2Π的相位差区间，并且通常关心的区间是在过零点附近+-30°的区域，它决定了PFD输出信号对于整个***的性能影响，本发明电路中选择-300°～0°为DN输出的区间，0°～+60°(由CLKref_bd的上升沿延时决定，通过调整图4所示的延时器3的延时可以调整相位区间)为UP输出的区间，类似地也可以取-310°～0°为DN输出的区间，0°～+50°为UP输出的区间。

本发明的电路图的工作原理时序图如图5所示，输入信号时钟为CLKref和CLKvco，CLKref表示基准信号时钟，CLKvco表示待检测信号时钟，它们的频率相同。输出信号为UP和DN，UP的脉宽表示CLKvco相对于CLKref的滞后相位差(或正相位差)，DN的脉宽表示CLKvco相对于CLKref的提前相位差(或负相位差)。CLKref_b由CLKref经过反相器得到，CLKref_bd再由CLKref_b经过反相延时器以及与门得到。CLKvco的实线和虚线分别表示CLKvco相对于CLKref的两种状态，实线部分表示提前，此时DN信号提供有效输出脉冲，它的脉宽等于CLKref和CLKvco的相位延时即相位差，表示负相位差，同时UP输出为低电平无效信号。虚线部分表示滞后，此时UP信号提供有效输出脉冲，它的脉宽等于CLKref和CLKvco的相位延时即相位差，表示正相位差，同时DN输出为高电平无效信号。需要特别说明的是，为了简化描述，图示的输入信号占空比为50％，实际的应用中，输入信号的占空比可以不是50％甚至偏离50％较远。

结合图3和图5，本发明的电路实现的功能为：当CLKvco的上升沿在CLKref的上升沿之前(CLKvco提前于CLKref)，CLKref和CLKvco存在一个负相位差时，DN输出一个低电平脉冲同时UP恒为低电平，其脉冲宽度等于负相位差。当CLKvco的上升沿在CLKref的上升沿之后(CLKvco滞后于CLKref)，CLKref和CLKvco存在一个正相位差时，UP输出一个高电平脉冲同时DN恒为高电平，其脉冲宽度等于正相位差。

结合图3和图4，具体的工作原理为：对于-300°到0°的负相位差时的脉冲产生机制，即CLKvco的上升沿在CLKref的上升沿之前。对于图3示下半部分，M7每次导通，M4和M5都会同时导通，M6关断，C2的上极板经过M4和M5被放电到地，此时UP的输出恒为低电平且每个时钟周期刷新一次。对于图3示上半部分，CLKvco的上升沿到来时，此时CLKref为低电平(因为此时CLKref的上升沿还未到来，CLKref总会在上升沿到来时进入低电平)，M1,M2导通M3关断，C1的上极板从高电平经过M1,M2放电到低电平保持，直到CLKref的上升沿到来时，M1关断而M反相信号3导通，则C1会被从低电平经过M3充电到高电平并保持，形成一个低电平脉冲，直到下一次CLKvco的上升沿到来，而C1的上极板低电平持续时间即脉冲宽度则为CLKref和CLKvco的负相位差，其值大多数时候(在相位差为-180°到0°的范围内，脉冲宽度等于负相位差，超出-180°后，脉冲宽度达到最大，对于***而言这不算是一个需要解决的问题)等于CLKvco到CLKref的延时。由于CLKref_bd是由CLKref_b单上升沿(下降沿保持不变)延时60°产生，当CLKref和CLKvco的负相位差在-300°到0°时，对于PFD的输出，DN输出为脉冲而UP则恒为高。

而0°到60°的正相位差产生机制，即CLKvco的上升沿在CLKref的上升沿之后。对于图3示上半部分，由于在相位差为0°到60°时，CLKref_bd和CLKvco同时为高电平的交集为空集，即C1的上极板经过M1,M2到地的通路恒被关断，则C1的上极板会经过M3充电到高电平且每个时钟周期刷新一次电荷，因此DN此时的输出恒为高电平。对于图3示下半部分，CLKref的上升沿到来时，C2的上极板已经在前一刻(CLKref为低电平，M6导通，M4，M5关断)经过M6充电到高电平并保持，此时M7刚开始导通，C2的上极板上的高电压将通过M7传导到UP，此时UP的输出电压由低电平变为高电平并保持，直到CLKvco的上升沿到来，M4,M5,M7导通，M6G关断，C2的上极板被放电到低电平并保持，同时低电平经过M7传导到UP,此时UP的高电平被拉到低电平形成一个高电平脉冲，直到下一次CLKref的上升沿到来，脉冲的宽度即为正相位差，其值等于CLKref到CLKvco上升沿的延时。

如图6所示为本发明电路的特点示例图，图中为本电路所描述的PFD其输出脉冲与输入相位差的关系，横轴为CLKref和CLKvco相位差，CLKref提前于CLKvco表示负相位差，滞后表示正相位差)，纵轴为PFD的输出脉冲宽度(负相位差由且仅由DN的脉宽表示，正相位差由且仅由UP的脉宽表示)。纵轴的变化曲线是根据图3和图4所示电路以及图5所示时序仿真得到，当两个输入时钟信号CLKref和CLKvco的相位差从-300°(或者-310°)变化到0°时，DN提供有效输出脉宽，图示横轴的下半部分表示它的脉宽变化，当相位差为-300°(或者310°)变化到-180°时(以50％占空比输入时钟为例)，DN信号一致输出最大脉宽为50％信号周期的脉冲信号，当相位差从-180°(以50％占空比输入时钟为例)变化到0°时，DN的脉宽等于相位差因此纵轴曲线随横轴线性变化。当两个输入时钟信号CLKref和CLKvco的相位差从0°变化到+60°(或者+50°)时，UP提供有效输出脉宽，图示横轴的上半部分表示它的脉宽变化，当相位差从0°变化到60°时，UP脉宽等于相位差因此纵轴曲线随横轴线性变化。当超过-300°或者+60°时，同样以2Π为周期重复。在过零点附近，由于***的延时响应很小，所以死区小到可以忽略(通常小于10皮秒，简单校准后可以小于皮秒，10皮秒的死区可以满足大部分的***应用，而1皮秒的死区可以满足大部分***的高性能应用，其中不管是那个值都远小于经典结构的PFD)，能够满足高速时钟***对于死区的要求。

Claims (4)

1.一种无死区的高速时钟相位检测电路，其特征在于，该电路包括核心电路及***电路；该核心电路包括产生负相位差DN输出信号的上半部分电路，产生正相位差UP输出信号的下半部分电路；该上半部分电路由两个NMOS晶体管M1,M2，一个PMOS开关管M3和一个微小电容C1组成，其连接关系为：第一NMOS开关管M1的源极接地，漏极接第二NMOS开关管M2的源极，栅极接输入的参考时钟CLKref的反相后上升沿延时60°的反相延时信号CLKref_bd；第二NMOS开关管M2的源极接第一NMOS开关管M1的漏极，漏极接第一电容C1的上极板，栅极接输入信号时钟CLKvco；电容C1的上极板同时接第二NMOS开关管M2和第一PMOS开关管M3的漏极，第一电容C1的下极板接地；第一PMOS开关管M3源极接电源，栅极接输入参考时钟CLKref的反相信号CLKref_b；而第一电容C1的上极板同时作为负相位差信号DN的输出；

该下半部分电路由3个NMOS晶体管M4,M5,M7，1个PMOS开关管M6，和一个微小电容C2组成，其连接关系为：第三NMOS开关管M4的源极接地，漏极接第四NMOS开关管M5的源极，栅极接参考时钟CLKref。第四NMOS开关管M5的源极接第三NMOS开关管M4的漏极，漏极接第二电容C2的上极板，栅极接输入信号时钟CLKvco；第二C2的上极板接第四NMOS开关管M5的漏极和第二PMOS开关管M6的漏极以及第五NMOS开关管M7的源极，第二C2的下极板接地；第二PMOS开关管M6源极接电源，漏极接第二电容C2的上极板，栅极接输入参考时钟CLKref；第五NMOS开关管M7的源极接第二电容C2的上极板以及第四NMOS开关管M5的漏极和第二PMOS开关管M6的漏极，第五NMOS开关管M7漏极作为输出正相位差信号UP；

所述上半部分电路的M2的栅极和下半部分电路M5的栅极共同接输入待检测信号时钟CLKvco，其余部分各自独立；

所述***电路用于产生参考时钟CLKref的反相信号CLKref_b和反相延时信号CLKref_bd。

2.如权利要求1所述的无死区的高速时钟相位检测电路，其特征在于，所述第二电容C1的电容值与第一电容C2的电容值相同，该电容值为工艺库中金属插指电容的最小面积典型值，以保证高速低功耗和小的面积，同时有足够储存电荷的能力以适应较低频率的使用，以实现超高速的充电和放电。

3.如权利要求1所述的无死区的高速时钟相位检测电路，其特征在于，所述上半部分电路和下半部分电路版图位置相邻摆放以获得良好走线匹配。

4.如权利要求1所述的无死区的高速时钟相位检测电路，其特征在于，所述的***电路由一个反相器，一个反相延时器和一个与门组成；其中输入参考时钟CLKref经过反相器输出CLKref的反相信号CLKref_b，反相信号CLKref_b再经过反相延时器输入到与门的输入端，同时反相信号CLKref_b也连接到与门3的输入端，与门3的输出为反相延时信号CLKref_bd，反相信号CLKref_b，反相延时信号CLKref_bd输入到相位检测电路的核心电路对应的输入端口。

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