CN101339809B - 移位寄存器以及使用该移位寄存器的液晶显示器 - Google Patents

Abstract

本发明提供一种移位寄存器以及使用该移位寄存器的液晶显示器，该移位寄存器具有用以接收信号的输入端；用以输出信号的输出端；第一切换装置，与第一时钟信号相连，为输出端提供高电压电平或低电压电平；第二切换装置，与低电平电压源相连，用以与所述第一切换装置交替为所述输出端提供低电压电平；以及控制装置，与低电平电压源、高电平电压源、第一时钟信号、第二时钟信号相连，用以控制第一切换装置和第二切换装置。

Description

移位寄存器以及使用该移位寄存器的液晶显示器

技术领域

本发明涉及一种移位寄存器和应用该移位寄存器的液晶显示器，特别涉及一种改善其可靠性和寿命的移位寄存器和应用该移位寄存器的液晶显示器。 

背景技术

薄膜晶体管液晶显示器TFT-LCD(Thin film transistor-Liquid crystaldisplay)使LCD进入高画质、高彩色显示的新阶段，目前几乎所有高档的LCD中都毫无例外地使用了TFT有源矩阵。TFT有源矩阵主要包括a-Si(amorphoussilicon)TFT有源矩阵和P-Si(poly-silicon)TFT有源矩阵两种。与P-Si TFT技术相比，a-Si TFT技术虽然其电子迁移率较低，但是并不影响现在的液晶显示器的制造，且其技术上比较成熟，均匀性好，成本较低。 

中小尺寸LCD主要应用于便携式产品，因此在技术性能要求上与大尺寸LCD有所不同。中小尺寸产品更加强调显示器的轻、薄，器件的集成能力、更好的可靠性，以及低成本。目前，市场对LCD的分辨率也提出了更高要求，为了使小型化LCD具有高分辨率，减少TFT-LCD驱动IC的数目是非常必要的。通常，当LCD的分辨率高于QVGA(240×RGB×320)时，TFT面板需要超过1000条外部引线。当产品分辨率进一步增加时，在有限的空间内制作更多的外引线就变得非常困难。以上技术问题可以通过将驱动电路(gate drivercircuits或source driver circuits)集成在有源矩阵LCD基板上来解决。这种技术可以使显示器成本更低、结构更紧凑、机械可靠性更高从而使其具有更大的市场竞争力。

近几年来，非晶硅栅极驱动器(amorphous silicon gate driver，ASG)(直接于可支持像素阵列的同一基底制造的集成电路)取代了用以驱动液晶显示中栅极线的硅晶栅极驱动电路(silicon-chip gate driver IC)。所述非晶硅栅极驱动器可使用较少的外部组成组件，并减少面板上的布线空间，从而降低了制造成本并优化了面板布局。 

如图1所示，移位寄存器被用来驱动TFT液晶显示器栅极总线。非晶硅TFT液晶显示器的栅极驱动电路包括具有多级的移位寄存器，该多级中具有将起始信号耦合到输入端子的第一级，并且该移位寄存器顺序地输出每一级的输出信号。该多级移位寄存器包括用于接收第一时钟信号和用于控制第一时钟信号输出的奇数级，和用于接收具有与第一时钟信号相反相位的第二时钟信号和用于控制第二时钟信号输出的偶数级。 

而移位寄存器的每一级具有一输入端(IN)，一输出端(OUT)，二个电压源端(VS，VD)，一时钟信号端和一控制端。来自控制总线用来驱动栅极线的信号，包括一负极性电压VSS，一正极性电压VDD，一起始脉冲信号VST，一时钟信号vck，以及一互补时钟信号vckb(与vck相位相反)。VDD施加于每一级的第一电压源端VD，VSS施加于每一级的第二电压源端VS，VST施加于移位寄存器中第一级的输入端。vck以及vckb分别施加于奇数级和偶数级的时钟信号端。 

在有源矩阵薄膜晶体管液晶显示器中，作为像素开关的TFT仅在一帧的的极小一部分时间内处于打开状态，其余时间内完全处于关闭状态。所以如图2所示，在用来驱动TFT-LCD的典型移位寄存器中，移位寄存器的每一级使用上拉TFT(TUP)使得输出端在特定时刻输出高电平脉冲，用来维持打开作为像素开关的TFT，TUP源极耦接于时钟信号脉冲，栅极耦接于上拉驱动部分，漏极耦接于移位寄存器的输出端。下拉TFT(TD)的漏极耦接于TUP的漏极，用来维持输出端在输出高电平以后维持在低电平状态。TD的源极耦 接于负极性电压VSS，栅极耦接于下拉驱动部分，在一帧的时间内，在TUP输出高电平脉冲以外，输出端全部由TD来维持在低电平状态。其下拉驱动部分由一反相器与一薄膜晶体管组成连接于正极性电压源与负极性电压源之间，用来控制TD的栅极电压。因此TD的栅极应该处于偏压状态，以使得TD在这部分时间内全部处于打开状态。同时一TFT的源极耦接于TUP的栅极，漏极耦接与低电平VSS，使得TUP在接收输出脉冲之前和输出脉冲以后都维持在低电平VSS上。 

图3所示是上述非晶硅栅极移位寄存器的时钟控制信号和输入、输出脉冲信号的示意图。out1、out2、out3、out4分别是一帧内移位寄存器的第一至第四级的输出脉冲。 

但是本领域的技术人员都知道，应用于非晶硅TFT的栅极驱动的移位寄存器中的薄膜晶体管的栅极若长时间被施加一固定电压，则非晶硅TFT的阈值将会发生漂移。而其阈值电压的漂移会降低薄膜晶体管的充电电流，从而影响整个ASG电路的稳定性和工作时间。另外，现有的所有电路都只有在一帧里的两个时钟脉冲(或者三个时钟脉冲)的时间段内打开上拉晶体管的栅极，而一帧中的绝大部分时间CK信号都被截止在上拉晶体管的漏极，该信号未得到有效的利用；输入信号的作用一直被用来打开上拉晶体管的栅极，并使得栅极的高电平在下个时钟脉冲保持浮动，以输出CK信号的高电平，实现移位。 

发明内容

本发明所要解决的技术问题是提供一种移位寄存器，采用不同的信号输入方式和移位控制手段，它能够有效的抑制移位寄存器中各级的下拉薄膜晶体管的阈值漂移，具有改善的稳定性和较长的寿命，并且在不增加成本的同时减小体积。

为解决上述技术问题，本发明的移位寄存器，与高电平电压源和低电平电压源相连，接收第一时钟信号和第二时钟信号，该移位寄存器包括彼此相连的多级，该多级的各级包括：输入端，用以接收输入信号；输出端，用以提供输出信号；第一切换装置，与第一时钟信号、第二时钟信号和低电平电压源相连，用以为输出端提供高电压电平或低电压电平；第二切换装置，与低电平电压源相连，用以与第一切换装置交替为输出端提供低电压电平；以及控制装置，与高电平电压源、低电平电压源、第一时钟信号和第二时钟信号相连，当控制装置输出低电平时，第一切换装置为输出端提供高电压电平或低电压电平；当控制装置输出高电平时，第二切换装置为输出端提供低电压电平。 

移位寄存器，其中第一切换装置包括第一切换部分和第一控制部分，第一控制部分控制第一切换部分输出高电压电平，或控制第一切换部分与第二切换装置交替输出低电压电平。 

根据本发明的移位寄存器，该第一切换部分具有第一切换端，与第一时钟信号相连；第二切换端，与输出端相连；以及控制端，与第一控制部分相连，并当第一控制部分输出高电平时，为输出端提供第一时钟信号。 

根据本发明的移位寄存器，该第二切换装置包括第一切换端，与输出端相连；第二切换端，与低电平电压源相连；以及控制端，与控制装置相连，当控制装置输出高电压电平时，为输出端提供低电压电平。 

根据本发明的移位寄存器，该控制装置包括：第三切换单元，具有第一切换端，与所述高电平电压源相连，第二切换端，与第五切换单元的控制端相连，以及控制端，与第二时钟信号相连；以及第四切换单元，具有第一切换端，与第五切换单元的控制端相连，第二切换端，与低电平电压源相连，以及控制端，接收来自前级的输入信号；以及第五切换单元，具有第一切换端，与第一时钟信号相连，第二切换端，与第一切换装置和第二切换装置相 连，以及控制端，与第三切换单元和第四切换单元相连。 

根据本发明的移位寄存器，该控制装置还包括第六切换单元，具有第一切换端，与第一切换装置和第二切换装置相连，第二切换端，与低电平电压源相连，以及控制端，接收来自前级的输入信号。 

根据本发明的移位寄存器，第三切换单元和第四切换单元的宽长比之比为1∶1。 

本发明的优点在于通过使用不同的信号输入方式和移位控制手段，可以有效抑制移位寄存器中下拉薄膜栅极晶体管的阈值漂移，从而提高其稳定性，增长其寿命，并且在不增加制造成本的同时减小体积。 

附图说明

图1是现有技术中移位寄存器的方块图。 

图2是现有的移位寄存器的一级的电路结构图。 

图3是图2所示现有技术中时钟控制信号和输入、输出脉冲信号的示意图。 

图4是本发明中移位寄存器的一级的一个实施例的电路结构图。 

图5是本发明中用以驱动TFT液晶显示器栅极总线的移位寄存器的方块图。 

图6是本发明的时序电路图以及输出信号和相应节点的电压示意图。 

图7是本发明中移位寄存器的一级的又一个实施例的电路结构图。 

图8是本发明对该电路进行模拟信号的输出结果示意图。 

具体实施方式

第一实施例 

以下根据附图对于本发明优选实施例进行详细描述。 

图4为本发明所述移位寄存器的一级的电路结构图。图5是该移位寄存器多级结构的方块图。图6是相应的时序电路图。参照图4，图5和图6所示，本发明的移位寄存器的一级包括输入端Out(n-1)，输出端Out(n)，第一切换装置M1，M6和M7，第二切换装置M2，以及控制装置M3，M4和M5。 

控制装置的M3由第二时钟信号CKb控制，并与高电平电压源和M5的控制端相连；M5与第一时钟信号CK和M2的控制端相连；M4由输入端Out(n-1)控制，并与M5的控制端和低电平电压源相连。 

第一切换装置中的M1由M6和M7控制，并与第一时钟信号CK和输出端相连；M6由第二时钟信号CKb控制，并与CKb和M7相连；M7由控制装置控制，并与低电平电压源相连。 

第二切换装置M2由控制装置控制，并与输出端和低电平电压源相连。 

在前级输入Out(n-1)未输入高电平前，当CK为低电平时，M6导通，节点1为高电平，M1导通，输出CK的低电平到Out(n)；当CK为高电平时，M5浮动在高电平，节点2为高电平，M7导通，截止M1，并导通M2，为输出端Out(n)输出低电平。从而M1和M2交替为Out(n)输出低电平。 

当前级输入信号Out(n-1)输入时，M4导通，M5截止，并且其栅极保持两个四种脉冲的低电平，从而节点2也保持两个时钟脉冲的低电平，从而截止M2和M7；节点1处浮动在高电平，因此导通M1，从而输出CK输出的高电平。 

然后，前级的输入信号为低电平，M1和M2交替为Out(n)输出低电平。 

本发明的移位寄存器利用了CK信号的低电平，提高了信号的利用率。同时由于上拉晶体管和下拉晶体管分别交替向Out(n)端输出低电平，实现了减少输出晶体管的栅极偏压。 

第二实施例 

如图7所示为本发明的又一实施例。在前级输入信号Out(n-1)到来之前，当CKb为高电平时，M5的栅极为高电平打开；而当CKb下降为低电平时，M5的栅极仍浮动在高电平。所以M5的栅极在Out(n-1)信号输入之前，始终为高电平状态。M7在CK信号的高电平向节点1输出低电平，而M6在CKb信号为高电平时向节点1输出高电平；则节点1在CK高电平和低电平时分别保持低电平和高电平，使M1在CK为低电平时打开，向Out(n)端输出低电平。而节点2在CK为高电平和低电平时，分别保持高电平和低电平，和节点1的信号相反，并使M2在CK为高电平是打开，向Out(n)端输出低电平。综上所述，Out(n)端在上级信号未输入时，分别由M1和M2向其交替输出低电平。 

当上级输入信号Out(n-1)输入后，M5的栅极保持两个时钟脉冲的低电平，则节点2也将保持两个始终脉冲的低电平。则在Out(n-1)，Out(n)时段，M2保持截止，节点1在Out(n-1)时段打开后，在Out(n)时段浮动在高电平，输出一个脉冲周期的CK高电平并实现了移位寄存。这里我们注意到，由于M3，M4以及M5，M8可以结合成为两级反相器结构，所以在此选取M3和M4的宽长比之比为1∶1即可实现稳定输出，可以更好地实现本发明的优点。在下一个时钟脉冲时段，CKb为高电平，由于CK此时输出低电平，节点2仍保持低电平。这个时钟脉冲时段里仍然是M2截止，M1打开向Out(n)输出低电平。 

在一帧中以后的时钟脉冲周期里，上级的输入信号保持低电平；M1和M2保持在CK信号的低电平和高电平交替向Out(n)端输出低电平。 

图8为该电路的输出信号的HSPICE模拟。模拟结果分别显示了CK以及CKb时钟脉冲信号的波形；节点1和节点2的输出脉冲波形，图中显示在Out(n)时段节点1的电位产生自举；以及输入波形Out(n-1)和该级的输出波形OUT(n)。 

综上所述本发明提供了一种全新信号输入方式的移位寄存器，并且利用上拉晶体管的低电平信号和下拉晶体管分别向Out(n)端输出低电平，减少了 各自的栅极偏压情况。同时通过电路优化，改善了由于需要实现反相所造成的宽长比比例过大的状况，减少了漏电流和由此产生的不稳定性。 

本发明虽以优选实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的情况下，可以进行更动和修改，因此本发明的保护范围以所提出的权利要求所限定的范围为准。 

Claims (8)

1.一种移位寄存器，与高电平电压源和低电平电压源相连，并接收第一时钟信号和第二时钟信号，所述移位寄存器包括彼此相连的多级，其中，

所述多级的各级包括：

输入端，用以接收输入信号；

输出端，用以提供输出信号；

第一切换装置，与第一时钟信号、第二时钟信号和低电平电压源相连，用以为所述输出端提供高电压电平或低电压电平；

第二切换装置，与低电平电压源相连，用以与所述第一切换装置交替为所述输出端提供低电压电平；

以及控制装置，与高电平电压源、低电平电压源、第一时钟信号和第二时钟信号相连；

当所述控制装置输出低电平时，所述第一切换装置为所述输出端提供高电压电平或低电压电平；当所述控制装置输出高电平时，所述第二切换装置为所述输出端提供低电压电平。

2.根据权利要求1所述的移位寄存器，其中所述第一切换装置包括第一切换部分和第一控制部分，所述第一控制部分控制所述第一切换部分输出高电压电平，或控制所述第一切换部分与所述第二切换装置交替输出低电压电平。

3.根据权利要求2所述的移位寄存器，其中所述第一切换部分具有：

第一切换端，与所述第一时钟信号相连；

第二切换端，与所述输出端相连；以及

控制端，与所述第一控制部分相连，并当所述第一控制部分输出高电平时，为所述输出端提供所述第一时钟信号。

4.根据权利要求2所述的移位寄存器，其中所述第一控制部分包括：

第一切换单元，具有：

第一切换端，与所述第二时钟信号相连；

第二切换端，与所述第一切换部分相连；

控制端，与所述第二时钟信号相连，以及

第二切换单元，具有：

第一切换端，与所述第一切换部分相连；

第二切换端，与所述低电平电压源相连；以及

控制端，与所述控制装置相连。

5.根据权利要求1所述的移位寄存器，其中所述第二切换装置包括：

第一切换端，与所述输出端相连；

第二切换端，与所述低电平电压源相连；以及

控制端，与所述控制装置相连，当所述控制装置输出高电压电平时，为所述输出端提供低电压电平。

6.根据权利要求1所述的移位寄存器，其中所述控制装置包括：

第三切换单元，具有：

第一切换端，与所述高电平电压源相连；

第二切换端，与第五切换单元的控制端相连；以及

控制端，与所述第二时钟信号相连；以及

第四切换单元，具有：

第一切换端，与所述第五切换单元的控制端相连；

第二切换端，与所述低电平电压源相连；以及

控制端，接收来自前级的输入信号；以及

第五切换单元，具有：

第一切换端，与所述第一时钟信号相连；

第二切换端，与所述第一切换装置和所述第二切换装置相连；以及

控制端，与所述第三切换单元和所述第四切换单元相连。

7.根据权利要求6所述的移位寄存器，所述控制装置还包括：

第六切换单元，具有：

第一切换端，与所述第一切换装置和所述第二切换装置相连；

第二切换端，与所述低电平电压源相连；以及

控制端，接收来自前级的输入信号。

8.根据权利要求7所述的移位寄存器，其中所述第三切换单元和所述第四切换单元的宽长比之比为1∶1。

Images