CN113838921A - 一种三维沟槽电荷存储型igbt及其制作方法 - Google Patents

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Abstract

本发明涉及一种三维沟槽电荷存储型IGBT及其制作方法，属于功率半导体器件技术领域。本发明在传统沟槽电荷存储型IGBT的基础上引入与发射极金属等电位的分离栅电极和P型埋层，通过电荷补偿有效消除N型电荷存储层对器件击穿特性的不利影响，同时可以减小导通压降，改善了正向导通压降Vceon和关断损耗Eoff之间的折中关系。本发明在沿Z轴方向上引入分离栅电极使栅电极间隔式分布，减小沟道密度，同时寄生PMOS的开启对NMOS沟道具有电势钳位的效果，从而可以减小饱和电流、获得更宽的短路安全工作区(SCSOA)。另外，本发明有效的减小栅电容和栅电荷，从而提高了器件的开关速度，降低了器件的开关损耗。还有利于提高电流均匀性，提高器件可靠性。

Description

一种三维沟槽电荷存储型IGBT及其制作方法
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种三维沟槽电荷存储型IGBT及其制作方法。
背景技术
绝缘栅双极型晶体管(IGBT)是目前发展最快的一种混合型电力电子器件，它具有MOS输入、双极输出功能的MOS、双极相结合的特性，既有MOSFET的输入阻抗高、控制功率小、驱动电路简单、开关速度高、开关损耗小的优点，又具有双极功率晶体管的电流密度大、饱和压降低、电流处理能力强、稳定性好的优点，在高压、大电流、高速三方面是其它功率器件不能比拟的，因而是电力电子领域理想的开关器件。
从20世纪70年代末80年代初IGBT被发明以来，人们一直致力于改善IGBT的性能，经过三十几年的发展，相继提出了包括沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)在内的数代IGBT器件结构来不断提升器件的性能。沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)是通过在P型基区下方引入具有较高掺杂浓度和一定厚度的N型电荷存储层来在P型基区下方引入空穴势垒，使得器件靠近发射极端的空穴浓度大大提升，而根据电中性要求此处电子浓度将大大增加，由此可以改善整个N-漂移区的载流子浓度分布，增强N-漂移区的电导调制效应，使IGBT获得了更低的正向导通压降以及更好的正向导通压降与关断损耗间的折中。随着N型电荷存储层掺杂浓度越高，CSTBT电导调制效应改善越大，器件的正向导通特性也就越好。但是随着N型电荷存储层掺杂浓度的不断提高，会造成CSTBT器件击穿电压显著降低，这会对器件的可靠性带来影响。另外对于沟槽型IGBT来说，为了提高IGBT处理电流的能力，提高芯片集成度，不断减小元胞宽度以及沟槽之间的间距。然而，随着沟道密度的增大，栅极电容会明显增加，IGBT的开关损耗也随之增大，同时，大的沟道密度导致IGBT的短路安全工作能力变差。
发明内容
本发明所要解决的技术问题是针对现有技术存在的问题，提供一种三维沟槽电荷存储型IGBT及其制作方法，从而改善载流子存储层的引入导致CSTBT击穿特性退化的影响，同时减小由于小的元胞宽度导致沟槽密度大带来的饱和电流和栅极电容过大的不利影响。
为解决上述技术问题，本发明实施例提供一种三维沟槽电荷存储型IGBT，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其元胞结构包括：沿Y轴方向，从下至上依次层叠设置的背部集电极金属11、P型集电区10、N型场阻止层9和N-漂移区8；沿X轴方向，在N-漂移区8的顶层具有侧面相互接触的P型埋层12和沟槽结构；沿Y轴方向，所述P型埋层12的顶层具有从下至上依次层叠设置的N型电荷存储层6和P型基区5；沿Z轴方向，在P型基区5的顶层具有侧面相互接触的N+发射区3和P+发射区4，且所述N+发射区3与所述P+发射区4相间式分布；
沟槽结构的深度大于P型埋层12的结深，所述沟槽结构包括栅电极71、栅介质层72、分离栅电极73和分离栅介质层74；沿Z轴方向，所述栅电极71在所述分离栅电极73的顶层间隔式分布，所述栅电极71的长度小于或等于位于相邻栅电极71之间的所述分离栅电极73的长度，且栅电极71下表面的深度大于P型埋层12的结深，小于分离栅电极73下表面的深度；所述栅电极71和所述分离栅电极73通过所述栅介质层72相隔离；所述栅电极71与所述N+发射区3、P型基区5、N型电荷存储层6、P型埋层12以及N-漂移区8通过所述栅介质层72相连；所述分离栅电极73下表面的深度大于所述P型埋层12的结深；所述分离栅电极73与所述P+发射区4、P型基区5、N型电荷存储层6、P型埋层12以及N-漂移区8通过所述分离栅介质层74相连；所述分离栅介质层74的厚度大于或等于所述栅介质层72的厚度；
所述N+发射区3和P+发射区4上还具有发射极金属1，所述分离栅电极73与所述发射极金属1等电位。
为解决上述技术问题，本发明实施例提供一种三维沟槽电荷存储型IGBT，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其元胞结构包括：沿Y轴方向，从下至上依次层叠设置的背部集电极金属11、P型集电区10、N型场阻止层9和N-漂移区8；沿X轴方向，在N-漂移区8的顶层具有侧面相互接触的P型埋层12和沟槽结构；沿Y轴方向，所述P型埋层12的顶层具有从下至上依次层叠设置的N型电荷存储层6和P型基区5；沿Z轴方向，在P型基区5的顶层具有间隔式分布的N+发射区3，相邻N+发射区3之间具有P型基区5，且N+发射区3和P型基区5的上表面齐平；
沟槽结构的深度大于P型埋层12的结深，所述沟槽结构包括栅电极71、栅介质层72、分离栅电极73和分离栅介质层74；沿Z轴方向，所述栅电极71在所述分离栅电极73的顶层间隔式分布，栅电极71的长度小于或等于位于相邻栅电极71之间的分离栅电极73的长度，且栅电极71下表面的深度大于P型埋层12的结深，小于分离栅电极73下表面的深度；所述栅电极71和所述分离栅电极73通过所述栅介质层72相隔离；所述栅电极71与所述N+发射区3、P型基区5、N型电荷存储层6、P型埋层12以及N-漂移区8通过所述栅介质层72相连；所述分离栅电极73下表面的深度大于所述P型埋层12的结深；所述分离栅电极73与所述P型基区5、N型电荷存储层6、P型埋层12以及N-漂移区8通过所述分离栅介质层74相连；所述分离栅介质层74的厚度大于或等于所述栅介质层72的厚度；
所述N+发射区3上具有发射极金属1，相邻N+发射区3之间的P型基区5上具有肖特基接触金属2，所述分离栅电极73和肖特基接触金属2与所述发射极金属1等电位。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步的，还包括浮空P型掺杂区13；沿X轴方向，浮空P型掺杂区13位于所述沟槽结构的一侧，所述浮空P型掺杂区13通过所述栅介质层72与所述栅电极71相隔离，同时通过所述分离栅介质层74与所述分离栅电极73相隔离。
进一步的，所述浮空P型掺杂区13的下表面的深度等于或大于所述沟槽结构的深度。
进一步的，沿X轴方向，所述栅电极71加上所述栅介质层72的宽度小于所述沟槽结构的宽度，所述栅介质层72与所述浮空P型掺杂区13之间具有所述分离栅电极73，所述分离栅电极73通过所述分离栅介质层74与所述浮空P型掺杂区13相连。
进一步的，所述N型电荷存储层6的掺杂浓度从靠近所述沟槽结构的区域到远离所述沟槽结构的区域是渐变的，其中靠近所述沟槽结构的区域的掺杂浓度低，远离所述沟槽结构的区域的掺杂浓度高。
进一步的，采用变掺杂技术或分区掺杂技术，实现所述N型电荷存储层6的掺杂浓度的渐变。
进一步的，所述沟槽结构的底部还具有P型层16。
进一步的，所述N-漂移区8中具有侧面相互接触的超结P柱14和超结N柱15；所述超结P柱14和所述超结N柱15满足电荷平衡要求，所述沟槽结构的第一部分和所述P型埋层12位于所述超结N柱15上，所述沟槽结构的第二部分和所述浮空P型掺杂区13位于所述超结P柱14上。
进一步的，器件所用的半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种。
进一步的，器件结构不仅适用于IGBT器件，将器件背面的P型集电区10换为N型掺杂，所述结构同样适用于MOSFET器件。
为解决上述技术问题，本发明实施例提供一种三维沟槽电荷存储型IGBT的制作方法，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，包括以下步骤：
步骤1：选取轻掺杂的FZ硅片用以形成器件的N-漂移区8；
步骤2：在所述FZ硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入P型杂质在所述N-漂移区8的上方制得P型埋层12；通过离子注入N型杂质在P型埋层12的上表面制得N型电荷存储层6；在N型电荷存储层6的上表面通过离子注入P型杂质并退火处理制得P型基区5；
步骤3：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，从而沿X轴方向，在N-漂移区8的顶层一侧上刻蚀形成分离栅沟槽，分离栅沟槽的深度大于P型埋层12的结深；
步骤4：在所述分离栅沟槽的底部和侧壁形成分离栅介质层74，再在所述分离栅介质层74上淀积多晶硅形成分离栅电极73；
步骤5：在硅片表面淀积保护层，光刻出窗口，刻蚀部分所述多晶硅和分离栅介质层，从而沿Z轴方向，在分离栅沟槽的顶层上形成间隔式分布的栅沟槽，栅沟槽之间存在分离栅电极73，所述栅沟槽的深度大于所述P型埋层12的结深；
步骤6：在所述栅沟槽的底部和侧壁形成栅介质层72，再在所述栅介质层72上淀积多晶硅形成栅电极71，所述栅电极71与所述分离栅电极73通过栅介质层72隔离，栅介质层72的厚度小于或等于分离栅介质层74的厚度；
步骤7：通过光刻和离子注入工艺，在P型基区5的顶层分别注入N型杂质和P型杂质，从而沿Z轴方向，在P型基区5的顶层形成交替并排设置且侧面相互接触的N+发射区3和P+发射区4；沿X轴方向，所述N+发射区3的一侧通过栅介质层72与栅电极71相连，所述P+发射区4的一侧通过分离栅介质层74与分离栅电极73相连；
步骤8：在器件表面淀积金属，并采用光刻和刻蚀工艺在N+发射区3和P+发射区4上形成发射极金属1；
步骤9：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并通过多次激光退火制作器件的N型场阻止层9；
步骤10：在N型场阻止层9背面注入P型杂质形成P型集电区10，通过多次激光退火进行离子激活；再在背面淀积金属形成集电极金属11。
进一步的，FZ硅片的厚度为200～300μm，或，分离栅介质层74的厚度为0.1～0.5μm，或，栅介质层72的厚度0.1～0.3μm，发射极金属1的厚度为1～6μm，或，N型场阻止层的厚度为1～5μm，或，P型集电区的厚度为0.5～2微米，或，集电极金属11的厚度为1～6μm。
进一步的，N-漂移区8的掺杂浓度为1014～1015个/cm3，或，P型埋层12的掺杂浓度为1015～1016/cm3，或，N型电荷存储层6的掺杂浓度为1015～1017/cm3，或，P型基区5的掺杂浓度为1016～1017/cm3。
进一步的，形成沟槽结构和形成P型埋层12、N型电荷存储层6、P型基区5的顺序可交换。
进一步的，器件所用半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种，各结构可采用同种半导体材料或者不同种半导体材料相组合。
本发明的工作原理详述如下：
为了消除N型电荷存储层掺杂浓度提高对器件击穿特性产生的影响，同时减小由于小的元胞宽度带来的饱和电流和栅极电容过大的不利影响。本发明在传统的沟槽电荷存储型IGBT基础上在栅电极71的底部和沿Z轴方向的侧壁引入与发射极金属等电位的分离栅电极73，同时在N型电荷存储层下方引入P型埋层12。当器件工作在阻断状态时，P型埋层12与漂移区之间的PN结反偏可以使得N型电荷存储层6在被耗尽前漂移区8被耗尽从而屏蔽电荷存储层电场，且分离栅电极73与发射极金属1等电位接低电位，等效为提供带负电的电荷，从而形成电荷补偿有效屏蔽电荷存储层的电场，进而改善电荷存储层的掺杂浓度对器件击穿特性的限制。并且沟槽底部的厚分离栅介质层74有利于缓解沟槽底部的电场集中效应，进一步提高击穿电压。当器件工作在导通状态，可以通过提高电荷存储层6的掺杂浓度来改善器件正向导通时的载流子分布，从而提高了漂移区8的电导调制能力降低了器件正向导通压降，减小器件的通态损耗，改善器件正向导通压降Vceon与关断损耗Eoff之间的折中关系。
另外，栅电极和分离栅电极位于同一个沟槽内，并且在沟槽的上方栅电极71和分离栅电极73沿Z轴方向间隔式排列。这可以有效的减小整个芯片的沟道密度，并且位于两个相邻的栅电极之间的分离栅电极和P型基区5、P+发射区4、N型电荷存储层6、P型埋层12可以形成一个寄生PMOS结构。当正向导通时，P型埋层12和N型电荷存储层6的电势会随着在集电极上施加的正向偏压的增大而增大，但是当P型埋层12的电势增加到一定值PMOS就会开启，使得P型埋层12和N型电荷存储层6的电势不再随着集电极电压的增加而增加，并且P型埋层12和N型电荷存储层6相当于和发射极短接，可以将部分栅极-集电极电容转变为栅极-发射极电容，有效的减小栅极-集电极电容。同时用分离栅电极73将栅电极71包裹住，抑制栅电极和漂移区之间的耦合作用，减小栅电容，尤其是栅极-集电极电容，提高器件开关速度，减小关断损耗。栅电容减小的同时能够减小器件的栅电荷，易于驱动，减小对驱动能力的要求，降低驱动损耗。在短路工况下，沟道密度的减小和P型埋层及N型电荷存储层被钳位，使得器件的饱和电流密度降低，从而获得宽的短路安全工作区(SCSOA)。另外，由于栅电极71和分离栅电极73位于同一个沟槽里，减小寄生PMOS和NMOS沟道的距离，提高PMOS的钳位效果，并且可以提高芯片内部的电流均匀性，提高器件的可靠性和反偏安全工作区(RBSOA)。
本发明的有益效果表现在：
本发明通过在传统的沟槽电荷存储型IGBT的基础上引入分离栅电极和P型埋层，可以有效的消除N型电荷存储层对器件击穿特性的不利影响。不仅提高器件的击穿电压和可靠性，还可以改善器件正向导通时漂移区的载流子分布，从而改善了正向导通压降Vceon和关断损耗Eoff之间的折中关系。
本发明在沿Z轴方向上在栅电极中引入分离栅电极，使栅电极沿Z轴方向上间隔式排列，减小芯片内部的沟道密度，同时形成寄生PMOS结构，寄生PMOS的开启对NMOS沟道具有电势钳位的效果，从而可以减小饱和电流、获得更宽的短路安全工作区(SCSOA)。本发明通过PMOS的钳位以及位于栅电极底部的分离栅电极的屏蔽作用，显著降低了栅电容和栅电荷，同时关断过程PMOS加速空穴的抽取，从而提高了器件开关速度，降低了器件的开关损耗和对栅驱动电路能力的要求。由于寄生PMOS存在每一个元胞中，并且寄生PMOS和NMOS沟道的距离被缩短，这有利于提高PMOS的钳位效果以及芯片内部的电流均匀性，获得高的可靠性和宽的反偏安全工作区(RBSOA)。
附图说明
图1是传统三维沟槽电荷存储型IGBT器件的半元胞结构示意图；
图2是本发明实施例1提供的一种三维沟槽电荷存储型IGBT的半元胞结构示意图；
图3是本发明实施例1提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿AB线的剖面示意图；
图4是本发明实施例1提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿CD线的剖面示意图；
图5是本发明实施例1提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿EF线的剖面示意图；
图6是本发明实施例1提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿GH线的剖面示意图；
图7是本发明实施例2提供的一种三维沟槽电荷存储型IGBT的半元胞结构示意图；
图8是本发明实施例2提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿AB线的剖面示意图；
图9是本发明实施例2提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿CD线的剖面示意图；
图10是本发明实施例2提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿EF线的剖面示意图；
图11是本发明实施例2提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿GH线的剖面示意图；
图12是本发明实施例3提供的一种三维沟槽电荷存储型IGBT的半元胞结构示意图；
图13是本发明实施例3提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿AB线的剖面示意图；
图14是本发明实施例3提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿CD线的剖面示意图；
图15是本发明实施例3提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿EF线的剖面示意图；
图16是本发明实施例3提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿GH线的剖面示意图；
图17是本发明实施例4提供的一种三维沟槽电荷存储型IGBT的半元胞结构示意图；
图18是本发明实施例4提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿AB线的剖面示意图；
图19是本发明实施例4提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿CD线的剖面示意图；
图20是本发明实施例4提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿EF线的剖面示意图；
图21是本发明实施例4提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿GH线的剖面示意图；
图22是本发明实施例5提供的一种三维沟槽电荷存储型IGBT的半元胞结构示意图；
图23是本发明实施例5提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿AB线的剖面示意图；
图24是本发明实施例5提供的一种三维沟槽电荷存储型IGBT的半元胞结构沿CD线的剖面示意图；
图25是本发明实施例6提供的一种三维沟槽电荷存储型IGBT形成分离栅沟槽后的半元胞结构示意图；
图26是本发明实施例6提供的一种三维沟槽电荷存储型IGBT形成分离栅介质层74后的半元胞结构示意图；
图27是本发明实施例6提供的一种三维沟槽电荷存储型IGBT淀积多晶硅形成分离栅电极73后的半元胞结构示意图；
图28是本发明实施例6提供的一种三维沟槽电荷存储型IGBT在分离栅电极中进行多晶硅和介质层刻蚀形成栅沟槽后的半元胞结构示意图；
图29是本发明实施例6提供的一种三维沟槽电荷存储型IGBT形成栅介质层72后的半元胞结构示意图；
图30是本发明实施例6提供的一种三维沟槽电荷存储型IGBT形成栅电极71后的半元胞结构示意图；
图31是本发明实施例6提供的一种三维沟槽电荷存储型IGBT形成N+发射区3以及P+发射区4后的半元胞结构示意图；
图32是本发明实施例6提供的一种三维沟槽电荷存储型IGBT在N+发射区3以及P+发射区4上表面形成发射极金属1后的半元胞结构示意图；
图33是本发明实施例6提供的一种三维沟槽电荷存储型IGBT完成全部工序后的半元胞结构示意图。
附图中，各标号所代表的部件列表如下：
1为发射极金属，2为肖特基接触金属，3为N+发射区，4为P+发射区，5为P型基区，6为N型电荷存储层，71为栅电极，72为栅介质层，73为分离栅电极，74为分离栅介质层，8为N-漂移区，9为N型场阻止层，10为P型集电区，11为集电极金属,12为P型埋层，13为浮空的P型掺杂区，14为超结P柱，15为超结N柱。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
本发明实施例1提供的一种三维沟槽电荷存储型IGBT，其半元胞结构及沿AB线、CD线、EF线以及GH线的剖面如图2-6所示，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其元胞结构包括：沿Y轴方向，从下至上依次层叠设置的背部集电极金属11、P型集电区10、N型场阻止层9和N-漂移区8；沿X轴方向，在N-漂移区8的顶层具有侧面相互接触的P型埋层12和沟槽结构；沿Y轴方向，所述P型埋层12的顶层具有从下至上依次层叠设置的N型电荷存储层6和P型基区5；沿Z轴方向，在P型基区5的顶层具有侧面相互接触的N+发射区3和P+发射区4，且所述N+发射区3与所述P+发射区4相间式分布；
沟槽结构的深度大于P型埋层12的结深，所述沟槽结构包括栅电极71、栅介质层72、分离栅电极73和分离栅介质层74；沿Z轴方向，所述栅电极71在所述分离栅电极73的顶层间隔式分布，所述栅电极71的长度小于或等于位于相邻栅电极71之间的所述分离栅电极73的长度，且栅电极71下表面的深度大于P型埋层12的结深，小于分离栅电极73下表面的深度；所述栅电极71和所述分离栅电极73通过所述栅介质层72相隔离；所述栅电极71与所述N+发射区3、P型基区5、N型电荷存储层6、P型埋层12以及N-漂移区8通过所述栅介质层72相连；所述分离栅电极73下表面的深度大于所述P型埋层12的结深；所述分离栅电极73与所述P+发射区4、P型基区5、N型电荷存储层6、P型埋层12以及N-漂移区8通过所述分离栅介质层74相连；所述分离栅介质层74的厚度大于或等于所述栅介质层72的厚度；
所述N+发射区3和P+发射区4上还具有发射极金属1，所述分离栅电极73与所述发射极金属1等电位。
上述实施例所用半导体材料为硅，其余实施例中也可采用硅、氮化镓等任何合适的半导体材料。本实施例中金属化电极(发射极金属、集电极金属)的厚度均为1～6μm；N+发射区3的掺杂浓度为5×1018cm-3～1×1020cm-3，深度为0.3～0.5μm；P+发射区4的掺杂浓度为1×1018cm-3～1×1019cm-3，深度为0.3～0.5μm；P型基区5的掺杂浓度为3×1016cm-3～2×1017cm-3，深度为1～2.5μm；N型电荷存储层6的掺杂浓度为1×1016cm-3～5×1017cm-3，深度为1～2.5μm；P型埋层12的掺杂浓度为1×1016cm-3～5×1018cm-3，深度为0.5-1.5μm；N型漂移区8的掺杂浓度为2×1014cm-3～1×1016cm-3；分离栅介质层74的厚度为0.2～3μm；栅介质层72厚度为200～1000nm；栅电极的深度为3～5μm；分离栅电极73的深度为5～7μm。栅电极71沿Z轴方向的长度为0.5～2μm；位于相邻两个栅电极71之间的分离栅电极73沿Z轴方向上的长度为0.5～5μm。
本实施例中，所述沟槽结构可从器件表面依次向下贯穿N+发射区3、P+发射区4、P型基区5、N型电荷存储层6、P型埋层12后延伸入N-漂移区8中，且沟槽结构可沿z轴方向贯穿器件；栅电极71向下穿过N+发射区3、P型基区5、N型电荷存储层6、P型埋层12进入N-漂移区8中，分离栅电极73向下穿过P+发射区4、P型基区5、N型电荷存储层6、P型埋层12进入N-漂移区8中。此外，本实施例中，所述分离栅介质层74的厚度大于或等于所述栅介质层72的厚度，可以提高击穿电压以及阻断状态下器件可靠性。
本发明实施例2提供的一种三维沟槽电荷存储型IGBT，其半元胞结构及沿AB线、CD线、EF线以及GH线的剖面分别如图7-图11所示，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其元胞结构包括：沿Y轴方向，从下至上依次层叠设置的背部集电极金属11、P型集电区10、N型场阻止层9和N-漂移区8；沿X轴方向，在N-漂移区8的顶层具有侧面相互接触的P型埋层12和沟槽结构；沿Y轴方向，所述P型埋层12的顶层具有从下至上依次层叠设置的N型电荷存储层6和P型基区5；沿Z轴方向，在P型基区5的顶层具有间隔式分布的N+发射区3，相邻N+发射区3之间具有P型基区5，且N+发射区3和P型基区5的上表面齐平；
沟槽结构的深度大于P型埋层12的结深，所述沟槽结构包括栅电极71、栅介质层72、分离栅电极73和分离栅介质层74；沿Z轴方向，所述栅电极71在所述分离栅电极73的顶层间隔式分布，栅电极71的长度小于或等于位于相邻栅电极71之间的分离栅电极73的长度，且栅电极71下表面的深度大于P型埋层12的结深，小于分离栅电极73下表面的深度；所述栅电极71和所述分离栅电极73通过所述栅介质层72相隔离；所述栅电极71与所述N+发射区3、P型基区5、N型电荷存储层6、P型埋层12以及N-漂移区8通过所述栅介质层72相连；所述分离栅电极73下表面的深度大于所述P型埋层12的结深；所述分离栅电极73与所述P型基区5、N型电荷存储层6、P型埋层12以及N-漂移区8通过所述分离栅介质层74相连；所述分离栅介质层74的厚度大于或等于所述栅介质层72的厚度；
所述N+发射区3上具有发射极金属1，相邻N+发射区3之间的P型基区5上具有肖特基接触金属2，所述分离栅电极73和肖特基接触金属2与所述发射极金属1等电位。
上述实施例所用半导体材料为硅，其余实施例中也可采用硅、氮化镓等任何合适的半导体材料。本实施例中金属化电极(发射极金属、集电极金属和肖特基接触金属)的厚度均为1～6μm；N+发射区3的掺杂浓度为5×1018cm-3～1×1020cm-3，深度为0.3～0.5μm；P型基区5的掺杂浓度为3×1016cm-3～2×1017cm-3，深度为1～2.5μm；N型电荷存储层6的掺杂浓度为1×1016cm-3～5×1017cm-3，深度为1～2.5μm；P型埋层12的掺杂浓度为1×1016cm-3～5×1018cm-3，深度为0.5-1.5μm；N型漂移区8的掺杂浓度为2×1014cm-3～1×1016cm-3；分离栅介质层74的厚度为0.2～3μm；栅介质层72厚度为200～1000nm；栅电极的深度为3～5μm；分离栅电极73的深度为5～7μm。栅电极71沿Z轴方向的长度为0.5～2μm；位于相邻两个栅电极71之间的分离栅电极73沿Z轴方向上的长度为0.5～5μm。
本实施例中，所述沟槽结构可从器件表面依次向下贯穿N+发射区3、P型基区5、N型电荷存储层6、P型埋层12后延伸入N-漂移区8中，且沟槽结构可沿z轴方向贯穿器件；栅电极71向下穿过N+发射区3、P型基区5、N型电荷存储层6、P型埋层12进入N-漂移区8中，分离栅电极73向下穿过P型基区5、N型电荷存储层6、P型埋层12进入N-漂移区8中。
本实施例在相邻N+发射区(3)之间的P型基区5的上表面引入与发射极金属1等电位的肖特基接触金属2，肖特基接触金属2和P型基区5上表面形成肖特基接触，能够降低PMOS的导通压降，使得PMOS更快开启，这不仅可以在正向导通的时候钳位效果更好，更好的改善器件的短路工作安全区；在关断的时候还可以进一步提高器件的开关速度，减小器件的开关损耗。此外，本实施例中，所述分离栅介质层74的厚度大于或等于所述栅介质层72的厚度，可以提高击穿电压以及阻断状态下器件可靠性。
本发明实施例3提供的一种三维沟槽电荷存储型IGBT，其半元胞结构及沿AB线、CD线、EF线以及GH线的剖面分别如图12-图16所示，本发明实施例3是在实施例1的基础上，通过离子注入形成浮空P型掺杂区13；沿X轴方向，浮空P型掺杂区13位于所述沟槽结构的一侧，所述浮空P型掺杂区13通过所述栅介质层72与所述栅电极71相隔离，同时通过所述分离栅介质层74与所述分离栅电极73相隔离。
上述实施例中，浮空P型掺杂区13的引入导致器件导通时空穴在表面积累，由于电荷平衡的原理，积累的空穴会感应出相应数量电子，大大增强了器件的电导调制能力，降低了器件的导通压降与导通损耗。
本发明实施例4提供的一种三维沟槽电荷存储型IGBT，其半元胞结构及沿AB线、CD线、EF线以及GH线的剖面分别如图17-图21所示，本发明实施例4是在实施例3的基础上，沿X轴方向，使所述栅电极71加上所述栅介质层72的宽度小于所述沟槽结构的宽度，使所述栅介质层72与所述浮空P型掺杂区13之间具有所述分离栅电极73，所述分离栅电极73通过所述分离栅介质层74与所述浮空P型掺杂区13相连。
本实施例中，在进行栅沟槽刻蚀时，通过刻蚀部分分离栅沟槽填充的多晶与介质层使得***栅电极73在沿X轴方向上呈“L”形状将栅电极71包裹住。
本实施例通过工艺上的调整，在刻蚀的时候调整掩模版的开孔大小，改变栅电极71在X轴方向上的宽度，从而改变***栅电极73的形状。通过***栅电极73屏蔽栅电极71和浮空P型掺杂区13之间的耦合效应，减小由于浮空P型掺杂区的位移电流引起的负电容效应，这样可以减小栅极-集电极电容，提高器件开关速度；并且减小位移电流可以提高栅控能力，减小EMI噪声。
本发明实施例5提供的一种三维沟槽电荷存储型IGBT，其半元胞结构及沿AB线以及CD线的剖面分别如图22-图24所示，本发明实施例5是在实施例4的基础上，使所述N-漂移区8中具有侧面相互接触的超结P柱14和超结N柱15；所述超结P柱14和所述超结N柱15满足电荷平衡要求，所述沟槽结构的第一部分和所述P型埋层12位于所述超结N柱15上，所述沟槽结构的第二部分和所述浮空P型掺杂区13位于所述超结P柱14上。
上述实施例中，所述超结N柱15的掺杂浓度大于或等于N-漂移区8的掺杂浓度，本实施例通过在N-漂移区8中引入超结P柱14和超结N柱15来将漂移区中一维耐压变成二维方向的耐压，改善了导通压降与器件击穿电压之间的折中关系，提高了器件的性能。
可选地，所述浮空P型掺杂区13的下表面的深度等于或大于所述沟槽结构的深度。
可选地，所述N型电荷存储层6的掺杂浓度从靠近所述沟槽结构的区域到远离所述沟槽结构的区域是渐变的，其中靠近所述沟槽结构的区域的掺杂浓度低，远离所述沟槽结构的区域的掺杂浓度高。
上述实施例中，减小了N型电荷存储层6靠近沟槽区域的掺杂浓度，可以减小PMOS的阈值电压，使得PMOS更快开启，可以在正向导通的时候钳位效果更好，更好的改善器件的短路工作安全区；在关断的时候还可以进一步提高器件的开关速度，减小器件的开关损耗。而在正向导通时，栅极接高电位，在靠近栅电极处的N型电荷存储层处会形成电子积累层，所以不会对器件的正向导通特性产生影响。
可选地，采用变掺杂技术或分区掺杂技术，实现所述N型电荷存储层6的掺杂浓度的渐变。
可选地，所述沟槽结构的底部还具有P型层16。
上述实施例中，P型层16的结深为0.5～1μm。
本实施例中，P型层16位于沟槽结构底部，P型层16和分离栅电极73通过分离栅介质层相连。通过在沟槽结构底部引入P型层16，有助于改善沟槽底部电场集中，提高器件的击穿电压和可靠性。
可选地，器件所用的半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种。
可选地，器件结构不仅适用于IGBT器件，将器件背面的P型集电区10换为N型掺杂，所述结构同样适用于MOSFET器件。
本发明实施例6以1200V电压等级的具有三维沟槽电荷存储型IGBT为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。
本发明实施例6提供的一种三维沟槽电荷存储型IGBT的制作方法，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，包括以下步骤：
步骤1：选取厚度在200～300μm的轻掺杂的FZ硅片用以形成器件的N-漂移区8，N-漂移区的掺杂浓度为1014～1015个/cm3；
步骤2：在所述FZ硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入P型杂质在所述N-漂移区8的上方制得P型埋层12，P型埋层12的掺杂浓度为1015～1016/cm3；通过离子注入N型杂质在P型埋层12的上表面制得N型电荷存储层6，N型电荷存储层6的掺杂浓度为1015～1017/cm3；在N型电荷存储层6的上表面通过离子注入P型杂质并退火处理制得P型基区5，P型基区5的掺杂浓度为1016～1017/cm3；
步骤3：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，从而沿X轴方向，在N-漂移区8的顶层一侧上刻蚀形成分离栅沟槽，分离栅沟槽的深度大于P型埋层12的结深，如图25所示；
步骤4：在1050℃～1150℃的O2气氛下在所述分离栅沟槽的底部和侧壁形成分离栅介质层74，如图26所示，分离栅介质层74的厚度为0.1～0.5μm，再在750℃～950℃在所述分离栅介质层74上淀积多晶硅，然后反刻蚀掉表面多余多晶硅形成分离栅电极73，如图27所示；
步骤5：在硅片表面淀积保护层，光刻出窗口，沿Z轴方向刻蚀部分所述多晶硅和分离栅介质层的两端，从而沿Z轴方向，在分离栅沟槽的顶层上形成间隔式分布的栅沟槽，栅沟槽之间存在分离栅电极73，所述栅沟槽的深度大于所述P型埋层12的结深并小于分离栅电极73的深度，如图28所示；
步骤6：在所述栅沟槽的底部和侧壁形成栅介质层72，如图29所示，栅介质层72的厚度0.1～0.3μm，再在所述栅介质层72上淀积多晶硅形成栅电极71，所述栅电极71与所述分离栅电极73通过栅介质层72隔离，栅介质层72的厚度小于或等于分离栅介质层74的厚度，如图30所示；
步骤7：通过光刻和离子注入工艺，在P型基区5的顶层分别注入N型杂质和P型杂质，从而沿Z轴方向，在P型基区5的顶层形成交替并排设置且侧面相互接触的N+发射区3和P+发射区4，如图31所示；沿X轴方向，所述N+发射区3的一侧通过栅介质层72与栅电极71相连，所述P+发射区4的一侧通过分离栅介质层74与分离栅电极73相连，所述N+发射区3的结深为0.2～0.5μm，N+发射区3的掺杂浓度为1018～1019/cm3，所述P+发射区4的结深为0.2～0.5μm，P+发射区4的掺杂浓度为1018～1019/cm3；
步骤8：在器件表面淀积1～6μm厚的金属，并采用光刻和刻蚀工艺在N+发射区3和P+发射区4上形成发射极金属1，如图32所示；
步骤9：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并通过多次激光退火制作器件的N型场阻止层9，形成的N型场阻止层的厚度为1～5μm，离子注入的能量为40KeV～1000KeV，注入剂量为1013～1014个/cm2；
步骤10：在N型场阻止层9背面注入P型杂质形成P型集电区10，形成的P型集电区的厚度为0.5～2微米，离子注入能量为30keV～100keV，注入剂量为1013～1014个/cm2，通过多次激光退火进行离子激活；再在背面淀积1～6μm厚的金属形成集电极金属11，如图33所示。至此完成三维沟槽电荷存储型IGBT的制备。
可选地，形成沟槽结构和形成P型埋层12、N型电荷存储层6、P型基区5的顺序可交换。
可选地，器件所用半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种，各结构可采用同种半导体材料或者不同种半导体材料相组合。
本发明通过引入屏蔽N型电荷存储层电场的P型埋层和与发射极金属等电位的分离栅电极，消除N型电荷存储层的掺杂浓度对器件击穿特性的影响，同时位于沟槽底部的厚分离栅介质层可以缓解电场集中，降低拐角处的电场峰值，进而提高器件的击穿电压和可靠性。因此可以进一步提高N型电荷存储层的浓度改善器件正向导通时的载流子分布，改善正向导通压降Vceon和关断损耗Eoff之间的折中关系。
另外，栅电极和分离栅电极位于同一个沟槽内，并且在沟槽的上方栅电极和分离栅电极沿Z轴方向间隔式排列。这可以有效的减小整个芯片的沟道密度，并且位于两个相邻的栅电极之间的分离栅电极和P型基区、P+发射区、N型电荷存储层、P型埋层可以形成一个寄生PMOS结构。当正向导通时，P型埋层和N型电荷存储层的电势会随着在集电极上施加的正向偏压的增大而增大，但是当P型埋层的电势增加到一定值PMOS就会开启，使得P型埋层和N型电荷存储层相当于和发射极短接并且他们的电势不再随着集电极电压的增加而增加，可以将部分栅极-集电极电容转变为栅极-发射极电容，有效的减小栅极-集电极电容。同时用分离栅电极将栅电极包裹住，很大程度抑制栅电极和漂移区之间的耦合作用，减小栅电容，尤其是栅极-集电极电容，提高器件开关速度，减小关断损耗。栅电容减小的同时能够减小器件的栅电荷，易于驱动，减小对驱动能力的要求，降低驱动损耗。在短路工况下，沟道密度的减小和沟道电势被钳位使得器件的饱和电流密度降低，从而获得宽的短路安全工作区(SCSOA)。另外，由于栅电极和分离栅电极位于同一个沟槽里，减小寄生PMOS和NMOS沟道的距离，提高PMOS的钳位效果，并且可以提高芯片内部的电流均匀性，提高器件的可靠性和反偏安全工作区(RBSOA)。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种三维沟槽电荷存储型IGBT，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其特征在于，其元胞结构包括：沿Y轴方向，从下至上依次层叠设置的背部集电极金属(11)、P型集电区(10)、N型场阻止层(9)和N-漂移区(8)；沿X轴方向，在N-漂移区(8)的顶层具有侧面相互接触的P型埋层(12)和沟槽结构；沿Y轴方向，所述P型埋层(12)的顶层具有从下至上依次层叠设置的N型电荷存储层(6)和P型基区(5)；沿Z轴方向，在P型基区(5)的顶层具有侧面相互接触的N+发射区(3)和P+发射区(4)，且所述N+发射区(3)与所述P+发射区(4)相间式分布；
沟槽结构的深度大于P型埋层12的结深，所述沟槽结构包括栅电极(71)、栅介质层(72)、分离栅电极(73)和分离栅介质层(74)；沿Z轴方向，所述栅电极(71)在所述分离栅电极(73)的顶层间隔式分布，所述栅电极(71)的长度小于或等于位于相邻栅电极(71)之间的所述分离栅电极(73)的长度，且栅电极(71)下表面的深度大于P型埋层(12)的结深，小于分离栅电极(73)下表面的深度；所述栅电极(71)和所述分离栅电极(73)通过所述栅介质层(72)相隔离；所述栅电极(71)与所述N+发射区(3)、P型基区(5)、N型电荷存储层(6)、P型埋层(12)以及N-漂移区(8)通过所述栅介质层(72)相连；所述分离栅电极(73)下表面的深度大于所述P型埋层(12)的结深；所述分离栅电极(73)与所述P+发射区(4)、P型基区(5)、N型电荷存储层(6)、P型埋层(12)以及N-漂移区(8)通过所述分离栅介质层(74)相连；所述分离栅介质层(74)的厚度大于或等于所述栅介质层(72)的厚度；
所述N+发射区(3)和P+发射区(4)上还具有发射极金属(1)，所述分离栅电极(73)与所述发射极金属(1)等电位。
2.一种三维沟槽电荷存储型IGBT，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其特征在于，其元胞结构包括：沿Y轴方向，从下至上依次层叠设置的背部集电极金属(11)、P型集电区(10)、N型场阻止层(9)和N-漂移区(8)；沿X轴方向，在N-漂移区(8)的顶层具有侧面相互接触的P型埋层(12)和沟槽结构；沿Y轴方向，所述P型埋层(12)的顶层具有从下至上依次层叠设置的N型电荷存储层(6)和P型基区(5)；沿Z轴方向，在P型基区(5)的顶层具有间隔式分布的N+发射区(3)，相邻N+发射区(3)之间具有P型基区(5)且N+发射区(3)和P型基区(5)的上表面齐平；
沟槽结构的深度大于P型埋层12的结深，所述沟槽结构包括栅电极(71)、栅介质层(72)、分离栅电极(73)和分离栅介质层(74)；沿Z轴方向，所述栅电极(71)在所述分离栅电极(73)的顶层间隔式分布，栅电极(71)的长度小于或等于位于相邻栅电极(71)之间的分离栅电极(73)的长度，且栅电极(71)下表面的深度大于P型埋层(12)的结深，小于分离栅电极(73)下表面的深度；所述栅电极(71)和所述分离栅电极(73)通过所述栅介质层(72)相隔离；所述栅电极(71)与所述N+发射区(3)、P型基区(5)、N型电荷存储层(6)、P型埋层(12)以及N-漂移区(8)通过所述栅介质层(72)相连；所述分离栅电极(73)下表面的深度大于所述P型埋层(12)的结深；所述分离栅电极(73)与所述P型基区(5)、N型电荷存储层(6)、P型埋层(12)以及N-漂移区(8)通过所述分离栅介质层(74)相连；所述分离栅介质层(74)的厚度大于或等于所述栅介质层(72)的厚度；
所述N+发射区(3)上具有发射极金属(1)，相邻N+发射区(3)之间的P型基区(5)上具有肖特基接触金属(2)，所述分离栅电极(73)和肖特基接触金属(2)与所述发射极金属(1)等电位。
3.根据权利要求1或权利要求2所述的一种三维沟槽电荷存储型IGBT，其特征在于，还包括浮空P型掺杂区(13)；沿X轴方向，浮空P型掺杂区(13)位于所述沟槽结构的一侧，所述浮空P型掺杂区(13)通过所述栅介质层(72)与所述栅电极(71)相隔离，同时通过所述分离栅介质层(74)与所述分离栅电极(73)相隔离。
4.根据权利要求3所述的一种三维沟槽电荷存储型IGBT，其特征在于，沿X轴方向，所述栅电极(71)加上所述栅介质层(72)的宽度小于所述沟槽结构的宽度，所述栅介质层(72)与所述浮空P型掺杂区(13)之间具有所述分离栅电极(73)，所述分离栅电极(73)通过所述分离栅介质层(74)与所述浮空P型掺杂区(13)相连。
5.根据权利要求1或权利要求2所述的一种三维沟槽电荷存储型IGBT，其特征在于，所述N型电荷存储层(6)的掺杂浓度从靠近所述沟槽结构的区域到远离所述沟槽结构的区域是渐变的，其中靠近所述沟槽结构的区域的掺杂浓度低，远离所述沟槽结构的区域的掺杂浓度高。
6.根据权利要求1或权利要求2所述的一种三维沟槽电荷存储型IGBT，其特征在于，所述沟槽结构的底部还具有P型层(16)。
7.根据权利要求4所述的一种三维沟槽电荷存储型IGBT，其特征在于，所述N-漂移区(8)中具有侧面相互接触的超结P柱(14)和超结N柱(15)；所述超结P柱(14)和所述超结N柱(15)满足电荷平衡要求，所述沟槽结构的第一部分和所述P型埋层(12)位于所述超结N柱(15)上，所述沟槽结构的第二部分和所述浮空P型掺杂区(13)位于所述超结P柱(14)上。
8.根据权利要求1或权利要求2所述的一种三维沟槽电荷存储型IGBT，其特征在于，器件所用的半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种。
9.一种三维沟槽电荷存储型IGBT的制作方法，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其特征在于，包括以下步骤：
步骤1：选取轻掺杂的FZ硅片用以形成器件的N-漂移区(8)；
步骤2：在所述FZ硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入P型杂质在所述N-漂移区(8)的上方制得P型埋层(12)；通过离子注入N型杂质在P型埋层(12)的上表面制得N型电荷存储层(6)；在N型电荷存储层(6)的上表面通过离子注入P型杂质并退火处理制得P型基区(5)；
步骤3：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，从而沿X轴方向，在N-漂移区(8)的顶层一侧上刻蚀形成分离栅沟槽，分离栅沟槽的深度大于P型埋层(12)的结深；
步骤4：在所述分离栅沟槽的底部和侧壁形成分离栅介质层(74)，再在所述分离栅介质层(74)上淀积多晶硅形成分离栅电极(73)；
步骤5：在硅片表面淀积保护层，光刻出窗口，刻蚀部分所述多晶硅和分离栅介质层，从而沿Z轴方向，在分离栅沟槽的顶层上形成间隔式分布的栅沟槽，栅沟槽之间存在分离栅电极(73)，所述栅沟槽的深度大于所述P型埋层(12)的结深；
步骤6：在所述栅沟槽的底部和侧壁形成栅介质层(72)，再在所述栅介质层(72)上淀积多晶硅形成栅电极(71)，所述栅电极(71)与所述分离栅电极(73)通过栅介质层(72)隔离，栅介质层(72)的厚度小于或等于分离栅介质层(74)的厚度；
步骤7：通过光刻和离子注入工艺，在P型基区(5)的顶层分别注入N型杂质和P型杂质，从而沿Z轴方向，在P型基区(5)的顶层形成交替并排设置且侧面相互接触的N+发射区(3)和P+发射区(4)；沿X轴方向，所述N+发射区(3)的一侧通过栅介质层(72)与栅电极(71)相连，所述P+发射区(4)的一侧通过分离栅介质层(74)与分离栅电极(73)相连；
步骤8：在器件表面淀积金属，并采用光刻和刻蚀工艺在N+发射区(3)和P+发射区(4)上形成发射极金属(1)；
步骤9：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并通过多次激光退火制作器件的N型场阻止层(9)；
步骤10：在N型场阻止层(9)背面注入P型杂质形成P型集电区(10)，通过多次激光退火进行离子激活；再在背面淀积金属形成集电极金属(11)。
10.根据权利要求1或权利要求2所述的一种三维沟槽电荷存储型IGBT的制作方法，其特征在于，N-漂移区(8)的掺杂浓度为1014～1015个/cm3，或，P型埋层(12)的掺杂浓度为1015～1016/cm3，或，N型电荷存储层(6)的掺杂浓度为1015～1017/cm3，或，P型基区(5)的掺杂浓度为1016～1017/cm3。
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