CN113808943A - 超结功率器件及其制备方法 - Google Patents

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王欢
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Abstract

本发明提供一种超结功率器件及其制备方法，可在形成第一导电类型外延层之后通过添加超结掩膜版、形成第二导电类型阱之前或之后通过阱掩膜版，及在形成接触结构之前或之后通过接触掩膜版，即可形成包括元胞区第二导电类型浮岛及终端区第二导电类型浮岛，及终端区第二导电类型柱及终端区第二导电类型柱，无需进行多次外延工艺，且无需进行深沟道刻蚀，制备工艺简单，成本低，成品率及可靠性较高；元胞区第二导电类型浮岛及元胞区第二导电类型柱，可提高功率器件的击穿电压，降低米勒电容和输入电容，降低导通电阻，且终端区第二导电类型浮岛及终端区第二导电类型柱可提高终端耐压结构功效，减小终端所需的面积，以减小高压器件的整体面积。

Description

超结功率器件及其制备方法
技术领域
本发明属于半导体器件领域，涉及一种超结功率器件及其制备方法。
背景技术
在功率器件领域，VDMOSFET(Vertical Double Diffused Metal OxideSemiconductor Field Effect Transistor，垂直双扩散金属氧化物场效应晶体管)因其工作频率高、热稳定性好及驱动电路简单等优点而被广泛应用。其中，击穿电压(BV)与导通电阻(Ron)是功率器件中两个最重要的性能参数，对于这两个性能参数，普遍的设计要求是功率器件不仅要具有高的击穿电压，而且也要具有低的导通电阻，以降低功耗。
传统的功率器件的击穿电压和导通电阻的制约关系阻碍了器件性能的进一步提高，因此在传统VDMOSFET器件的漂移区引入超结结构(Super Junction)，形成超结晶体管(Super Junction MOS，简称SJMOS)，以优化击穿电压和导通电阻的折衷关系，以其导通电阻小、导通速度快和开关损耗低等优点，引起了业界的广泛关注。
现有的关于超结结构的形成方法，通常采用在外延层中进行深沟道刻蚀和回填技术，或在外延层中进行多次外延和植入掺杂，以形成超结结构，从而基于电荷共享效应来提高BV，从而在保持相同的BV时，外延层的掺杂浓度可以显著增加，以在相同的BV下，即可获得较低的Ron。然而，当在外延层中，通过深沟道刻蚀和回填技术，形成超结结构时，由于BV在很大程度上取决于沟槽的深度和电荷共享的精准度，深度越大，BV越高，而深沟槽会加大沟槽的深宽比，从而加大回填工艺的难度，可能导致应力、缺陷和均匀性等问题，进而影响器件的成品率和可靠性；而通过多次外延和植入掺杂的方式形成超结结构时，制备工艺较复杂，且成本较高。
功率器件由元胞区和终端区组成，元胞区主要作为芯片的通流区域，终端区环绕整体元胞区则作为耐压结构。通常终端区的耐压比元胞区差，所以需要足够大的终端区耐压结构。终端耐压结构功效越高，终端结构所需的面积越小，所以终端耐压结构的功效直接影响高压器件的整体面积。
现有的终端结构主要包括场板(FP)、终端扩展结构(JTE)、浮动保护环结构(FGR)、深沟槽介质终端(DT)和深沟槽环终端结构等，该终端结构的宽度通常较大，在制备过程中需要额外添加掩膜版或材料，制备工艺复杂，成本较高。
因此，提供一种新型的超结功率器件及其制备方法，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超结功率器件及其制备方法，用于解决现有技术中，超结功率器件所存在的应力、缺陷、均匀性、工艺复杂、成本较高以及终端耐压结构功效低，终端所需的面积大，影响高压器件的整体面积的问题。
为实现上述目的及其他相关目的，本发明提供一种超结功率器件的制备方法，包括以下步骤：
形成第一导电类型外延层，所述第一导电类型外延层包括元胞区和终端区，所述终端区环绕在所述元胞区周侧；
于所述第一导电类型外延层内形成元胞区沟槽栅极结构,所述元胞区沟槽栅极结构包括栅氧化层及栅极导电层；
通过阱掩膜版，于所述第一导电类型外延层内，形成第二导电类型阱，所述第二导电类型阱包括元胞区第二导电类型阱及终端区第二导电类型阱；
通过源掩膜版，于所述元胞区第二导电类型阱内，形成元胞区第一导电类型源；
通过接触掩膜版，形成接触结构，所述接触结构包括元胞区接触结构及终端区接触结构，所述元胞区接触结构贯穿所述元胞区第一导电类型源，且与所述元胞区第二导电类型阱相接触，所述终端区接触结构与所述终端区第二导电类型阱相接触；
形成第二导电类型浮岛，所述第二导电类型浮岛位于所述第一导电类型外延层内，且所述第二导电类型浮岛的上表面及下表面均与所述第一导电类型外延层相接触，其中，所述第二导电类型浮岛包括元胞区第二导电类型浮岛及终端区第二导电类型浮岛；
形成第二导电类型柱，所述第二导电类型柱位于所述第一导电类型外延层内，并位于所述第二导电类型浮动的正上方，且与所述第二导电类型阱相接触，其中，所述第二导电类型柱包括元胞区第二导电类型柱及终端区第二导电类型柱。
可选地，在形成所述第一导电类型外延层之后，在所述第一导电类型外延层的表面上形成超结掩膜版，并通过所述超结掩膜版，在所述第一导电类型外延层内注入第二导电类型杂质，以依次形成所述第二导电类型浮岛及第二导电类型柱。
可选地，在形成所述第二导电类型阱之前或之后，通过所述阱掩膜版，在所述第一导电类型外延层内注入第二导电类型杂质，以依次形成所述第二导电类型浮岛及第二导电类型柱。
可选地，在形成所述接触结构之前或之后，通过所述接触掩膜版，在所述第一导电类型外延层内注入第二导电类型杂质，以依次形成所述第二导电类型浮岛及第二导电类型柱。
可选地，形成的所述第二导电类型浮岛与形成的所述第二导电类型柱之间的所述第一导电类型外延层的厚度范围大于0.1μm。
可选地，所述第一导电类型为n型，所述第二导电类型为p型；或所述第一导电类型为p型，所述第二导电类型为n型。
可选地，还包括通过所述源掩膜版，于所述终端区第二导电类型阱内，形成终端区第一导电类型源的步骤，且所述终端区接触结构贯穿所述终端区第一导电类型源。
可选地，形成所述接触结构的步骤包括：
通过所述接触掩膜版，形成贯穿所述元胞区第一导电类型源的元胞区接触沟槽及贯穿所述终端区第一导电类型源的终端区接触沟槽；
通过所述接触掩膜版，形成元胞区第二导电类型接触及终端区第二导电类型接触；
通过所述接触掩膜版，形成填充所述元胞区接触沟槽的元胞区金属接触及填充所述终端区接触沟槽的终端区金属接触。
可选地，还包括于所述终端区形成场板及场限环中的一种或组合的步骤。
可选地，还包括在所述第一导电类型外延层的下表面形成第一导电类型缓冲层的步骤。
可选地，还包括在所述第一导电类型外延层的下表面形成第二导电类型注入层的步骤。
本发明还提供一种超结功率器件，所述超结功率器件包括：
第一导电类型外延层，包括元胞区和终端区，所述终端区环绕在所述元胞区周侧；
第二导电类型阱，位于所述第一导电类型外延层内，所述第二导电类型阱包括元胞区第二导电类型阱及终端区第二导电类型阱；
元胞区第一导电类型源，位于所述元胞区第二导电类型阱内；
元胞区沟槽栅极结构，所述元胞区沟槽栅极结构包括栅氧化层及栅极导电层，所述元胞区沟槽栅极结构位于所述第一导电类型外延层内，且贯穿所述元胞区第一导电类型源及元胞区第二导电类型阱；
接触结构，包括元胞区接触结构及终端区接触结构，所述元胞区接触结构贯穿所述元胞区第一导电类型源，且与所述元胞区第二导电类型阱相接触，所述终端区接触结构与所述终端区第二导电类型阱相接触；
第二导电类型浮岛，位于所述第一导电类型外延层内，且所述第二导电类型浮岛的上表面及下表面均与所述第一导电类型外延层相接触，其中，所述第二导电类型浮岛包括元胞区第二导电类型浮岛及终端区第二导电类型浮岛；
第二导电类型柱，位于所述第一导电类型外延层内，并位于所述第二导电类型浮岛的正上方，且与所述第二导电类型阱相接触，其中，所述第二导电类型柱包括元胞区第二导电类型柱及终端区第二导电类型柱。
可选地，所述元胞区第二导电类型浮岛与所述元胞区第二导电类型柱具有相同的宽度；所述终端区第二导电类型浮岛与所述终端区第二导电类型柱具有相同的宽度。
可选地，所述第二导电类型浮岛与所述第二导电类型柱之间的所述第一导电类型外延层的厚度范围大于0.1μm。
可选地，所述第一导电类型为n型，所述第二导电类型为p型；或所述第一导电类型为p型，所述第二导电类型为n型。
可选地，还包括终端区第一导电类型源，所述终端区第一导电类型源位于所述终端区第二导电类型阱内，且所述终端区接触结构贯穿所述终端区第一导电类型源。
可选地，所述终端区还包括场板及场限环中的一种或组合。
可选地，所述第一导电类型外延层的下表面还包括第一导电类型缓冲层。
可选地，所述第一导电类型外延层的下表面还包括第二导电类型注入层。
如上所述，本发明的超结功率器件及其制备方法，具有以下有益效果：
在制备超结功率器件时，可在形成第一导电类型外延层之后通过添加超结掩膜版、在形成第二导电类型阱之前或之后直接通过阱掩膜版，以及在形成接触结构之前或之后直接通过接触掩膜版，即可在第一导电类型外延层内注入第二导电类型杂质，以依次形成第二导电类型浮岛及第二导电类型柱，其中，第二导电类型浮岛包括元胞区第二导电类型浮岛及终端区第二导电类型浮岛，第二导电类型柱包括元胞区第二导电类型柱及终端区第二导电类型柱，该制备工艺无需进行多次外延工艺，且无需进行深沟道刻蚀，因此制备工艺简单、成本低，且成品率及可靠性较高。
元胞区第二导电类型浮岛及元胞区第二导电类型柱，在断路状态，均有助于第一导电类型外延层中的漂移区的电荷共享效应，从而可提高功率器件的击穿电压，降低米勒电容和输入电容；在导通状态，元胞区第二导电类型浮岛及元胞区第二导电类型柱，可使得第一导电类型外延层中的漂移区具有较高的掺杂浓度，以显著地传导电流和降低VDMOSFET器件的导通电阻，且由于元胞区第二导电类型浮岛及元胞区第二导电类型柱之间具有第一导电类型外延层，从而可在第一导电类型外延层内形成额外的三极管，以进一步的降低IGBT器件的导通电阻；同时，终端区第二导电类型浮岛及终端区第二导电类型柱可起到分压器的作用，提高终端耐压结构功效，减小终端所需的面积，以减小高压器件的整体面积。
附图说明
图1显示为本发明中超结功率器件的制备工艺流程图。
图2显示为实施例一中超结功率器件的制备工艺流程图。
图3显示为实施例一中超结功率器件的结构示意图。
图4显示为实施例一中超结VDMOSFET器件的结构示意图。
图5显示为实施例一中超结IGBT器件的结构示意图。
图6显示为实施例二中超结功率器件的制备工艺流程图。
图7显示为实施例二中超结功率器件的结构示意图。
图8显示为实施例二中超结VDMOSFET器件的结构示意图。
图9显示为实施例二中超结IGBT器件的结构示意图。
图10显示为实施例三中超结功率器件的制备工艺流程图。
图11显示为实施例三中超结功率器件的结构示意图。
图12显示为实施例三中超结VDMOSFET器件的结构示意图。
图13显示为实施例三中超结IGBT器件的结构示意图。
元件标号说明
101、201、301 第一导电类型衬底
102、202、302 第一导电类型外延层
1031、2031、3031 元胞区第二导电类型阱
1032、2032、3032 终端区第二导电类型阱
1041、2041、3041 元胞区第一导电类型源
1042、2042、3042 终端区第一导电类型源
1051、2051、3051 元胞区接触结构
1052、2052、3052 终端区接触结构
3051a、3052a 第二导电类型接触
3051b、3052b 金属接触
1061、2061、3061 元胞区第二导电类型浮岛
1062、2062、3062 终端区第二导电类型浮岛
1071、2071、3071 元胞区第二导电类型柱
1072、2072、3072 终端区第二导电类型柱
1081、2081、3081 栅氧化层
109、209、309 栅极导电层
110、210、310 场板
120、220、320 第二导电类型注入层
330 第一导电类型缓冲层
A 元胞区
B 终端区
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
关于超结功率器件的制备可参阅图1，其中，形成第二导电类型浮岛及第二导电类型柱的步骤较为灵活，可根据具体的需要进行选择，以下将通过具体的实施例进行解释说明。
实施例一
参阅图2，本实施例提供一种在元胞区具有元胞区第二导电类型浮岛及元胞区第二导电类型柱，同时在终端区具有终端区第二导电类型浮岛及终端区第二导电类型柱的超结功率器件的制备方法，其中，参阅图3～图5，显示为形成所述超结功率器件的结构示意图。
本实施例，通过在形成第一导电类型外延层之后添加超结掩膜版，并以所述超结掩膜版作为掩膜，以在所述第一导电类型外延层内直接注入第二导电类型杂质，从而可在元胞区依次形成具有相同宽度的元胞区第二导电类型浮岛及元胞区第二导电类型柱，以及同时可在终端区依次形成具有相同宽度的终端区第二导电类型浮岛及终端区第二导电类型柱，该制备工艺无需进行多次外延工艺，且无需进行深沟道刻蚀，因此制备工艺简单、成本低，成品率及可靠性较高，且可有效提高终端耐压结构功效，减小终端所需的面积，以减小高压器件的整体面积。
需要说明的是，本实施例中关于第一导电类型所采用的为n型，第二导电类型为p型，但并非局限于此，在另一实施例中，所述第一导电类型也可为p型，以及所述第二导电类型也可为n型，此处不作过分限制。
参阅图2，具体制备工艺步骤包括：
提供第一导电类型衬底101；
于所述第一导电类型衬底101上形成第一导电类型外延层102，所述第一导电类型外延层102包括元胞区A和终端区B，所述终端区B环绕在所述元胞区A周侧；
在所述第一导电类型外延层102的表面上形成超结掩膜版；
通过所述超结掩膜版，在所述第一导电类型外延层102内注入第二导电类型杂质，形成第二导电类型浮岛，所述第二导电类型浮岛位于所述第一导电类型外延层102内，且所述第二导电类型浮岛的上表面及下表面均与所述第一导电类型外延层102相接触，其中，所述第二导电类型浮岛包括元胞区第二导电类型浮岛1061及终端区第二导电类型浮岛1062；
通过所述超结掩膜版，在所述第一导电类型外延层102内注入第二导电类型杂质，形成第二导电类型柱，所述第二导电类型柱位于所述第一导电类型外延层102内，并位于所述第二导电类型浮岛的正上方，其中，所述第二导电类型柱包括元胞区第二导电类型柱1071及终端区第二导电类型柱1072；
于所述第一导电类型外延层102内形成元胞区沟槽栅极结构,所述元胞区沟槽栅极结构包括栅氧化层1081及栅极导电层109；
通过阱掩膜版，于所述第一导电类型外延层102内，形成第二导电类型阱，所述第二导电类型阱位于所述第二导电类型柱的上方，且与所述第二导电类型柱相接触，包括元胞区第二导电类型阱1031及终端区第二导电类型阱1032；
通过源掩膜版，于所述元胞区第二导电类型阱1031内，形成元胞区第一导电类型源1041；
通过接触掩膜版，形成接触结构，所述接触结构包括元胞区接触结构1051及终端区接触结构1052，所述元胞区接触结构1051贯穿所述元胞区第一导电类型源1041，且与所述元胞区第二导电类型阱1031相接触，所述终端区接触结构1052与所述终端区第二导电类型阱1032相接触。
具体的，首先，提供所述第一导电类型衬底101，所述第一导电类型衬底101的材质可为硅(Si)、锗硅(SiGe)、氮化镓(GaN)或碳化硅(SiC)等掺杂半导体材料。
接着，在所述第一导电类型衬底101上，通过外延(epi)生长形成所述第一导电类型外延层102，所述第一导电类型外延层102包括元胞区A和终端区B，所述终端区B环绕在所述元胞区A周侧。
接着，在所述第一导电类型外延层102的表面上形成所述超结掩膜版。
具体的，可在所述第一导电类型外延层102的表面上，沉积硬掩膜材料层，其中，沉积方法可包括化学气相沉积，所述硬掩膜材料层可为二氧化硅层，但并非局限于此。接着，可在所述硬掩膜材料层的表面，通过光刻工艺，形成定义所述第二导电类型浮岛及第二导电类型柱的图形化光刻胶层，并通过干法刻蚀工艺，以所述光刻胶层作为刻蚀掩膜，对所述硬掩膜材料层进行干法刻蚀，以形成具有所述第二导电类型浮岛及第二导电类型柱图案的超结掩膜版。
接着，通过所述超结掩膜版，在所述第一导电类型外延层102内注入第二导电类型杂质，形成所述第二导电类型浮岛，包括所述元胞区第二导电类型浮岛1061及终端区第二导电类型浮岛1062，其中，通过所述元胞区第二导电类型浮岛1061，可使得功率器件在断路状态时，有助于所述第一导电类型外延层102中的漂移区的电荷共享效应，从而可提高功率器件的击穿电压，降低米勒电容和输入电容；且在导通状态，所述元胞区第二导电类型浮岛1061，可使得所述第一导电类型外延层102中的漂移区具有较高的掺杂浓度，以显著地传导电流和降低器件的导通电阻；同时，所述终端区第二导电类型浮岛1062可起到分压器的作用，提高终端耐压结构功效，减小终端所需的面积，以减小高压器件的整体面积。
接着，通过所述超结掩膜版，在所述第一导电类型外延层102内注入第二导电类型杂质，形成所述第二导电类型柱，包括元胞区第二导电类型柱1071及终端区第二导电类型柱1072，其中，通过所述元胞区第二导电类型柱1071，可使得功率器件在断路状态时，有助于所述第一导电类型外延层102中的漂移区的电荷共享效应，从而可提高功率器件的击穿电压，降低米勒电容和输入电容；且在导通状态，通过所述元胞区第二导电类型柱1071，可使得所述第一导电类型外延层102中的漂移区具有较高的掺杂浓度，以显著地传导电流和降低器件的导通电阻；同时，所述终端区第二导电类型柱1072可起到分压器的作用，提高终端耐压结构功效，减小终端所需的面积，以减小高压器件的整体面积。
其中，形成所述第二导电类型浮岛及第二导电类型柱的先后顺序，此处不作过分限制，为降低工艺复杂度，所述第二导电类型浮岛及第二导电类型柱的掺杂浓度可相同，掺杂注入源可采用B11，但并非局限于此。由于本实施例中，所述第二导电类型浮岛及第二导电类型柱采用同一所述超结掩膜版制备形成，从而所述元胞区第二导电类型浮岛1061及元胞区第二导电类型柱1071具有相同的宽度，所述终端区第二导电类型浮岛1062及终端区第二导电类型柱1072具有相同的宽度。
作为示例，形成的所述第二导电类型浮岛与形成的所述第二导电类型柱之间的所述第一导电类型外延层102的厚度范围大于0.1μm，以在所述第二导电类型柱与所述第二导电类型浮岛之间形成pnp三极管，从而可进一步的降低IGBT器件的导通电阻。
接着，在所述第一导电类型外延层102内，形成所述元胞区沟槽栅极结构。
具体的，所述元胞区沟槽栅极结构可缩小功率器件的单元面积，其中，制备所述元胞区沟槽栅极结构的步骤可包括：
对所述第一导电类型外延层102进行刻蚀，以形成元胞区栅极沟槽；
采用热氧生长工艺，在所述元胞区栅极沟槽的表面上生长一层覆盖所述元胞区栅极沟槽的底部及侧壁的所述栅氧化层1081；
在所述元胞区栅极沟槽中沉淀多晶硅，以形成所述栅极导电层109。
其中，通过所述元胞区沟槽栅极结构可缩小功率器件的单元面积，所述元胞区沟槽栅极结构的制备方法并非局限于此，还可根据需要选择分栅结构，具体制备工艺及结构此处不作限制。
接着，通过阱掩膜版，于所述第一导电类型外延层102内，形成第二导电类型阱，所述第二导电类型阱位于所述第二导电类型柱的上方，且与所述第二导电类型柱相接触，包括元胞区第二导电类型阱1031及终端区第二导电类型阱1032。
接着，通过源掩膜版，于所述元胞区第二导电类型阱1031内，形成元胞区第一导电类型源1041。
接着，通过接触掩膜版，形成接触结构，所述接触结构包括元胞区接触结构1051及终端区接触结构1052，所述元胞区接触结构1051贯穿所述元胞区第一导电类型源1041，且与所述元胞区第二导电类型阱1031相接触，所述终端区接触结构1052与所述终端区第二导电类型阱1032相接触。
作为示例，在形成所述元胞区第一导电类型源1041时，还包括通过所述源掩膜版，于所述终端区第二导电类型阱1032内，形成终端区第一导电类型源1042的步骤。
具体的，如图3，本实施例中，所述接触结构通过在所述第二导电类型阱内注入第二导电类型杂质形成，以使所述第一导电类型源短接，以进一步的降低导通电阻，其中，所述接触结构包括所述元胞区接触结构1051及终端区接触结构1052，且所述元胞区接触结构1051短路连接所述元胞区第一导电类型源1041，并与所述元胞区第二导电类型阱1031相接触，所述终端区接触结构1052贯穿所述元胞区第一导电类型源1042，且与所述终端区第二导电类型阱1032相接触，但并非局限于此，所述接触结构也可采用沟槽接触结构，即可包括位于所述第二导电类型阱内的第二导电类型接触及与所述第二导电类型接触相接触的金属接触，如金属W，以进一步的降低导通电阻，且可缩小传统平面接触结构的面积。其中，关于所述沟槽接触结构将在后续的实施例中进行介绍，此处暂不做介绍。
接着，还可包括形成源极金属层及漏极金属层的步骤，以形成VDMOSFET器件。其中，关于所述超结功率器件的形成步骤的顺序，可根据具体的需要进行选择，此处不作过分限制。进一步的，栅极结构也可采用分栅结构，此处不作过分限制。
作为示例，还包括于所述终端区B形成场板110及场限环中的一种或组合的步骤。
具体的，参阅图4，本实施例中，所述终端区B包括场板110，且所述场板110采用偏置场板，但并非局限于此，所述终端区B还可包括浮空场板或场限环结构等，此处不作过分限制，以进一步的提高终端耐压结构功效，减小终端所需的面积，以减小高压器件的整体面积。
作为示例，还包括在所述第一导电类型外延层102的下表面形成第一导电类型缓冲层的步骤。
具体的，所述第一导电类型缓冲层的掺杂浓度可以介于所述第一导电类型衬底101和所述第一导电类型外延层102的掺杂浓度之间，以通过所述第一导电类型缓冲层，在所述VDMOSFET器件中，可防止高温工艺过程中，所述第一导电类型衬底101的杂质原子扩散至所述第一导电类型外延层102内，避免所述第一导电类型外延层102的掺杂浓度提高而导致所述超结功率器件的击穿电压降低，且可通过所述第一导电类型衬底101，解决器件在关断时的拖尾电流问题。
参阅图5，本实施例还提供一种制备IGBT器件的方法，其与图4中的制备所述VDMOSFET器件的主要区别在于，添加了额外的第二导电类型注入层120。具体可通过CMP去除所述第一导电类型衬底101，并通过注入第二导电类型杂质，以形成所述第二导电类型注入层120，但并非局限于此。
参阅图3，本实施例还提供一种超结功率器件，所述超结功率器件可采用上述方法制备，但并非局限于此。
具体的，所述超结功率器件包括第一导电类型外延层102、元胞区沟槽栅极结构、第二导电类型阱、第一导电类型源、接触结构、第二导电类型浮岛及第二导电类型柱。其中，所述第一导电类型外延层102包括元胞区A和终端区B，所述终端区B环绕在所述元胞区A周侧；所述第二导电类型阱位于所述第一导电类型外延层102内，所述第二导电类型阱包括元胞区第二导电类型阱1031及终端区第二导电类型阱1032；元胞区第一导电类型源1041位于所述元胞区第二导电类型阱1031内；所述元胞区沟槽栅极结构位于所述第一导电类型外延层102内，包括栅氧化层1081及栅极导电层109，且所述元胞区沟槽栅极结构贯穿所述元胞区第一导电类型源区1041及元胞区第二导电类型阱区1031；所述接触结构包括元胞区接触结构1051及终端区接触结构1052，所述元胞区接触结构1051贯穿所述元胞区第一导电类型源1041，且与所述元胞区第二导电类型阱1031相接触，所述终端区接触结构1052与所述终端区第二导电类型阱1032相接触；所述第二导电类型浮岛位于所述第一导电类型外延层102内，且所述第二导电类型浮岛的上表面及下表面均与所述第一导电类型外延层102相接触，其中，所述第二导电类型浮岛包括元胞区第二导电类型浮岛1061及终端区第二导电类型浮岛1062；所述第二导电类型柱，位于所述第一导电类型外延层102内，并位于所述第二导电类型浮岛的正上方，且与所述第二导电类型阱相接触，其中，所述第二导电类型柱包括元胞区第二导电类型柱1071及终端区第二导电类型柱1072。
作为示例，所述元胞区第二导电类型浮岛1061与所述元胞区第二导电类型柱1071具有相同的宽度；所述终端区第二导电类型浮岛1062与所述终端区第二导电类型柱1072具有相同的宽度。
本实施例的位于所述元胞区A的所述元胞区第二导电类型浮岛1061及元胞区第二导电类型柱1071，在断路状态，均有助于所述第一导电类型外延层102中的漂移区的电荷共享效应，从而可提高功率器件的击穿电压，降低米勒电容和输入电容；在导通状态，所述元胞区第二导电类型浮岛1061及元胞区第二导电类型柱1071，可使得所述第一导电类型外延层102中的漂移区具有较高的掺杂浓度，以显著地传导电流和降低导通电阻，且由于所述元胞区第二导电类型浮岛1061及元胞区第二导电类型柱1071之间具有所述第一导电类型外延层102，从而可在所述第一导电类型外延层102内形成额外的三极管，可进一步的降低IGBT器件的导通电阻；同时，位于所述终端区B的终端区第二导电类型浮岛1062及终端区第二导电类型柱1072可起到分压器的作用，提高终端耐压结构功效，减小终端所需的面积，以减小高压器件的整体面积。
作为示例，所述第二导电类型浮岛与所述第二导电类型柱之间的所述第一导电类型外延层102的厚度范围大于0.1μm，如可为1μm、5μm等，此处不作过分限制。
作为示例，还包括终端区第一导电类型源1042，所述终端区第一导电类型源1042位于所述终端区第二导电类型阱1032内，且所述终端区接触结构1052贯穿所述终端区第一导电类型源1042。
作为示例，所述终端区B还包括场板110及场限环中的一种或组合的步骤。
具体的，参阅图4，本实施例中，所述终端区B包括场板110，且所述场板110采用偏置场板，但并非局限于此，所述终端区B还可包括浮空场板或场限环结构等，此处不作过分限制，以进一步的提高终端耐压结构功效，减小终端所需的面积，以减小高压器件的整体面积。
作为示例，所述第一导电类型外延层102的下表面还可包括第一导电类型缓冲层，以避免高温工艺过程中，所述第一导电类型衬底101的杂质原子扩散至所述第一导电类型外延层102内，以避免所述第一导电类型外延层102的杂质浓度的提高，而导致所述超结功率器件的击穿电压降低，且可通过所述第一导电类型缓冲层，解决器件在关断时的拖尾电流问题。
作为示例，所述第一导电类型外延层102的下表面还包括第二导电类型注入层120。
具体的，还可包括源极金属层及漏极金属层，以形成VDMOSFET器件，以及参阅图5，还可包括添加所述第二导电类型注入层120，以形成IGBT器件。进一步的，栅极结构也可采用分栅结构，此处不作过分限制。
实施例二
参阅图6，本实施例还提供另一种同时具有第二导电类型浮岛及第二导电类型柱的超结功率器件的制备方法，其中，参阅图7～图9，显示为形成的所述超结功率器件的结构示意图。与实施例一的不同之处主要在于，本实施例中，在形成所述第二导电类型阱之前或之后，通过所述阱掩膜版，在所述第一导电类型外延层内注入第二导电类型杂质，以依次形成与所述元胞区第二导电类型阱具有相同宽度的所述元胞区第二导电类型浮岛及元胞区第二导电类型柱，以及依次形成与所述终端区第二导电类型阱具有相同宽度的所述终端区第二导电类型浮岛及终端区第二导电类型柱。
本实施例，直接通过所述阱掩膜版，在所述第一导电类型外延层内直接注入第二导电类型杂质，以在元胞区依次形成具有相同宽度的元胞区第二导电类型浮岛及元胞区第二导电类型柱，同时可在终端区依次形成具有相同宽度的终端区第二导电类型浮岛及终端区第二导电类型柱，该制备工艺无需进行多次外延工艺，无需进行深沟道刻蚀，且无需额外添加掩膜版，因此制备工艺简单、成本低，且成品率及可靠性较高，且可有效提高终端耐压结构功效，减小终端所需的面积，以减小高压器件的整体面积。
需要说明的是，本实施例中关于第一导电类型所采用的为n型，第二导电类型为p型，但并非局限于此，在另一实施例中，所述第一导电类型也可为p型，以及所述第二导电类型也可为n型。
参阅图6，具体制备工艺步骤可包括：
提供第一导电类型衬底201；
于所述第一导电类型衬底201上形成第一导电类型外延层202，所述第一导电类型外延层202包括元胞区A和终端区B，所述终端区B环绕在所述元胞区A周侧；
于所述第一导电类型外延层202内形成元胞区沟槽栅极结构,所述元胞区沟槽栅极结构包括栅氧化层2081及栅极导电层209；
形成阱掩膜版；
通过所述阱掩膜版，于所述第一导电类型外延层202内注入第二导电类型杂质，形成第二导电类型浮岛，所述第二导电类型浮岛位于所述第一导电类型外延层202内，且所述第二导电类型浮岛的上表面及下表面均与所述第一导电类型外延层202相接触，其中，所述第二导电类型浮岛包括元胞区第二导电类型浮岛2061及终端区第二导电类型浮岛2062；
通过所述阱掩膜版，于所述第一导电类型外延层202内注入第二导电类型杂质，形成第二导电类型柱，所述第二导电类型柱位于所述第一导电类型外延层内202，并位于所述第二导电类型浮岛的正上方，其中，所述第二导电类型柱包括元胞区第二导电类型柱2071及终端区第二导电类型柱2072；
通过所述阱掩膜版，于所述第一导电类型外延层202内，形成第二导电类型阱，且所述第二导电类型柱与所述第二导电类型阱相接触，包括元胞区第二导电类型阱2031及终端区第二导电类型阱2032；
通过源掩膜版，于所述元胞区第二导电类型阱2031内，形成元胞区第一导电类型源2041；
通过接触掩膜版，形成接触结构，所述接触结构包括元胞区接触结构2051及终端区接触结构2052，所述元胞区接触结构2051贯穿所述元胞区第一导电类型源2041，且与所述元胞区第二导电类型阱2031相接触，所述终端区接触结构2052与所述终端区第二导电类型阱2032相接触。
具体的，通过所述元胞区沟槽栅极结构可缩小功率器件的单元面积，所述元胞区沟槽栅极结构还可根据需要选择分栅结构，具体制备工艺及结构此处不作限制。通过所述阱掩膜版形成所述第二导电类型浮岛、第二导电类型柱及第二导电类型阱的顺序并非局限于此，如所述第二导电类型浮岛及第二导电类型柱也可在形成所述第二导电类型阱之后，通过所述阱掩膜版进行注入形成，具体可根据需要进行顺序的调整。所述第二导电类型浮岛及第二导电类型柱的作用，可参阅实施例一，此处不再赘述。
作为示例，形成的所述第二导电类型浮岛与形成的所述第二导电类型柱之间的所述第一导电类型外延层202的厚度范围大于0.1μm，如可为1μm、5μm等，此处不作过分限制。
作为示例，在形成所述元胞区第一导电类型源2041时，还包括通过所述源掩膜版，于所述终端区第二导电类型阱2032内，形成终端区第一导电类型源2042的步骤。
具体的，如图7，本实施例中，所述接触结构通过在所述第二导电类型阱内注入第二导电类型杂质形成，以使所述第一导电类型源短接，以进一步的降低导通电阻，其中，所述接触结构包括所述元胞区接触结构2051及终端区接触结构2052，且所述元胞区接触结构2051贯穿所述元胞区第一导电类型源2041，并与所述元胞区第二导电类型阱2031相接触，所述终端区接触结构2052贯穿所述元胞区第一导电类型源2042，且与所述终端区第二导电类型阱2032相接触。
接着，还可包括形成源极金属层及漏极金属层的步骤，以形成VDMOSFET器件。其中，关于所述超结功率器件的形成步骤的顺序，可根据具体的需要进行选择，此处不作过分限制。进一步的提高终端耐压结构功效，减小终端所需的面积，以减小高压器件的整体面积，栅极结构也可采用分栅结构，此处不作过分限制。
作为示例，还包括于所述终端区B形成场板210及场限环中的一种或组合的步骤。
具体的，参阅图8，本实施例中，所述终端区B包括场板210，且所述场板210采用偏置场板，但并非局限于此，所述终端区B还可包括浮空场板或场限环结构等，此处不作过分限制，以进一步的提高所述终端区B的击穿电压，减小所述终端区B的宽度。
作为示例，还包括在所述第一导电类型外延层202的下表面形成第一导电类型缓冲层的步骤。
参阅图9，本实施例还提供一种制备IGBT器件的方法，其与图8中的制备所述VDMOSFET器件的主要区别在于添加了额外的第二导电类型注入层220。具体可通过CMP去除所述第一导电类型衬底201，并通过注入第二导电类型杂质，以形成所述第二导电类型注入层220，但并非局限于此。
参阅图7，本实施例还提供一种超结功率器件，所述超结功率器件可采用上述方法制备，但并非局限于此。
具体的，所述超结功率器件包括第一导电类型外延层202、元胞区沟槽栅极结构、第二导电类型阱、第一导电类型源、接触结构、第二导电类型浮岛及第二导电类型柱。其中，所述第一导电类型外延层202包括元胞区A和终端区B，所述终端区B环绕在所述元胞区A周侧；所述第二导电类型阱位于所述第一导电类型外延层202内，所述第二导电类型阱包括元胞区第二导电类型阱2031及终端区第二导电类型阱2032；元胞区第一导电类型源2041位于所述元胞区第二导电类型阱2031内；所述元胞区沟槽栅极结构位于所述第一导电类型外延层202内，包括栅氧化层2081及栅极导电层209，且所述元胞区沟槽栅极结构贯穿所述元胞区第一导电类型源区2041及元胞区第二导电类型阱区2031；所述接触结构包括元胞区接触结构2051及终端区接触结构2052，所述元胞区接触结构2051贯穿所述元胞区第一导电类型源2041，且与所述元胞区第二导电类型阱2031相接触，所述终端区接触结构2052与所述终端区第二导电类型阱2032相接触；所述第二导电类型浮岛位于所述第一导电类型外延层202内，且所述第二导电类型浮岛的上表面及下表面均与所述第一导电类型外延层202相接触，其中，所述第二导电类型浮岛包括元胞区第二导电类型浮岛2061及终端区第二导电类型浮岛2062；所述第二导电类型柱，位于所述第一导电类型外延层202内，并位于所述第二导电类型浮岛的正上方，且与所述第二导电类型阱相接触，其中，所述第二导电类型柱包括元胞区第二导电类型柱2071及终端区第二导电类型柱2072。
作为示例，所述元胞区第二导电类型浮岛2061与所述元胞区第二导电类型柱2071及元胞区第二导电类型阱2031具有相同的宽度；所述终端区第二导电类型浮岛2062与所述终端区第二导电类型柱2072及终端区第二导电类型阱2032具有相同的宽度。
作为示例，所述第二导电类型浮岛与所述第二导电类型柱之间的所述第一导电类型外延层202的厚度范围大于0.1μm，如可为1μm、5μm等，此处不作过分限制。
作为示例，还包括终端区第一导电类型源2042，所述终端区第一导电类型源2042位于所述终端区第二导电类型阱2032内，且所述终端区接触结构2052贯穿所述终端区第一导电类型源2042。
作为示例，所述终端区B还包括场板210及场限环中的一种或组合的步骤。
具体的，参阅图8，本实施例中，所述终端区B包括场板210，且所述场板210采用偏置场板，但并非局限于此，所述终端区B还可包括浮空场板或场限环结构等，此处不作过分限制，以进一步的提高终端耐压结构功效，减小终端所需的面积，以减小高压器件的整体面积。
作为示例，所述第一导电类型外延层202的下表面还可包括第一导电类型缓冲层。
作为示例，所述第一导电类型外延层202的下表面还包括第二导电类型注入层220。
具体的，还可包括源极金属层及漏极金属层，以形成VDMOSFET器件，以及参阅图9，还可包括添加额外的第二导电类型注入层220，以形成IGBT器件。进一步的，栅极结构也可采用分栅结构，此处不作过分限制。
实施例三
参阅图10，本实施例还提供另一种同时具有第二导电类型浮岛及第二导电类型柱的超结功率器件的制备方法，其中，参阅图11～图13，显示为形成的所述超结功率器件的结构示意图。与实施例一及实施例二的不同之处主要在于，本实施例中，在形成接触结构之前或之后，直接通过接触掩膜版，在第一导电类型外延层内注入第二导电类型杂质，以依次形成与所述元胞区接触结构具有相同宽度的所述元胞区第二导电类型浮岛及元胞区第二导电类型柱，以及依次形成与所述终端区接触结构具有相同宽度的所述终端区第二导电类型浮岛及终端区第二导电类型柱；所述接触结构采用沟槽接触结构，即包括第二导电类型接触及金属接触；在第一导电类型外延层的下表面形成有第一导电类型缓冲层。
本实施例，直接通过所述接触掩膜版，在所述第一导电类型外延层内直接注入第二导电类型杂质，以在元胞区依次形成具有相同宽度的元胞区第二导电类型浮岛及元胞区第二导电类型柱，同时可在终端区依次形成具有相同宽度的终端区第二导电类型浮岛及终端区第二导电类型柱，该制备工艺无需进行多次外延工艺，无需进行深沟道刻蚀，且无需额外添加掩膜版，因此制备工艺简单、成本低，且成品率及可靠性较高，且可有效提高终端耐压结构功效，减小终端所需的面积，以减小高压器件的整体面积，且优选在形成所述接触掩膜版后，及形成所述接触结构之前，形成所述第二导电类型浮岛及第二导电类型柱，以便于通过所述接触结构的退火步骤，即可同时完成对所述第二导电类型浮岛及第二导电类型柱的退火工艺，从而可进一步的降低工艺复杂度，降低成本。
需要说明的是，本实施例中关于第一导电类型所采用的为n型，第二导电类型为p型，但并非局限于此，在另一实施例中，所述第一导电类型也可为p型，以及所述第二导电类型也可为n型。
参阅图10，具体制备工艺步骤可包括：
提供第一导电类型衬底301；
于所述第一导电类型衬底301上形成第一导电类型外延层302，所述第一导电类型外延层302包括元胞区A和终端区B，所述终端区B环绕在所述元胞区A周侧；
于所述第一导电类型外延层302内形成元胞区沟槽栅极结构,所述元胞区沟槽栅极结构包括栅氧化层3081及栅极导电层309；
通过阱掩膜版，于所述第一导电类型外延层302内，形成第二导电类型阱，所述第二导电类型阱包括元胞区第二导电类型阱3031及终端区第二导电类型阱3032；
通过源掩膜版，于所述元胞区第二导电类型阱3031内，形成元胞区第一导电类型源3041；
形成接触掩膜版；
通过所述接触掩膜版，于所述第一导电类型外延层302内注入第二导电类型杂质，形成第二导电类型浮岛，所述第二导电类型浮岛位于所述第一导电类型外延层302内，且所述第二导电类型浮岛的上表面及下表面均与所述第一导电类型外延层302相接触，其中，所述第二导电类型浮岛包括元胞区第二导电类型浮岛3061及终端区第二导电类型浮岛3062；
通过所述接触掩膜版，于所述第一导电类型外延层302内注入第二导电类型杂质，形成第二导电类型柱307，所述第二导电类型柱307位于所述第一导电类型外延层302内，并位于所述第二导电类型浮岛的正上方，且与所述第二导电类型阱相接触，其中，所述第二导电类型柱包括元胞区第二导电类型柱3071及终端区第二导电类型柱3072；
通过所述接触掩膜版，形成接触结构，所述接触结构包括元胞区接触结构3051及终端区接触结构3052，所述元胞区接触结构3051贯穿所述元胞区第一导电类型源3041，且与所述元胞区第二导电类型阱3031相接触，所述终端区接触结构3052与所述终端区第二导电类型阱3032相接触。
具体的，通过所述沟槽栅极结构可缩小功率器件的单元面积，所述沟槽栅极结构还可根据需要选择分栅结构，具体制备工艺及结构此处不作限制。
作为示例，形成的所述第二导电类型浮岛与形成的所述第二导电类型柱之间的所述第一导电类型外延层302的厚度范围大于0.1μm，如可为1μm、5μm等，此处不作过分限制。
作为示例，在形成所述元胞区第一导电类型源3041时，还包括通过所述源掩膜版，于所述终端区第二导电类型阱3032内，形成终端区第一导电类型源3042的步骤。
作为示例，形成所述接触结构的步骤包括：
通过所述接触掩膜版，刻蚀所述元胞区第一导电类型源3041，形成贯穿所述元胞区第一导电类型源的元胞区接触沟槽，及刻蚀所述终端区第一导电类型源3042，形成贯穿所述终端区第一导电类型源的终端区接触沟槽；
通过所述接触掩膜版，注入第二导电类型杂质，以形成元胞区的第二导电类型接触3051a，及终端区的第二导电类型接触3052a；
通过所述接触掩膜版，形成填充所述元胞区接触沟槽的金属接触3051b及填充所述终端区接触沟槽的金属接触3052b，且所述金属接触3051b、3052b分别与对应的所述第二导电类型接触3051a、3052a相接触。
具体的，所述第二导电类型柱与对应的所述第二导电类型接触3051a、3052a相接触，所述金属接触3051b、3052b的材质可采用如金属W，以使所述第一导电类型源短接，以进一步的降低导通电阻，且可缩小传统平面接触结构的面积。且优选在形成所述接触掩膜版后，及形成所述接触结构之前，形成所述第二导电类型浮岛及第二导电类型柱，以便于通过所述第二导电类型接触的退火步骤，即可同时完成对所述第二导电类型浮岛及第二导电类型柱的退火工艺，从而进一步的降低工艺复杂度，降低成本。其中，通过所述接触掩膜版形成所述第二导电类型浮岛、第二导电类型柱及接触结构的顺序并非局限于此，可根据需要进行设置。所述第二导电类型浮岛及第二导电类型柱的作用，可参阅实施例一，此处不再赘述。
接着，还可包括形成源极金属层及漏极金属层的步骤，以形成VDMOSFET器件。其中，所述超结功率器件的形成步骤的顺序，可根据具体的需要进行选择，此处不作过分限制。进一步的，栅极结构也可采用分栅结构，此处不作过分限制。
作为示例，还包括于所述终端区B形成场板310及场限环中的一种或组合的步骤。
具体的，参阅图12，本实施例中，所述终端区B包括场板310，且所述场板310采用偏置场板，但并非局限于此，所述终端区B还可包括浮空场板或场限环结构等，此处不作过分限制，以进一步的提高终端耐压结构功效，减小终端所需的面积，以减小高压器件的整体面积。
作为示例，还包括在所述第一导电类型外延层302的下表面形成第一导电类型缓冲层330的步骤。
具体的，通过所述第一导电类型缓冲层330，可避免高温工艺过程中，所述第一导电类型衬底301的杂质原子扩散至所述第一导电类型外延层302内，以避免所述第一导电类型外延层302的杂质浓度的提高，而导致所述超结功率器件的击穿电压降低，且可通过所述第一导电类型缓冲层330，解决器件在关断时的拖尾电流问题。
参阅图13，本实施例还提供一种制备IGBT器件的方法，其与图12中的制备所述VDMOSFET器件的主要区别在于添加了额外的第二导电类型注入层320的步骤。具体可通过CMP去除所述第一导电类型衬底301，并通过注入第二导电类型杂质，以形成所述第二导电类型注入层320，但并非局限于此。
参阅图11，本实施例还提供一种超结功率器件，所述超结功率器件可采用上述方法制备，但并非局限于此。
具体的，所述超结功率器件包括第一导电类型外延层302、元胞区沟槽栅极结构、第二导电类型阱、第一导电类型源、接触结构、第二导电类型浮岛及第二导电类型柱。其中，所述第一导电类型外延层302包括元胞区A和终端区B，所述终端区B环绕在所述元胞区A周侧；所述第二导电类型阱位于所述第一导电类型外延层302内，所述第二导电类型阱包括元胞区第二导电类型阱3031及终端区第二导电类型阱3032；元胞区第一导电类型源3041位于所述元胞区第二导电类型阱3031内；所述元胞区沟槽栅极结构位于所述第一导电类型外延层302内，包括栅氧化层3081及栅极导电层309，且所述元胞区沟槽栅极结构贯穿所述元胞区第一导电类型源区3041及元胞区第二导电类型阱区3031；所述接触结构包括元胞区接触结构3051及终端区接触结构3052，所述元胞区接触结构3051贯穿所述元胞区第一导电类型源3041，且与所述元胞区第二导电类型阱3031相接触，所述终端区接触结构3052与所述终端区第二导电类型阱3032相接触；所述第二导电类型浮岛位于所述第一导电类型外延层302内，且所述第二导电类型浮岛的上表面及下表面均与所述第一导电类型外延层302相接触，其中，所述第二导电类型浮岛包括元胞区第二导电类型浮岛3061及终端区第二导电类型浮岛3062；所述第二导电类型柱，位于所述第一导电类型外延层302内，并位于所述第二导电类型浮岛的正上方，且与所述第二导电类型阱相接触，其中，所述第二导电类型柱包括元胞区第二导电类型柱3071及终端区第二导电类型柱3072。
作为示例，所述元胞区第二导电类型浮岛3061与所述元胞区第二导电类型柱3071及所述元胞区接触结构3051具有相同的宽度；所述终端区第二导电类型浮岛3062与所述终端区第二导电类型柱3072及所述终端区接触结构3052具有相同的宽度。
作为示例，所述第二导电类型浮岛与所述第二导电类型柱307之间的所述第一导电类型外延层302的厚度范围大于0.1μm，如可为1μm、5μm等，此处不作过分限制。
作为示例，还包括终端区第一导电类型源3042，所述终端区第一导电类型源3042位于所述终端区第二导电类型阱3032内，且所述终端区接触结构3052贯穿所述终端区第一导电类型源3042。
作为示例，所述元胞区接触结构3051包括第二导电类型接触3051a及金属接触3051b，所述终端区接触结构3052包括第二导电类型接触3052a及金属接触3052b。
作为示例，所述终端区B还包括场板310及场限环中的一种或组合的步骤。
具体的，参阅图12，本实施例中，所述终端区B包括场板310，且所述场板310采用偏置场板，但并非局限于此，所述终端区B还可包括浮空场板或场限环结构等，此处不作过分限制，以进一步的提高终端耐压结构功效，减小终端所需的面积，以减小高压器件的整体面积。
作为示例，所述第一导电类型外延层302的下表面还可包括第一导电类型缓冲层330。
作为示例，所述第一导电类型外延层302的下表面还包括第二导电类型注入层320。
具体的，还可包括源极金属层及漏极金属层，以形成VDMOSFET器件，以及参阅图13，还可包括添加额外的第二导电类型注入层320，以形成IGBT器件。进一步的，栅极结构也可采用分栅结构，此处不作过分限制。
综上所述，本发明的超结功率器件及其制备方法，在制备超结功率器件时，可在形成第一导电类型外延层之后通过添加超结掩膜版、在形成第二导电类型阱之前或之后直接通过阱掩膜版，以及在形成接触结构之前或之后直接通过接触掩膜版，即可在第一导电类型外延层内注入第二导电类型杂质，以依次形成第二导电类型浮岛及第二导电类型柱，其中，第二导电类型浮岛包括元胞区第二导电类型浮岛及终端区第二导电类型浮岛，第二导电类型柱包括元胞区第二导电类型柱及终端区第二导电类型柱，该制备工艺无需进行多次外延工艺，且无需进行深沟道刻蚀，因此制备工艺简单、成本低，且成品率及可靠性较高。
元胞区第二导电类型浮岛及元胞区第二导电类型柱，在断路状态，均有助于第一导电类型外延层中的漂移区的电荷共享效应，从而可提高功率器件的击穿电压，降低米勒电容和输入电容；在导通状态，元胞区第二导电类型浮岛及元胞区第二导电类型柱，可使得第一导电类型外延层中的漂移区具有较高的掺杂浓度，以显著地传导电流和降低VDMOSFET器件的导通电阻，且由于元胞区第二导电类型浮岛及元胞区第二导电类型柱之间具有第一导电类型外延层，从而可在第一导电类型外延层内形成额外的三极管，以进一步的降低IGBT器件的导通电阻；同时，终端区第二导电类型浮岛及终端区第二导电类型柱可起到分压器的作用，提高终端耐压结构功效，减小终端所需的面积，以减小高压器件的整体面积。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (19)

1.一种超结功率器件的制备方法，其特征在于，包括以下步骤：
形成第一导电类型外延层，所述第一导电类型外延层包括元胞区和终端区，所述终端区环绕在所述元胞区周侧；
于所述第一导电类型外延层内形成元胞区沟槽栅极结构,所述元胞区沟槽栅极结构包括栅氧化层及栅极导电层；
通过阱掩膜版，于所述第一导电类型外延层内，形成第二导电类型阱，所述第二导电类型阱包括元胞区第二导电类型阱及终端区第二导电类型阱；
通过源掩膜版，于所述元胞区第二导电类型阱内，形成元胞区第一导电类型源；
通过接触掩膜版，形成接触结构，所述接触结构包括元胞区接触结构及终端区接触结构，所述元胞区接触结构贯穿所述元胞区第一导电类型源，且与所述元胞区第二导电类型阱相接触，所述终端区接触结构与所述终端区第二导电类型阱相接触；
形成第二导电类型浮岛，所述第二导电类型浮岛位于所述第一导电类型外延层内，且所述第二导电类型浮岛的上表面及下表面均与所述第一导电类型外延层相接触，其中，所述第二导电类型浮岛包括元胞区第二导电类型浮岛及终端区第二导电类型浮岛；
形成第二导电类型柱，所述第二导电类型柱位于所述第一导电类型外延层内，并位于所述第二导电类型浮岛的正上方，且与所述第二导电类型阱相接触，其中，所述第二导电类型柱包括元胞区第二导电类型柱及终端区第二导电类型柱。
2.根据权利要求1所述的制备方法，其特征在于：在形成所述第一导电类型外延层之后，在所述第一导电类型外延层的表面上形成超结掩膜版，并通过所述超结掩膜版，在所述第一导电类型外延层内注入第二导电类型杂质，以依次形成所述第二导电类型浮岛及第二导电类型柱。
3.根据权利要求1所述的制备方法，其特征在于：在形成所述第二导电类型阱之前或之后，通过所述阱掩膜版，在所述第一导电类型外延层内注入第二导电类型杂质，以依次形成所述第二导电类型浮岛及第二导电类型柱。
4.根据权利要求1所述的制备方法，其特征在于：在形成所述接触结构之前或之后，通过所述接触掩膜版，在所述第一导电类型外延层内注入第二导电类型杂质，以依次形成所述第二导电类型浮岛及第二导电类型柱。
5.根据权利要求1所述的制备方法，其特征在于：形成的所述第二导电类型浮岛与形成的所述第二导电类型柱之间的所述第一导电类型外延层的厚度范围大于0.1μm。
6.根据权利要求1所述的制备方法，其特征在于：所述第一导电类型为n型，所述第二导电类型为p型；或所述第一导电类型为p型，所述第二导电类型为n型。
7.根据权利要求1所述的制备方法，其特征在于：还包括通过所述源掩膜版，于所述终端区第二导电类型阱内，形成终端区第一导电类型源的步骤，且所述终端区接触结构贯穿所述终端区第一导电类型源。
8.根据权利要求7所述的制备方法，其特征在于，形成所述接触结构的步骤包括：
通过所述接触掩膜版，形成贯穿所述元胞区第一导电类型源的元胞区接触沟槽及贯穿所述终端区第一导电类型源的终端区接触沟槽；
通过所述接触掩膜版，形成元胞区第二导电类型接触及终端区第二导电类型接触；
通过所述接触掩膜版，形成填充所述元胞区接触沟槽的元胞区金属接触及填充所述终端区接触沟槽的终端区金属接触。
9.根据权利要求1所述的制备方法，其特征在于：还包括于所述终端区形成场板及场限环中的一种或组合的步骤。
10.根据权利要求1所述的制备方法，其特征在于：还包括在所述第一导电类型外延层的下表面形成第一导电类型缓冲层的步骤。
11.根据权利要求1～10中任一所述的制备方法，其特征在于：还包括在所述第一导电类型外延层的下表面形成第二导电类型注入层的步骤。
12.一种超结功率器件，其特征在于，所述超结功率器件包括：
第一导电类型外延层，包括元胞区和终端区，所述终端区环绕在所述元胞区周侧；
第二导电类型阱，位于所述第一导电类型外延层内，所述第二导电类型阱包括元胞区第二导电类型阱及终端区第二导电类型阱；
元胞区第一导电类型源，位于所述元胞区第二导电类型阱内；
元胞区沟槽栅极结构，所述元胞区沟槽栅极结构包括栅氧化层及栅极导电层，所述元胞区沟槽栅极结构位于所述第一导电类型外延层内，且贯穿所述元胞区第一导电类型源及元胞区第二导电类型阱；
接触结构，包括元胞区接触结构及终端区接触结构，所述元胞区接触结构贯穿所述元胞区第一导电类型源，且与所述元胞区第二导电类型阱相接触，所述终端区接触结构与所述终端区第二导电类型阱相接触；
第二导电类型浮岛，位于所述第一导电类型外延层内，且所述第二导电类型浮岛的上表面及下表面均与所述第一导电类型外延层相接触，其中，所述第二导电类型浮岛包括元胞区第二导电类型浮岛及终端区第二导电类型浮岛；
第二导电类型柱，位于所述第一导电类型外延层内，并位于所述第二导电类型浮岛的正上方，且与所述第二导电类型阱相接触，其中，所述第二导电类型柱包括元胞区第二导电类型柱及终端区第二导电类型柱。
13.根据权利要求12所述的超结功率器件，其特征在于：所述元胞区第二导电类型浮岛与所述元胞区第二导电类型柱具有相同的宽度；所述终端区第二导电类型浮岛与所述终端区第二导电类型柱具有相同的宽度。
14.根据权利要求12所述的超结功率器件，其特征在于：所述第二导电类型浮岛与所述第二导电类型柱之间的所述第一导电类型外延层的厚度范围大于0.1μm。
15.根据权利要求12所述的超结功率器件，其特征在于：所述第一导电类型为n型，所述第二导电类型为p型；或所述第一导电类型为p型，所述第二导电类型为n型。
16.根据权利要求12所述的超结功率器件，其特征在于：还包括终端区第一导电类型源，所述终端区第一导电类型源位于所述终端区第二导电类型阱内，且所述终端区接触结构贯穿所述终端区第一导电类型源。
17.根据权利要求12所述的超结功率器件，其特征在于：所述终端区还包括场板及场限环中的一种或组合。
18.根据权利要求12所述的超结功率器件，其特征在于：所述第一导电类型外延层的下表面还包括第一导电类型缓冲层。
19.根据权利要求12～18中任一所述的超结功率器件，其特征在于：所述第一导电类型外延层的下表面还包括第二导电类型注入层。
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