CN110212026B - 超结mos器件结构及其制备方法 - Google Patents

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Abstract

本发明提供一种超结MOS器件结构及其制备方法。超结MOS器件结构包括第一导电类型衬底；第一导电类型外延层；多个第二导电类型柱；多个第二导电类型阱区；第一导电类型源区；第二导电类型阱引出区；栅极；栅极间隔层，位于栅极内，包括间隔绝缘层及间隔金属层，间隔绝缘层位于第一导电类型柱的上表面，间隔金属层位于间隔绝缘层的上表面；源极金属层，位于第二导电类型阱引出区的表面及第一导电类型源区的表面；漏极金属层，位于第一导电类型衬底远离第一导电类型外延层的表面。本发明能有效降低超结MOS器件体内的反向恢复电荷、缩短超结器件的反向恢复时间，由此能够降低器件损耗，减小开关过程中的噪声干扰，进一步提升超结器件性能。

Description

超结MOS器件结构及其制备方法
技术领域
本发明涉及半导体器件制造领域，特别是涉及一种超结MOS器件结构及其制备方法。
背景技术
自从80年代末期超结晶体管(Super-Junction MOS，简称SJ-MOS)结构被首次提出以来，超结MOS器件就以其导通电阻小、导通速度快和开关损耗低等优点而引起了业界的广泛关注，其结构也不断被优化。现有的超结晶体管中采用由一系列P型和N型半导体薄层交替排列组成的掺杂区代替传统的VDMOS(Vertical double-diffused MOSFET，垂直双扩散金属氧化物半导体)器件中单一轻掺杂的漂移区。在截止态时，由于P型和N型层中的耗尽区电场产生相互补偿效应，使P型和N型层的掺杂浓度可以做的很高而不会引起器件击穿电压的下降；导通时，这种高浓度的掺杂可以使其导通电阻显著下降。因为这种特殊的结构，使得超结MOS器件的性能优于传统的LDMOS器件。
如前所述，超结MOS器件利用P型和N型层中的耗尽区电场产生相互补偿效应而实现电荷平衡，因而为提高超结器件的击穿电压，通常希望超结器件具有较大的厚度和较低的掺杂浓度，但这会导致超结器件的P-N结的面积相比传统的功率器件，如平面型双扩散MOSFET(Planar DMOS)大了许多，使得超结器件在工作过程中，器件体内的寄生体二极管在导通后，较大的载流子注入使得反向恢复电荷Qrr和反向恢复峰值电流Irrm升高。比如如图1所示为常用的超结MOSFET器件与平面MOSFET器件的反向恢复特性曲线图，可以看到，在相同的工作条件下(比如相同的工作温度和电流变化率)，超结MOSFET器件比平面MOSFET器件的反向恢复电流更大(超结MOSFET的反向恢复峰值电流为14.1A而平面MOSFET器件的反向恢复峰值电流为12.6A)。这导致超结MOS器件反向恢复过程中的功率损耗增加，进而导致器件性能劣化和使用寿命下降。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超结MOS器件结构及其制备方法，用于解决现有的超结MOS器件结构因存在的反向恢复电流大而造成的功率损耗增加以及由此引发的器件性能劣化和使用寿命下降等问题。
为实现上述目的及其他相关目的，本发明提供一种超结MOS器件结构，其包括：
第一导电类型衬底；
第一导电类型外延层，位于所述第一导电类型衬底的表面；
多个第二导电类型柱，间隔分布于所述第一导电类型外延层内，以在各所述第二导电类型柱之间间隔出第一导电类型柱而形成超结结构，第二导电类型不同于第一导电类型；
多个第二导电类型阱区，位于所述第一导电类型外延层内，且位于所述第二导电类型柱的上表面；
第一导电类型源区，位于所述第二导电类型阱区内；
第二导电类型阱引出区，位于所述第二导电类型阱区内，且和所述第一导电类型源区相邻设置；
栅极，包括栅氧化层、栅极导电层及层间介质层；其中，所述栅氧化层位于所述第一导电类型柱的上表面及所述第二导电类型阱区的部分上表面；所述栅极导电层位于所述栅氧化层的上表面；所述层间介质层位于所述栅极导电层的上表面及侧壁；
栅极间隔层，位于所述栅极内，所述栅极间隔层包括间隔绝缘层及间隔金属层，所述间隔绝缘层位于所述第一导电类型柱的上表面，所述间隔金属层位于所述间隔绝缘层的表面，所述栅极间隔层将所述栅极导电层间隔成至少两部分；
源极金属层，位于所述第二导电类型阱引出区的表面及所述第一导电类型源区的表面；
漏极金属层，位于所述第一导电类型衬底远离所述第一导电类型外延层的表面。
可选地，所述第二导电类型柱的下表面与所述第一导电类型衬底之间具有间距，所述第一导电类型源区的下表面和所述第二导电类型阱区的下表面之间具有间距。
可选地，所述栅氧化层和所述间隔绝缘层相连接。
可选地，所述第一导电类型为N型且所述第二导电类型为P型，或所述第一导电类型为P型且所述第二导电类型为N型。
可选地，所述间隔金属层的宽度不大于所述第一导电类型柱的上表面宽度。
可选地，所述间隔金属层的宽度为2～3μm。
可选地，所述间隔绝缘层的材料包括高K介质材料。
可选地，所述间隔金属层和所述源极金属层相连接。
可选地，所述第一导电类型衬底的掺杂浓度和所述第一导电类型源区的掺杂浓度相同且大于所述第一导电类型外延层的掺杂浓度，所述第二导电类型阱引出区的掺杂浓度大于所述第二导电类型柱的掺杂浓度。
本发明还提供一种超结MOS器件结构的制备方法，可用于制备如前述任一方案中所述的超结MOS器件结构，该制备方法包括步骤：
提供第一导电类型衬底，于所述第一导电类型衬底表面形成第一导电类型外延层；
于所述第一导电类型外延层内形成多个间隔分布的沟槽，多个所述沟槽在所述第一导电类型外延层内间隔出多个第一导电类型柱；
对所述沟槽进行填充以形成多个第二导电类型柱，所述第二导电类型柱和所述第一导电类型柱形成超结结构，第二导电类型不同于第一导电类型；
依次形成栅氧化层和栅极导电层，所述栅氧化层位于所述第一导电类型柱的上表面，所述栅极导电层位于所述栅氧化层的上表面；
对所述第二导电类型柱进行离子注入并进行高温推阱以于所述第二导电类型柱的上部形成第二导电类型阱区，所述第二导电类型阱区延伸至所述栅氧化层的下表面，形成贯穿所述栅极导电层的沟槽，于所述栅极导电层的上表面和侧壁形成层间介质层；
于所述第二导电类型阱区内形成第一导电类型源区和第二导电类型阱引出区，所述第二导电类型阱引出区和所述第一导电类型源区相邻设置；
形成源极金属层、间隔金属层和漏极金属层，所述源极金属层覆盖所述第二导电类型阱引出区的表面及所述第一导电类型源区的表面，所述间隔金属层填满所述栅极导电层中的沟槽，所述漏极金属层位于所述第一导电类型衬底远离所述第一导电类型外延层的表面。
可选地，贯穿所述栅极导电层的沟槽还延伸至所述第一导电类型柱的表面，因而在所述沟槽内形成所述间隔金属层之前还包括于所述沟槽内形成间隔绝缘层的步骤，所述间隔绝缘层位于所述第一导电类型柱的表面。
如上所述，本发明的超结MOS器件结构及其制备方法，具有以下有益效果：本发明在常规的栅极结构中引入了间隔绝缘层和间隔金属层以将栅极结构隔开，该间隔金属层和间隔绝缘层和超结结构的第一导电类型柱在纵向上形成了MIS二极管，由于MIS二极管的开关速度在皮秒量级(而普通二极管的开关速度为纳秒量级)，因此能有效降低超结MOS器件体内的反向恢复电荷(Qrr)、缩短超结器件的反向恢复时间(Trr)，由此能够降低器件反向恢复过程中的损耗，减小开关过程中的噪声干扰，进一步提升超结器件性能，提高器件以及采用了该器件的***的稳定性，延长器件使用寿命。此外，相比肖特基二极管，MIS二极管的反向漏电更小，有利于进一步提高器件的反向击穿电压。
附图说明
图1显示为现有技术中的超结MOSFET器件和平面MOSFET器件的反向恢复特性曲线图。
图2显示为本发明实施例一的超结MOS器件结构的结构示意图，且图2同时显示为依实施例二的制备方法最终制备的结构示意图。
图3显示为本发明实施例二的超结MOS器件结构的制备方法的流程图。
图4～图7显示为本发明实施例二的超结MOS器件结构的制备方法各步骤所呈现的结构示意图。
元件标号说明
11 第一导电类型衬底
12 第一导电类型外延层
13 第二导电类型柱
14 第一导电类型柱
15 第二导电类型阱区
16 第一导电类型源区
17 第二导电类型阱引出区
19 栅极
191 栅氧化层
192 栅极导电层
193 层间介质层
20 源极金属层
21 漏极金属层
22 栅极间隔层
221 间隔绝缘层
222 间隔金属层
31 沟槽
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2～图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图2所示，本实施例提供一种超结MOS器件结构，其包括：第一导电类型衬底11；第一导电类型外延层12，位于所述第一导电类型衬底11的表面；多个第二导电类型柱13，间隔分布于所述第一导电类型外延层12内，以在各所述第二导电类型柱13之间间隔出第一导电类型柱14而由所述第一导电类型柱14和所述第二导电类型柱13交替排列形成超结结构，第二导电类型不同于第一导电类型；多个第二导电类型阱区15，位于所述第一导电类型外延层12内，且位于所述第二导电类型柱13的上表面，且所述第二导电类型阱区15优选延伸至所述第一导电类型柱14的部分上表面，因而所述第一导电类型柱14的上表面宽度小于其下表面宽度；第一导电类型源区16，位于所述第二导电类型阱区15内；第二导电类型阱引出区17，位于所述第二导电类型阱区15内，且和所述第一导电类型源区16相邻设置；栅极19，包括栅氧化层191、栅极导电层192及层间介质层193；其中，所述栅氧化层191位于所述第一导电类型柱14的上表面及所述第二导电类型阱区15的部分上表面，且所述栅氧化层191优选和所述第一导电类型源区16部分接触；所述栅极导电层192位于所述栅氧化层191的上表面；所述层间介质层193位于所述栅极导电层192的上表面及侧壁；栅极间隔层22，位于所述栅极19内，所述栅极间隔层22包括间隔绝缘层221及间隔金属层222，所述间隔绝缘层221位于所述第一导电类型柱14的上表面，所述间隔金属层222位于所述间隔绝缘层221的表面，所述栅极间隔层22将所述栅极导电层193间隔成至少两部分；源极金属层20，位于所述第二导电类型阱引出区17的表面及所述第一导电类型源区16的表面；漏极金属层21，位于所述第一导电类型衬底11远离所述第一导电类型外延层12的表面。
本发明在常规的超结MOS器件的栅极19结构中引入了间隔绝缘层221和间隔金属层222以将栅极19结构，尤其是所述栅极导电层193间隔开，该间隔金属层222和间隔绝缘层221和超结结构的第一导电类型柱14在纵向上形成了MIS二极管(金属Metal-绝缘体Insulator-半导体Semiconductor)，由于MIS二极管的开关速度在皮秒量级(而普通二极管的开关速度为纳秒量级)，因此能有效降低超结MOS器件体内的反向恢复电荷(Qrr)、缩短超结器件的反向恢复时间(Trr)，由此能够降低器件反向恢复过程中的损耗，减小开关过程中的噪声干扰，进一步提升超结器件性能，提高器件以及采用了该器件的***的稳定性。此外，相比肖特基二极管，MIS二极管的反向漏电更小，有利于进一步提高器件的反向击穿电压。
需要说明的是，本发明中的所述第一导电类型外延层12被多个所述第二导电类型柱13分隔成了多个第一导电类型柱14，所述第一导电类型柱14和所述第二导电类型柱13交替排列构成超结结构，因而所述第一导电类型柱14实质是所述第一导电类型外延层12的一部分，但为了便于理解超结结构，本实施例中将其单独标号进行说明。
导电类型通过在中性基底中掺杂不同类型的杂质原子而确定，比如往锗硅类的半导体衬底中掺杂诸如氮、磷、砷之类的五族元素(可提供电子)可形成N型导电类型；掺入诸如硼、铝之类的三族元素(提供空穴)可形成P型导电类型。作为示例，本实施例中可选用N型半导体衬底，比如掺杂了诸如氮、磷、砷之类的五族元素的硅衬底或锗衬底作为所述第一导电类型衬底11，此时所述第二导电类型柱13为P型导电柱，比如为掺杂了诸如硼、铝之类的三族元素的多晶硅；当然，在另一示例中，也可以选用P型半导体衬底作为所述第一导电类型衬底11，则所述第二导电类型柱13为N型柱，根据不同的需要可灵活选择，本实施例中不做严格限制。当然，在实际的应用中，优选N型半导体衬底，比如采用N型的硅衬底或锗衬底形成NMOS管，因为其导通电阻更小，且制造工艺更简单。所述第一导电类型衬底11为高掺杂衬底，其掺杂浓度通常为1019cm-3以上。所述第一导电类型外延层12的掺杂浓度通常低于所述第一导电类型衬底11的掺杂浓度，比如为1015～5*1016cm-3。所述第一导电类型外延层12的厚度决定了器件的击穿电压，因而理论上越厚越好，但如果太厚则会导致器件的体积过大，综合而言，所述第一导电类型外延层12的厚度优选为20～60μm之间。作为示例，所述第二导电类型柱13的宽度为2～6um，掺杂浓度为3*1015cm-3。当然，根据不同的结构设计，上述参数还可以有其他设定，本实施例中并不严格限定。
在一示例中，所述超结器件结构还包括第一导电类型缓冲层(未图示)，位于所述第一导电类型衬底11和所述第一导电类型外延层12之间，所述第一导电类型缓冲层的掺杂浓度可以介于所述第一导电类型衬底11和所述第一导电类型外延层12的掺杂浓度之间，由此可以防止高温工艺过程中所述第一导电类型衬底11的杂质原子扩散至所述第一导电类型外延层12内，避免所述第一导电类型外延层12(尤其是对应所述第一导电类型柱14的区域)的掺杂浓度提高而导致器件的击穿电压降低。
在另一示例中，所述第二导电类型柱13的下表面与所述第一导电类型衬底11之间具有间距，所述第二导电类型柱13的下表面和所述第一导电类型衬底11之间的所述第一导电类型外延层12充当了缓冲层的作用，因而可以无需另外制作缓冲层。
作为示例，所述第一导电类型源区16的下表面和所述第二导电类型阱区15的下表面之间具有间距，该间距形成所述第二导电类型阱区15的沟道。
作为示例，所述栅极间隔层22将所述栅极导电层193间隔成至少两部分；当所述栅极间隔层22将所述栅极导电层193间隔成两部分时，所述栅极间隔层22优选位于两部分所述栅极导电层193的正中间，即两部分的所述栅极导电层193优选尺寸一致，以确保反向恢复过程中的电荷均衡，提高器件性能。当然，在其他示例中，所述栅极间隔层22还可以将所述栅极导电层193均匀间隔成三部分甚至更多，但所述栅极间隔层22优选都位于所述第一导电类型柱14的上表面。
作为示例，所述间隔金属层222的宽度不大于所述第一导电类型柱14的上表面(即两者相接触的表面)宽度且其宽度优选不大于所述栅极导电层192的宽度的二分之一，以免影响所述栅极19的性能。在一优选示例中，所述间隔金属层222的宽度为2～3μm，更优选地为2.5μm，因为发明人经反复验证发现，当所述间隔金属层222的宽度在这个区间时，由所述间隔金属层222、所述间隔绝缘层221和所述第一导电类型柱14在纵向上形成的MIS二极管在提高所述超结MOS器件的反向恢复特性上表现尤为突出，可显著降低所述超结MOS器件的最大反向恢复电流及反向恢复时间(缩短20％以上)。
作为示例，所述间隔金属层222和所述源极金属层20相连接，可以确保器件性能的连接良好，同时，所述间隔金属层222和所述源极金属层20可采用相同的材质且可在同一工艺中形成，有利于简化制作工艺。
作为示例，所述第一导电类型衬底11的掺杂浓度和所述第一导电类型源区16的掺杂浓度相同且大于所述第一导电类型外延层12的掺杂浓度，所述第二导电类型阱引出区17区的掺杂浓度大于所述第二导电类型柱13的掺杂浓度。
作为示例，所述源极金属层20优选但不限于铝层，所述源极金属层20通常还位于所述层间介质层193的表面以确保器件的电性连接；所述间隔金属层222同样可以是铝层；所述漏极金属层21可以是钛层、镍层和银层中的一种或多种。
作为示例，所述栅极导电层192优选多晶硅层，因为多晶硅更耐高温，且和所述栅氧化层191的界面缺陷小，此外可以藉由掺杂不同极性的杂质来改变其功函数以降低器件的临界电压。在选用多晶硅层做所述栅极导电层192时，所述栅极导电层192的厚度优选为3000～5000埃；所述栅氧化层191用于实现所述栅极导电层192和所述第二导电类型阱区15的隔离，为保证所述栅极导电层192的耐压，所述栅氧化层191的厚度优选大于500埃，其材质优选二氧化硅，具体可以通过热氧化工艺实现；所述层间介质层193可以为氮化硅；所述间隔绝缘层221也可以是二氧化硅，但更优选地是高K介质材料，比如Al2O3，有利于进一步降低器件的泄露电流，提高其击穿电压。当然，在其他示例中，各结构层的材料还可以有其他选择，比如所述栅极导电层192可以是金属层或是金属硅化物，具体不限。
实施例二
如图3所示，本发明还提供一种超结MOS器件结构的制备方法，可用于制备实施例一中的超结MOS器件结构，因而实施例一中对相同结构的相关描述也适用于本实施例，出于简洁的目的本实施例中未一一赘述。本实施例的超结MOS器件结构的制备方法至少包括如下步骤：
步骤S1：提供第一导电类型衬底11，于所述第一导电类型衬底11表面形成第一导电类型外延层12；
步骤S2：于所述第一导电类型外延层12内形成多个间隔分布的沟槽，多个所述沟槽在所述第一导电类型外延层12内间隔出多个第一导电类型柱14；
步骤S3：对所述沟槽进行填充以形成多个第二导电类型柱13，所述第二导电类型柱13和所述第一导电类型柱14形成超结结构，第二导电类型不同于第一导电类型；
步骤S4：依次形成栅氧化层191和栅极导电层192，所述栅氧化层191位于所述第一导电类型柱14的上表面，所述栅极导电层192位于所述栅氧化层191的上表面；
步骤S5：对所述第二导电类型柱13进行离子注入并进行高温推阱以于所述第二导电类型柱13的上部形成第二导电类型阱区15，所述第二导电类型阱区15延伸至所述栅氧化层191的下表面，形成贯穿所述栅极导电层192的沟槽31，于所述栅极导电层192的上表面和侧壁形成层间介质层193；
步骤S6：于所述第二导电类型阱区15内形成第一导电类型源区16和第二导电类型阱引出区17，所述第二导电类型阱引出区17和所述第一导电类型源区16相邻设置；
步骤S7：形成源极金属层20、间隔金属层222和漏极金属层21，所述源极金属层20覆盖所述第二导电类型阱引出区17的表面及所述第一导电类型源区16的表面，所述间隔金属层222填满所述栅极导电层192中的沟槽31，所述漏极金属层21位于所述第一导电类型衬底11远离所述第一导电类型外延层12的表面。
导电类型通过在中性基底中掺杂不同类型的杂质原子而确定，比如往锗硅类的半导体衬底中掺杂诸如氮、磷、砷之类的五族元素(可提供电子)可形成N型导电类型；掺入诸如硼、铝之类的三族元素(提供空穴)可形成P型导电类型。作为示例，本实施例中可选用N型半导体衬底，比如掺杂了诸如氮、磷、砷之类的五族元素的硅衬底或锗衬底作为所述第一导电类型衬底11，此时所述第二导电类型柱13为P型导电柱，比如为掺杂了诸如硼、铝之类的三族元素的多晶硅；当然，在另一示例中，也可以选用P型衬底作为所述第一导电类型衬底11，则所述第二导电类型柱13为N型柱，根据不同的需要可灵活选择，本实施例中不做严格限制。当然，在实际的应用中，优选N型半导体衬底，比如采用N型硅衬底或锗衬底形成NMOS管，因为其导通电阻更小，且制造工艺更简单。所述第一导电类型衬底11为高掺杂衬底，其掺杂浓度通常为1019cm-3以上。所述第一导电类型外延层12的掺杂浓度通常低于所述第一导电类型衬底11的掺杂浓度，比如为1015～5*1016cm-3。所述第一导电类型外延层12的厚度决定了器件的击穿电压，因而理论上越厚越好，但如果太厚则会导致器件的体积过大，综合而言，所述第一导电类型外延层12的厚度优选为20～60μm之间。作为示例，所述第二导电类型柱13的宽度为2～6um，掺杂浓度为3*1015cm-3。当然，根据不同的结构设计，上述参数还可以有其他设定，本实施例中并不严格限定。
作为示例，形成所述第一导电类型外延层12的方法优选气相沉积，在沉积过程中通过调整掺入的杂质原子浓度以实现所需的掺杂浓度，所述第一导电类型外延层12的掺杂浓度优选小于所述第一导电类型衬底11的掺杂浓度。
作为示例，所述步骤S2中，根据所述第一导电类型外延层12的具体材质不同，可选用湿法或干法刻蚀形成所述沟槽。当然，本领域技术人员能够理解的是，该步骤通常需要借助光掩膜进行光刻以定义出沟槽的位置和形状，之后通过刻蚀才形成所述沟槽。本实施例中，所述沟槽的深度小于所述第一导电类型外延层12的厚度，因而所述沟槽和所述第一导电类型衬底11之间具有间距，位于该间距之间的所述第一导电类型外延层12将作为后续形成的所述第一导电类型柱14和所述第一导电类型衬底11之间的缓冲层。当然，在另外的示例中，如果所述第一导电类型外延层12和所述第一导电类型衬底11之间形成有缓冲层，则该步骤中所述沟槽的深度可以和所述第一导电类型外延层12的厚度相同。设置缓冲层可以防止后续的高温工艺过程中所述第一导电类型衬底11的杂质扩散至所述第一导电类型柱14中。
作为示例，所述步骤S3中同样可以采用外延工艺形成所述第二导电类型柱13，经该步骤所得到的结构如图4所示。
作为示例，所述步骤S4中形成所述栅氧化层191的方法可以为热氧化法和气相沉积方法，所述栅氧化层191优选二氧化硅，且优选通过热氧化法形成，有利于快速形成所需厚度的栅氧化层191。为提高器件的耐压，所述栅氧化层191的厚度优选大于500埃；所述栅极导电层192优选多晶硅，且同样优选通过外延形成，因为多晶硅更耐高温，且和所述栅氧化层191的界面缺陷小，此外可以藉由掺杂不同极性的杂质来改变其功函数以降低器件的临界电压。在选用多晶硅层做所述栅极导电层192时，所述栅极导电层192的厚度优选为3000～5000埃。
之后进行步骤S5，向所述第二导电类型柱13内注入第二导电类型杂质原子，并进行高温推阱，比如在1000～1200℃高温下退火1～10小时(具体根据掺杂浓度和深度以及器件尺寸等参数而定)，经离子注入和高温推阱后形成的所述第二导电类型阱区15将延伸至所述栅氧化层191的下表面，即所述第二导电类型阱区15与所述栅氧化层191相连接，得到的结构如图5所示。在此工艺中，所述栅极导电层192起到了掩膜的作用而无需另外借助光掩膜(Mask)，有利于降低生产成本。然后可通过刻蚀形成贯穿所述栅极导电层192的所述沟槽31，之后可通过气相沉积形成所述层间介质层193，所述层间介质层193位于所述栅极导电层192的侧壁和表面，得到的结构如图6所示。所述层间介质层193可为氮化硅。当然，在另一示例中，所述沟槽31还可以贯穿所述栅氧化层191而直达所述第一导电类型柱14的表面，这种情况下，所述层间介质层193可采用高K介质材料，因而在形成所述层间介质层193的过程中，所述层间介质层193可同步形成于所述沟槽31底部，也即所述第一导电类型柱14的表面而作为所需的间隔绝缘层221。基于所述沟槽31的深度不同，后续的工艺略有不同，对此将在后续内容继续说明。且该步骤中可于所述层间介质层193中形成接触孔(未图示)以便于后续将所述栅极导电层192电性引出。当然，形成该接触孔的步骤也可以在后续工艺中形成，只要在形成所述源极金属层20之前即可。当然，在其他示例中，也可先形成所述第二导电类型阱区15再形成所述栅氧化层191层和所述层间介质层193，本实施例中不做严格限制。
作为示例，所述步骤S6中同样通过离子注入形成所述第一导电类型源区16和所述第二导电类型阱引出区17，所述第一导电类型源区16和所述栅氧化层191相接触且所述第一导电类型源区16的侧壁和所述第二导电类型阱区15的侧壁具有间距，该间距构成所述第二导电类型阱区15的沟道。经该步骤得到的结构图如图7所示。
作为示例，所述步骤S7中可以通过物理气相沉积或电镀工艺形成所述源极金属层20、间隔金属层222和漏极金属层21，且所述源极金属层20通常还位于所述层间介质层193的表面以确保器件的电性连接。且需要说明的是，如果所述步骤S4中形成于所述栅极导电层192之间的沟槽31还贯穿所述栅氧化层191的话，则在所述步骤S7之前还包括于该沟槽31内先形成间隔绝缘层221的步骤，所述间隔绝缘层221位于所述第一导电类型柱14的表面，且所述间隔绝缘层221与所述栅氧化层191相连接，以保护所述器件表面不被污染。所述间隔绝缘层221的厚度通常不大于所述栅氧化层191的厚度，优选小于所述栅氧化层191的厚度，这样有利于提高器件的反向恢复特性，其材质可以是二氧化硅，但优选高K介质材料，比如Al2O3，有利于减小器件的泄露电流，提高器件的击穿电压。如果在所述沟槽31底部形成的所述层间介质层193与所需的间隔绝缘层221的材料不同的话，则在形成所述间隔绝缘层221之前还包括先去除所述沟槽31底部的所述层间介质层193的步骤。当然，在其他示例中，所述间隔绝缘层221也可以直接利用所述栅氧化层191，即所述沟槽31未延伸至所述栅氧化层191内，所述沟槽31底部的栅氧化层191作为所述间隔绝缘层221，这样有利于工艺简化，或者可以刻蚀掉部分厚度的所述栅氧化层191，余下的部分作为所述间隔绝缘层221。本实施例中不做严格限制。其与所述间隔金属层222共同构成栅极间隔层22将所述栅极19，尤其是所述栅极19的栅极导电层192隔开。在另一示例中，在形成所述漏极金属层21前还可以对所述第一导电类型衬底11进行背面(即将形成所述漏极金属层21的表面)研磨以进一步减小器件尺寸。
作为示例，所述间隔金属层222和所述源极金属层20可以在同一工艺中形成，因而所述间隔金属层222和所述源极金属层20的材料可以相同，比如可以为但不限于为铝，所述漏极金属层优选但不限于镍、钛或银中的一种或多种。所述间隔金属层222和所述源极金属层20优选相互连接。在完成该步骤后即可得到如图2所述的超结MOS器件结构。所述间隔金属层222、间隔绝缘层221和超结结构的第一导电类型柱14在纵向上形成了MIS二极管，有助于提高所述超结MOS器件结构的性能。
如上所述，本发明的超结MOS器件结构及其制备方法，具有如下有益效果：本发明在常规的超结MOS器件的栅极结构中引入了间隔绝缘层和间隔金属层以将栅极结构隔开，该间隔金属层和间隔绝缘层和超结结构的第一导电类型柱在纵向上形成了MIS二极管(金属Metal-绝缘体Insulator-半导体Semiconductor)，由于MIS二极管的开关速度在皮秒量级(而普通二极管的开关速度为纳秒量级)，因此能有效降低超结MOS器件体内的反向恢复电荷(Qrr)、缩短超结器件的反向恢复时间(Trr)，由此能够降低器件反向恢复过程中的损耗，减小开关过程中的噪声干扰，进一步提升超结器件性能，提高器件以及采用了该器件的***的稳定性。此外，相比肖特基二极管，MIS二极管的反向漏电更小，有利于进一步提高器件的反向击穿电压。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种超结MOS器件结构，其特征在于，包括：
第一导电类型衬底；
第一导电类型外延层，位于所述第一导电类型衬底的表面；
多个第二导电类型柱，间隔分布于所述第一导电类型外延层内，以在各所述第二导电类型柱之间间隔出第一导电类型柱而形成超结结构，第二导电类型不同于第一导电类型；
多个第二导电类型阱区，位于所述第一导电类型外延层内，且位于所述第二导电类型柱的上表面；
第一导电类型源区，位于所述第二导电类型阱区内；
第二导电类型阱引出区，位于所述第二导电类型阱区内，且和所述第一导电类型源区相邻设置；
栅极，包括栅氧化层、栅极导电层及层间介质层；其中，所述栅氧化层位于所述第一导电类型柱的上表面及所述第二导电类型阱区的部分上表面；所述栅极导电层位于所述栅氧化层的上表面；所述层间介质层位于所述栅极导电层的上表面及侧壁；
栅极间隔层，位于所述栅极内，所述栅极间隔层包括间隔绝缘层及间隔金属层，所述间隔绝缘层位于所述第一导电类型柱的上表面，所述间隔金属层位于所述间隔绝缘层的上表面，所述栅极间隔层将所述栅极导电层间隔成至少两部分，所述间隔金属层、间隔绝缘层和超结结构的第一导电类型柱在纵向上形成MIS二极管；
源极金属层，位于所述第二导电类型阱引出区的表面及所述第一导电类型源区的表面；
漏极金属层，位于所述第一导电类型衬底远离所述第一导电类型外延层的表面。
2.根据权利要求1所述的超结MOS器件结构，其特征在于：所述第二导电类型柱的下表面与所述第一导电类型衬底之间具有间距，所述第一导电类型源区的下表面和所述第二导电类型阱区的下表面之间具有间距。
3.根据权利要求1所述的超结MOS器件结构，其特征在于：所述栅氧化层和所述间隔绝缘层相连接。
4.根据权利要求1所述的超结MOS器件结构，其特征在于：所述第一导电类型为N型且所述第二导电类型为P型，或所述第一导电类型为P型且所述第二导电类型为N型。
5.根据权利要求1所述的超结MOS器件结构，其特征在于：所述间隔金属层的宽度不大于所述第一导电类型柱的上表面宽度。
6.根据权利要求1所述的超结MOS器件结构，其特征在于：所述间隔金属层的宽度为2~3μm。
7.根据权利要求1所述的超结MOS器件结构，其特征在于：所述间隔绝缘层的材料包括高K介质材料。
8.根据权利要求1至7任一项所述的超结MOS器件结构，其特征在于：所述第一导电类型衬底的掺杂浓度和所述第一导电类型源区的掺杂浓度相同且大于所述第一导电类型外延层的掺杂浓度，所述第二导电类型阱引出区的掺杂浓度大于所述第二导电类型柱的掺杂浓度。
9.一种如权利要求1至8任一项所述的超结MOS器件结构的制备方法，其特征在于，包括步骤：
提供第一导电类型衬底，于所述第一导电类型衬底表面形成第一导电类型外延层；
于所述第一导电类型外延层内形成多个间隔分布的沟槽，多个所述沟槽在所述第一导电类型外延层内间隔出多个第一导电类型柱；
对所述沟槽进行填充以形成多个第二导电类型柱，所述第二导电类型柱和所述第一导电类型柱形成超结结构，第二导电类型不同于第一导电类型；
依次形成栅氧化层和栅极导电层，所述栅氧化层位于所述第一导电类型柱的上表面，所述栅极导电层位于所述栅氧化层的上表面；
对所述第二导电类型柱进行离子注入并进行高温推阱以于所述第二导电类型柱的上部形成第二导电类型阱区，所述第二导电类型阱区延伸至所述栅氧化层的下表面；形成贯穿所述栅极导电层的沟槽，于所述栅极导电层的上表面和侧壁形成层间介质层；
于所述第二导电类型阱区内形成第一导电类型源区和第二导电类型阱引出区，所述第二导电类型阱引出区和所述第一导电类型源区相邻设置；
形成源极金属层、间隔金属层和漏极金属层，所述源极金属层覆盖所述第二导电类型阱引出区的表面及所述第一导电类型源区的表面，所述间隔金属层填满所述栅极导电层中的沟槽，所述漏极金属层位于所述第一导电类型衬底远离所述第一导电类型外延层的表面。
10.根据权利要求9所述的制备方法，其特征在于：贯穿所述栅极导电层的沟槽还延伸至所述第一导电类型柱的表面；在所述沟槽内形成所述间隔金属层之前还包括于所述沟槽内形成间隔绝缘层的步骤，所述间隔绝缘层位于所述第一导电类型柱的表面。
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