CN113724661A - 栅极驱动电路及包括该栅极驱动电路的显示设备 - Google Patents

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Abstract

本发明涉及栅极驱动电路和包括该栅极驱动电路的显示设备。栅极驱动电路包括：多个驱动级，每个驱动级配置为向多条栅极线中的相应栅极线提供栅极信号，其中多个驱动级中的每个包括：第一晶体管，电连接在第一时钟端与栅极输出端之间，第一晶体管包括电连接到第一节点的栅电极，第一时钟端用于接收第一时钟信号；第二晶体管，配置为向第一节点传输第一进位信号；以及第三晶体管，电连接在第一节点与第一电压端之间，第三晶体管包括电连接到第一电压端的栅电极，第一电压端用于接收第一电压，其中，栅极输出端电连接到相应栅极线。

Description

栅极驱动电路及包括该栅极驱动电路的显示设备
相关申请的交叉引用
本申请要求于2020年5月26日提交的第10-2020-0063201号韩国专利申请的优先权和权益，该专利申请出于所有目的通过引用的方式并入本文，如同在本文中完全阐述那样。
技术领域
本发明的示例性实现方式通常涉及显示设备，并且更具体地，涉及包括栅极驱动电路的显示设备。
背景技术
通常，显示设备包括用于显示图像的显示面板和用于驱动显示面板的驱动电路。显示面板包括多条栅极线、多条数据线和多个像素。像素中的每个连接到多条栅极线中的相应栅极线和多条数据线中的相应数据线。驱动电路包括用于向数据线输出数据信号的数据驱动电路、用于输出用于驱动栅极线的栅极信号的栅极驱动电路、用于向栅极驱动电路提供时钟信号的电压生成电路、以及用于控制数据驱动电路和栅极驱动电路的时序控制器。电压生成电路可以根据时序控制器的控制生成时钟信号和电压。
当驱动电路加电时，时序控制器执行初始化操作。在这种情况下，当栅极线具有浮置状态时，可能在显示设备上显示噪声图像。
在本背景技术部分中公开的以上信息仅用于理解本发明构思的背景技术，并且因此，它可以包含不构成现有技术的信息。
发明内容
申请人发现，当显示设备加电时，由于显示设备的栅极线的浮置状态，显示设备因此显示噪声图像。
根据本发明的原理和示例性实现方式构造的显示设备能够通过使栅极线放电来防止由于显示设备的栅极线的浮置状态引起的噪声图像或使噪声图像最小化。
根据本发明的原理和示例性实现方式构造的显示设备能够通过提供用于防止显示设备的栅极线的浮置状态的栅极驱动电路而在加电时稳定地操作。
本发明构思的附加特征将下面的描述中阐明，并且部分地从该描述中将是显而易见的，或者可以通过实践本发明构思来获知。
根据本发明的一个或多个示例性实施方式，栅极驱动电路包括：多个驱动级，多个驱动级中的每个配置为向多条栅极线中的相应栅极线提供栅极信号，其中多个驱动级中的每个包括：第一晶体管，电连接在第一时钟端与栅极输出端之间，第一晶体管包括电连接到第一节点的栅电极，第一时钟端用于接收第一时钟信号；第二晶体管，配置为向第一节点传输第一进位信号；以及第三晶体管，电连接在第一节点与第一电压端之间，第三晶体管包括电连接到第一电压端的栅电极，第一电压端用于接收第一电压，其中，栅极输出端电连接到相应栅极线。
第一电压在初始化模式期间可以从第一电平改变到第二电平，第二电平不同于第一电平。
第一电压在初始化模式期间可以被改变为顺序地具有第一电平、第二电平和第一电平，第二电平不同于第一电平。
第一时钟信号在初始化模式期间可以具有低电平。
第三晶体管可以配置为在第一电压具有第二电平时将第一电压传输到第一节点。
多个驱动级中的每个还可以包括连接在栅极输出端与用于接收第二电压的第二电压端之间的第四晶体管，第四晶体管包括连接到用于接收第二时钟信号的第二时钟端的栅电极。
多个驱动级中的每个还可以包括连接在第一时钟端与进位输出端之间的第五晶体管，第五晶体管包括连接到第一节点的栅电极，以及进位输出端可以配置为输出进位信号。
根据本发明的一个或多个示例性实施方式，显示设备包括：显示面板，包括分别连接到多条数据线并且分别连接到多条栅极线的多个像素；数据驱动电路，配置为驱动多条数据线；栅极驱动电路，配置为驱动多条栅极线；时序控制器，配置为接收图像信号和控制信号，控制数据驱动电路和栅极驱动电路在显示面板上显示图像，并输出栅极脉冲信号；以及电压生成电路，配置为响应于栅极脉冲信号输出第一时钟信号和第一电压，其中，电压生成电路配置为改变第一电压，使得第一电压在初始化模式期间顺序地具有第一电平和第二电平，第二电平不同于第一电平，以及栅极驱动电路包括多个驱动级，多个驱动级中的每个配置为向多条栅极线中的相应栅极线提供栅极信号，其中，多个驱动级中的每个配置为在初始化模式期间响应于第一电压和第一时钟信号而使相应栅极线放电。
第一电压在初始化模式期间可以被改变为顺序地具有第一电平、第二电平和第一电平。
多个驱动级中的每个可以包括：第一晶体管，连接在第一时钟端与栅极输出端之间，第一时钟端用于接收第一时钟信号，第一晶体管包括连接到第一节点的栅电极；第二晶体管，配置为向第一节点传输第一进位信号；以及第三晶体管，连接在第一节点与用于接收第一电压的第一电压端之间，第三晶体管包括连接到第一电压端的栅电极。
第三晶体管可以配置为在第一电压具有第二电平时将第一电压传输到第一节点。
电压生成电路还可以配置为生成第二时钟信号和第二电压，第二时钟信号不同于第一时钟信号不同，第二电压不同于第一电压。
多个驱动级中的每个还可以包括连接在栅极输出端与用于接收第二电压的第二电压端之间的第四晶体管，第四晶体管包括连接到用于接收第二时钟信号的第二时钟端的栅电极。
电压生成电路可以配置为在初始化模式期间将第一时钟信号和第二时钟信号保持在低电平。
电压生成电路可以配置为在初始化模式期间将第二电压保持在第一电平。
多个驱动级中的每个还包括连接在第一时钟端与进位输出端之间的第五晶体管，第五晶体管包括连接到第一节点的栅电极，以及进位输出端配置为输出进位信号。
从多个驱动级中的第j驱动级输出的进位信号可以被提供给第(j+1)驱动级的进位输入端，其中，j是自然数。
时序控制器可以配置为在驱动模式期间向栅极驱动电路提供开始信号。
栅极驱动电路的多个驱动级中的第一驱动级可以配置为通过进位输入端接收开始信号。
应理解的是，前面的一般描述和下面的详细描述都是示例性和说明性的，并且旨在提供对所要求保护的本发明的进一步说明。
附图说明
包括附图以提供对本发明的进一步理解，并且将附图并入本说明书中并构成本说明书的一部分，附图示出了本发明的示例性实施方式，并且与说明书一起用于说明本发明的构思。
图1是示出根据本发明的原理构造的显示设备的示例性实施方式的配置的框图。
图2是图1的显示设备的代表性像素的每个的等效电路图。
图3A和图3B是用于说明图1的显示设备的操作的时序图。
图4是示例性地示出图1的显示设备的栅极驱动电路的配置的框图。
图5是示例性地示出图1的显示设备的栅极驱动电路的操作的时序图。
图6是图4的栅极驱动电路中的驱动级的电路图。
图7是用于示出图6的驱动级的操作的时序图。
具体实施方式
在下面的描述中，出于说明的目的，对许多具体细节进行阐述，以提供对本发明的各种示例性实施方式或实现方式的透彻理解。如本文中所使用的，“实施方式”和“实现方式”是可互换的词语，其是采用本文中公开的本发明构思中的一个或多个的设备或方法的非限制性示例。然而，显而易见的是，可以在没有这些具体细节或具有一个或多个的永通布置的情况下对各种示例性实施方式进行实践。在其实例中，为避免不必要地模糊各种示例性实施方式，以框图形式示出公知的结构和设备。此外，各种示例性实施方式可以是不同的，但不一定是排他的。例如，在不背离本发明构思的情况下，示例性实施方式的特定形状、配置和特性可以在另一示例性实施方式中使用或实施。
除非另有说明，否则示出的示例性实施方式应被理解为提供可以在实践中实施本发明构思的一些方式的不同细节的示例性特征。因此，除非另有说明，否则在不背离本发明构思的情况下，各种实施方式的特征、部件、模块、层、膜、面板、区域和/或方面等(下文中，单独称为或统称为“元件”)可以另行组合、分离、互换和/或重新布置。
附图中，剖面线和/或阴影的使用通常用于使相邻元件之间的边界清晰。因此，除非另有说明，否则剖面线或阴影的存在或不存在都不传达或指示对特定材料、材料性质、尺寸、比例、所示出的元件之间的共性和/或元件的任何其它特性、属性、性质等的任何偏好或要求。此外，在附图中，出于清楚和/或描述的目的，元件的尺寸和相对尺寸可能被夸大。当可以不同地实施示例性实施方式时，可以与所描述的顺序不同地执行特定的处理顺序。例如，两个连续描述的工艺可以基本上同时执行，或者以与所描述的顺序相反的顺序执行。此外，相同的附图标记表示相同的元件。
当诸如层的元件被称为位于另一元件或层“上”、“连接至”或“联接至”另一元件或层时，其可以直接位于另一元件或层上、直接连接至或直接联接至另一元件或层，或者可以存在介于中间的元件或层。然而，当元件或层被称为“直接位于”另一元件或层“上”、“直接连接至”或“直接联接至”另一元件或层时，不存在介于中间的元件或层。为此，术语“连接”可以表示在存在或者不存在介于中间的元件的情况下的物理连接、电连接和/或流体连接。此外，DR1轴、DR2轴和DR3轴不限于直角坐标系的三个轴(诸如，x轴、y轴和z轴)，且可以以更宽泛的含义进行解释。例如，DR1轴、DR2轴和DR3轴可以彼此垂直，或者可以表示彼此不垂直的不同方向。出于本公开的目的，“X、Y和Z中的至少一个”和“选自由X、Y和Z构成的组合中的至少一个”可以解释为仅X、仅Y、仅Z或者X、Y和Z中的两个或更多个的任何组合，诸如，例如，XYZ、XYY、YZ和ZZ。如本文中所使用的，术语“和/或”包括相关所列项目中的一个或多个的任何和所有组合。
虽然术语“第一”、“第二”等可以在本文中用于描述各种类型的元件，但是这些元件不应受这些术语的限制。这些术语用于将一个元件与另一元件区分开。因此，在不背离本公开的教导的情况下，下面讨论的第一元件可以称为第二元件。
诸如“下面”、“下方”、“之下”、“下”、“上方”、“上”、“之上”、“较高”、“侧”(例如，如“侧壁”中那样)等的空间相对术语可以在本文中出于描述性目的而使用，并且从而用于描述如附图中所示的一个元件与另一(些)元件的关系。除了附图中描绘的取向之外，空间相对术语旨在涵盖装置在使用、操作和/或制造中的不同取向。例如，如果将附图中的装置翻转，则描述为在其它元件或特征“下方”或“下面”的元件将随之取向为在其它元件或特征“上方”。因此，示例性术语“下方”可以涵盖上方和下方两种取向。此外，装置可以以其它方式取向(例如，旋转90度或处于其它取向)，并且因而相应地解释本文中所使用的空间相对描述语。
本文中使用的术语是出于描述特定实施方式的目的，而非旨在进行限制。除非上下文另有明确指示，否则如本文中所使用的，单数形式的“一”、“一个”和“该”旨在也包括复数形式。此外，当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”指定所陈述的特征、整体、步骤、操作、元件、部件和/或其组合的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组合的存在或添加。还应注意的是，如本文中所使用的，术语“基本上”、“约”和其它类似术语用作近似术语而不用作程度术语，并且因此用于为本领域普通技术人员将认识到的测量值、计算值和/或提供值中的固有偏差留有余量。
按照本领域中的惯例，附图中针对功能性块、单元和/或模块描述并示出了一些示例性实施方式。本领域技术人员将理解的是，这些块、单元和/或模块通过可使用基于半导体的制备技术或其它制造技术而形成的电子(或光学)电路(诸如，逻辑电路、分立部件、微处理器、硬布线电路、存储器元件、布线连接等)物理上地实现。在块、单元和/或模块通过微处理器或其它类似硬件实施的情况下，可使用软件(例如，微代码)对所述块、单元和/或模块进行编程和控制以执行本文中讨论的各种功能，并且可选地，可以由固件和/或软件来驱动它们。还考虑到的是，每个块、单元和/或模块可以通过专用硬件进行实施，或者实施为执行一些功能的专用硬件与执行其它功能的处理器(例如，一个或多个编程式微处理器和相关电路)的组合。此外，在不背离本发明构思的范围的情况下，一些示例性实施方式的每个块、单元和/或模块可以在物理上划分成两个或更多个交互且分立的块、单元和/或模块。此外，在不背离本发明构思的范围的情况下，一些示例性实施方式的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。
除非另有限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。术语，诸如在常用词典中限定的术语，应解释为具有与其在相关技术的语境中的含义一致的含义，并且不应以理想化或过于形式化的含义进行解释，除非本文中明确地如此限定。
图1是示出根据本发明的原理构造的显示设备的示例性实施方式的配置的框图。
参照图1，根据示例性实施方式的显示设备100包括显示面板110、时序控制器120、电压生成电路130、栅极驱动电路140和数据驱动电路150。
显示面板110没有特别限制，并且可以包括各种显示面板，诸如液晶显示面板、有机发光显示面板、电泳显示面板和电润湿显示面板。在显示面板110是液晶显示面板的情况下，显示设备100还可以包括偏振器、背光单元等。
显示面板110包括像素PX、多条栅极线GL1至GLn、以及与栅极线GL1至GLn相交的多条数据线DL1至DLm(其中，n和m是大于2的自然数)。多条栅极线GL1至GLn连接到栅极驱动电路140。多条数据线DL1至DLm连接到数据驱动电路150。在图1中仅示出了多条栅极线GL1至GLn中的一些和多条数据线DL1至DLm中的一些。
尽管在图1中仅示出了多个像素PX中的一个，但是显示面板110包括多个像素PX。多个像素PX中的每个连接到多条栅极线GL1至GLn中的相应栅极线以及多条数据线DL1到DLm中的相应数据线。
时序控制器120从外部图形控制单元接收图像数据RGB和控制信号CTRL。控制信号CTRL可以包括垂直同步信号、水平同步信号、数据使能信号和时钟信号。
时序控制器120接收图像数据RGB和控制信号CTRL，并输出要提供给数据驱动电路150的数据信号DATA和数据控制信号CONT1、要提供给栅极驱动电路140的栅极控制信号CONT2、以及要提供给电压生成电路130的栅极脉冲信号CPV。时序控制器120可以从外部接收输入电压VIN。
电压生成电路130从时序控制器120接收栅极脉冲信号CPV，并生成第一时钟信号CKV1和第二时钟信号CKV1B。第一时钟信号CKV1和第二时钟信号CKV1B可以是具有相同频率和不同相位的信号。尽管在以下描述中，电压生成电路130被描述为输出两个时钟信号CKV1和CKV1B作为示例，但时钟信号的数目可根据栅极驱动电路140的配置而不同地改变。
电压生成电路130可以用功率管理集成电路(PMIC)来实现。除了第一时钟信号CKV1和第二时钟信号CKV1B之外，电压生成电路130还可以生成用于栅极驱动电路140的操作的第一电压VSS1和第二电压VSS2。用于显示面板110的操作的公共电压、电源电压、接地电压等可以进一步由电压生成电路130生成。
电压生成电路130可以从外部接收输入电压VIN。根据示例性实施方式的电压生成电路130可以在开始提供输入电压VIN之后的初始化模式期间将第一时钟信号CKV1、第二时钟信号CKV1B和第一电压VSS1设置为低电平(例如，约0V或更低)。电压生成电路130可以在初始化模式期间顺序地将第二电压VSS2设置为第一电平(例如，约-7V)、第二电平和第一电平。稍后将详细描述电压生成电路130的操作。
栅极驱动电路140生成栅极信号，并基于从时序控制器120接收的栅极控制信号CONT2，以及基于从电压生成电路130接收的第一时钟信号CKV1、第二时钟信号CKV1B、第一电压VSS1和第二电压VSS2，将栅极信号输出到多条栅极线GL1至GLn。
栅极驱动电路140可以通过薄膜工艺与像素PX同时形成。例如，栅极驱动电路140可以设置在显示面板110的预定区域(例如，未布置像素PX的非显示区域)中。在另一示例性实施方式中，栅极驱动电路140可以包括驱动芯片和安装有驱动芯片的柔性电路板，并且柔性电路板可以电连接到显示面板110。在另一示例性实施方式中，可以通过玻璃上芯片(COG)方法将栅极驱动电路140安装在显示面板110的非显示区域上。
数据驱动电路150基于从时序控制器120接收的数据控制信号CONT1根据从时序控制器120提供的数据信号DATA生成灰度电压。数据驱动电路150向多条数据线DL1至DLm输出灰度电压。
图2是图1的显示设备的代表性像素中的每个的等效电路图。
如图2中所示出的，像素PX中的每个包括薄膜晶体管TR(以下称为像素晶体管TR)、液晶电容器Clc和存储电容器Cst。在另一示例性实施方式中，可以省略存储电容器Cst。
像素晶体管TR电连接到第i栅极线GLi和第j数据线DLj(其中，i和j是自然数)。像素晶体管TR响应于从第i栅极线GLi接收的栅极信号，将与从第j数据线DLj接收的数据信号相对应的像素电压传输到液晶电容器Clc。
液晶电容器Clc被充电到从像素晶体管TR传输的像素电压。液晶电容器Clc的液晶层的液晶指向矢的取向可以根据液晶电容器Clc中充电的电荷量而改变。根据液晶指向矢的取向，入射在液晶层上的光可以被透射或被阻挡以显示图像。
存储电容器Cst与液晶电容器Clc并联。存储电容器Cst可以将液晶指向矢的取向保持一段时间。
图3A和图3B是用于示出图1的显示设备的操作的时序图。
参照图1、图3A和图3B，时序控制器120在开始提供输入电压VIN时执行初始化操作。例如，时序控制器120(在图3A和图3B中表示为“T-CON”)可以执行加载操作，该加载操作设置诸如操作频率和操作电压电平的状态信息，并且基于从外部提供的控制信号CTRL和存储在内部存储器(或查找表)中的状态信息来设置与数据驱动电路150的接口。加载操作可以包括训练模式。在训练模式中，时序控制器120可以通过向数据驱动电路150传输时钟训练信号以及通过从数据驱动电路150接收锁定信号来检查与数据驱动电路150的接口。
在时序控制器120完成加载操作后，当时序控制器120向电压生成电路130(在图3A和图3B中表示为“PMIC”)传输栅极脉冲信号CPV时，电压生成电路130开始操作。电压生成电路130可以响应于从时序控制器120接收的栅极脉冲信号CPV而生成第一时钟信号CKV1、第二时钟信号CKV1B、第一电压VSS1和第二电压VSS2。
例如，在完成加载操作之后，时序控制器120将栅极控制信号CONT2输出到栅极驱动电路140。栅极控制信号CONT2可以包括指示一帧的开始的开始信号STV。
栅极驱动电路140可以响应于来自时序控制器120的栅极控制信号CONT2中包括的开始信号STV以及来自电压生成电路130的第一时钟信号CKV1、第二时钟信号CKV1B、第一电压VSS1和第二电压VSS2，将栅极信号输出到栅极线GL1至GLn。
如图3A中所示出的，开始提供输入电压VIN与输出开始信号STV的第一脉冲之间的时间间隔是第一时间FT1。
近来，随着时序控制器120的功能变得多样化并且查找表的大小增加，时序控制器120的加载操作所需的时间增加。因此，如图3B中所示出的，开始提供输入电压VIN与输出开始信号STV的第一脉冲之间的时间间隔是第二时间FT2。图3B中所示出的第二时间FT2比图3A中所示出的第一时间FT1长延迟时间DT。
在开始提供输入电压VIN之后直到输出开始信号STV的第一脉冲时为止，栅极线GL1至GLn可以保持在浮置状态。也就是说，第一时间FT1和第二时间FT2可以意指浮置时间，在该浮置时间期间栅极线GL1至GLn保持在浮置状态。
如参照图2所描述的，像素晶体管TR的栅电极连接到第i栅极线GLi。当第i栅极线GLi的浮置电压电平是预定电平或更高电平时，像素晶体管TR可以导通，使得不希望的噪声图像可以被显示在显示面板110上。
图4是示例性地示出图1的显示设备的栅极驱动电路的配置的框图。
参照图4，栅极驱动电路140包括多个驱动级SRC1至SRCn，并包括虚设驱动级SRCn+1。多个驱动级SRC1至SRCn和虚设驱动级SRCn+1具有相互依赖的连接关系，其响应于从前一级输出的进位信号和从下一级输出的进位信号而操作。
多个驱动级SRC1至SRCn和虚设驱动级SRCn+1中的每个从图1中所示出的电压生成电路130接收第一时钟信号CKV1和第二时钟信号CKV1B。驱动级SRC1和虚设驱动级SRCn+1还接收开始信号STV。
尽管在图4中所示出的示例中，栅极驱动电路140仅接收两个时钟信号，例如第一时钟信号CKV1和第二时钟信号CKV1B，但示例性实施方式不限于此。例如，电压生成电路130可以生成彼此不同的4个时钟信号、8个时钟信号、12个时钟信号或16个时钟信号，并且栅极驱动电路140中的多个驱动级SRC1至SRCn和虚设驱动级SRCn+1可以接收4个时钟信号、8个时钟信号、12个时钟信号或16个时钟信号中的一些相应的时钟信号。
在该示例性实施方式中，多个驱动级SRC1至SRCn分别电连接到多条栅极线GL1至GLn。多个驱动级SRC1至SRCn分别向多条栅极线GL1至GLn提供栅极信号G1至Gn。
驱动级SRC1至SRCn和虚设驱动级SRCn+1中的每个包括第一进位输入端IN1、第二进位输入端IN2、栅极输出端(作为输出端)OUT、进位输出端CR、第一时钟端CK1、第二时钟端CK2、第一电压端V1和第二电压端V2。
驱动级SRC1至SRCn中的每个的栅极输出端OUT电连接到多条栅极线GL1至GLn中的相应栅极线。从驱动级SRC1至SRCn生成的栅极信号G1至Gn可以通过栅极输出端OUT提供给栅极线GL1至GLn。
驱动级SRC1至SRCn中的每个的进位输出端CR电连接到相应驱动级的下一驱动级的第一进位输入端IN1。此外，驱动级SRC2至SRCn和虚设驱动级SRCn+1中的每个的进位输出端CR电连接到前一驱动级的第二进位输入端IN2。例如，驱动级SRC1至SRCn中的第k驱动级SRCk的进位输出端CR连接到第(k-1)驱动级SRCk-1的第二进位输入端IN2和第(k+1)驱动级SRCk+1的第一进位输入端IN1。在示例性实施方式中，驱动级SRC1至SRCn中的第k驱动级SRCk的进位输出端CR可以连接到第(k-1)驱动级SRCk-1的第二进位输入端IN2和第(k+s)驱动级SRCk+s的第一进位输入端IN1(这里，k和s中的每个都是自然数)。例如，驱动级SRC1至SRCn中的第k驱动级SRCk的进位输出端CR可以连接到第(k-1)驱动级SRCk-1的第二进位输入端IN2和第(k+4)驱动级SRCk+4的第一进位输入端IN1。
驱动级SRC2至SRCn和虚设驱动级SRCn+1中的每个的第一进位输入端IN1接收从前一驱动级输出的进位信号。例如，第k驱动级SRCk的第一进位输入端IN1接收从第(k-1)驱动级SRCk-1输出的进位信号CRk-1。驱动级SRC1至SRCn中的第一驱动级SRC1的第一进位输入端IN1接收包括在从图1中所示出的时序控制器120提供的栅极控制信号CONT2中的开始信号STV。
驱动级SRC1至SRCn中的每个的第二进位输入端IN2接收来自下一驱动级的进位输出端CR的进位信号。例如，第k驱动级SRCk的第二进位输入端IN2接收从第(k+1)驱动级SRCk+1的进位输出端CR输出的进位信号CRk+1。虚设驱动级SRCn+1的第二进位输入端IN2接收包括在从图1中所示出的时序控制器120提供的栅极控制信号CONT2中的开始信号STV。
在另一示例性实施方式中，驱动级SRC1至SRCn-1中的每个的第二进位输入端IN2可以电连接到下一驱动级的栅极输出端OUT。第n驱动级SRCn的第二进位输入端IN2接收从虚设驱动级SRCn+1的进位输出端CR输出的进位信号CRn+1。虚设驱动级SRCn+1的第二进位输入端IN2接收包括在由图1中所示出的时序控制器120提供的栅极控制信号CONT2中的开始信号STV。
驱动级SRC1至SRCn和虚设驱动级SRCn+1中的每个的第一时钟端CK1和第二时钟端CK2分别接收第一时钟信号CKV1或第二时钟信号CKV1B。奇数驱动级SRC1、SRC3、……、SRCn+1的第一时钟端CK1可以各自接收第一时钟信号CKV1，且奇数驱动级SRC1、SRC3、……、SRCn+1的第二时钟端CK2可以各自接收第二时钟信号CKV1B。偶数驱动级SRC2、SRC4、……、SRCn的第一时钟端CK1可以各自接收第二时钟信号CKV1B，且偶数驱动级SRC2、SRC4、……、SRCn的第二时钟端CK2可以各自接收第一时钟信号CKV1。
驱动级SRC1至SRCn和虚设驱动级SRCn+1中的每个的第一电压端V1接收第一电压VSS1。驱动级SRC1至SRCn和虚设驱动级SRCn+1中的每个的第二电压端V2接收第二电压VSS2。第一电压VSS1和第二电压VSS2可以具有不同的电压电平，并且第二电压VSS2可以具有比第一电压VSS1更低的电压电平。
在示例性实施方式中，根据其电路配置，驱动级SRC1至SRCn和虚设驱动级SRCn+1中的每个可以省略第一进位输入端IN1、第二进位输入端IN2、栅极输出端OUT、进位输出端CR、第一时钟端CK1、第二时钟端CK2、第一电压端V1和第二电压端V2中的任何一个，或者还可以包括其它端。例如，可以省略第一电压端V1和第二电压端V2中的任何一个。在这种情况下，驱动级SRC1至SRCn和虚设驱动级SRCn+1中的每个仅接收第一电压VSS1和第二电压VSS2中的一个。此外，驱动级SRC1至SRCn和虚设驱动级SRCn+1之间的连接关系也可以改变。
图5是示例性地示出图1的显示设备的栅极驱动电路的操作的时序图。
参照图1、图4和图5，在开始提供输入电压VIN时，电压生成电路130以初始化模式I-M操作。在初始化模式I-M中，电压生成电路130输出分别具有预定电平的第一电压VSS1和第二电压VSS2。例如，第一电压VSS1可以具有第一低电压电平VL1，并且第二电压VSS2可以具有第二低电压电平VL2。在示例性实施方式中，第一低电压电平VL1和第二低电压电平VL2可以彼此相同。在示例性实施方式中，第二低电压电平VL2可低于第一低电压电平VL1。
电压生成电路130在初始化模式I-M的第一周期P1期间将第二电压VSS2保持在第二低电压电平VL2处，且在第二周期P2期间将第二电压VSS2改变为高于第二低电压电平VL2的高电压电平VH。电压生成电路130可以在初始化模式I-M的第二周期P2之后将第二电压VSS2改变为第二低电压电平VL2。
栅极驱动电路140中的驱动级SRC1至SRCn可以响应于初始化模式I-M的第二周期P2中的高电压电平VH的第二电压VSS2而分别将栅极信号G1至Gn保持为具有低电平。
当初始化模式I-M结束并且驱动模式D-M开始时，时序控制器120可以将开始信号STV提供给栅极驱动电路140。此外，当驱动模式D-M开始时，电压生成电路130可以将第一时钟信号CKV1和第二时钟信号CKV1B提供给栅极驱动电路140。
驱动级SRC1至SRCn可以响应于开始信号STV、第一时钟信号CKV1和第二时钟信号CKV1B而将栅极信号G1至Gn分别顺序地激活到高电平。
图6是图4中示出的栅极驱动电路140中的第k驱动级(这里，k是自然数)的电路图。图4所示的多个驱动级SRC1至SRCn和虚设驱动级SRCn+1中的每个可以具有与第k驱动级SRCk相同的电路。在下文中，第k驱动级SRCk称为驱动级SRCk。
参照图6，驱动级SRCk包括第一进位输入端IN1、第二进位输入端IN2、作为输出端的栅极输出端OUT、进位输出端CR、第一时钟端CK1、第二时钟端CK2、第一电压端V1、第二电压端V2、第一晶体管TR1至第九晶体管TR9、以及电容器C1。
第一晶体管TR1连接在第一时钟端CK1与栅极输出端OUT之间，并且包括连接到第一节点N1的栅电极。
第二晶体管TR2连接在第一进位输入端IN1与第一节点N1之间，并且包括连接到第一进位输入端IN1的栅电极。
第三晶体管TR3连接在第一节点N1与第二电压端V2之间，并且包括连接到第二电压端V2的栅电极。
第四晶体管TR4连接在栅极输出端OUT与第一电压端V1之间，并且包括连接到第二时钟端CK2的栅电极。
第五晶体管TR5连接在第一时钟端CK1与进位输出端CR之间，并且包括连接到第一节点N1的栅电极。
第六晶体管TR6连接在进位输出端CR与第二电压端V2之间，并且包括连接到第二时钟端CK2的栅电极。
第七晶体管TR7连接在第一节点N1与第二电压端V2之间，并且包括连接到第二进位输入端IN2的栅电极。
第八晶体管TR8连接在第一节点N1与第二电压端V2之间，并且包括连接到第一进位输入端IN1的栅电极。
第九晶体管TR9连接在第一节点N1与进位输出端CR之间，并且包括连接到第一时钟端CK1的栅电极。
电容器C1连接在第一节点N1与栅极输出端OUT之间。
尽管在图6中示出了包括第一晶体管TR1至第九晶体管TR9和一个电容器C1的驱动级SRCk，但是驱动级SRCk的电路配置可以不同地改变。例如，第八晶体管TR8可以包括串联连接在第一节点N1与第二电压端V2之间的两个晶体管。第八晶体管TR8的两个晶体管中的每个具有连接到第一进位输入端IN1的栅电极。例如，第四晶体管TR4可以包括并联连接在栅极输出端OUT与第一电压端V1之间的两个晶体管。第四晶体管TR4的两个晶体管中的每个具有连接到第二时钟端CK2的栅电极。
图7是用于说明图6中所示出的驱动级SRCk的操作的时序图。
参照图1、图6和图7，当开始提供输入电压VIN时，电压生成电路130还不生成第一时钟信号CKV1、第二时钟信号CKV1B、第一电压VSS1和第二电压VSS2。因此，第一时钟信号CKV1、第二时钟信号CKV1B、第一电压VSS1和第二电压VSS2可以各自处于浮置状态。此外，包括在从时序控制器120输出的栅极控制信号CONT2中的开始信号STV可以处于浮置状态。
当开始提供输入电压VIN时，电压生成电路130以初始化模式I-M操作。在初始化模式I-M期间，电压生成电路130将第一时钟信号CKV1、第二时钟信号CKV1B、第一电压VSS1和第二电压VSS2分别设置为预定电平(例如，低电平)。例如，预定电平可以是约0V或更低的电压。
电压生成电路130在初始化模式I-M中的第一周期P1期间将第二电压VSS2设置为第二低电压电平VL2。在第二电压VSS2具有第二低电压电平VL2时，驱动级SRCk中的第三晶体管TR3断开。
电压生成电路130在初始化模式I-M中的第二周期P2期间将第二电压VSS2设置为高电压电平VH。在第二电压VSS2处于高电压电平VH时，驱动级SRCk中的第三晶体管TR3导通。当第三晶体管TR3导通时，高电压电平VH的第二电压VSS2传输到第一节点N1。当第一节点N1的电压电平上升到高电压电平VH时，第一晶体管TR1导通。此时，因为第一时钟信号CKV1处于低电平，输出端OUT可以通过第一时钟端CK1放电。结果，栅极信号G1可以保持在低电平。
因为当栅极信号G1处于低电平时，显示面板110中的像素PX的像素晶体管TR(参见图2)保持在断开状态，因此可以防止在初始化模式I-M期间在显示面板110上显示不希望的图像。
电压生成电路130在初始化模式I-M中在第二周期P2期间将第二电压VSS2设置为高电压电平VH，且在第二周期P2结束时将第二电压VSS2改变为第二低电压电平VL2。例如，在初始化模式I-M期间，第二电压VSS2可以顺序地具有第二低电压电平VL2(例如，第一电平)、高电压电平VH(例如，高于第一电平的第二电平)和第二低电压电平VL2(例如，第一电平)。高电压电平VH可以具有与第一时钟信号CKV1和第二时钟信号CKV1B的高电平电压相同的电压电平。在示例性实施方式中，高电压电平VH可以具有与输入电压VIN相同的电压电平。
当时序控制器120的加载操作结束并且驱动模式D-M开始时，时序控制器120输出开始信号STV。电压生成电路130在驱动模式D-M中生成第一时钟信号CKV1、第二时钟信号CKV1B、第一电压VSS1和第二电压VSS2。
栅极驱动电路140可以响应于开始信号STV、第一时钟信号CKV1、第二时钟信号CKV1B、第一电压VSS1和第二电压VSS2，针对帧F1和F2(参见图5)中的每个顺序地将栅极信号G1至Gn中的每个激活到高电平。
在驱动模式D-M期间，因为第二电压VSS2保持在第二低电压电平VL2，所以驱动级SRCk中的第三晶体管TR3断开。因此，可以根据进位信号CRk-1和CRk+1来确定第一节点N1的电压电平。例如，仅在初始化模式I-M的第二周期P2中第二电压VSS2处于高电压电平VH时，第三晶体管TR3可以导通。在示例性实施方式中，第二电压VSS2不仅可以在第二周期P2期间保持在高电压电平VH，而且可以在初始化模式I-M期间(即，直到驱动模式D-M开始为止)保持在高电压电平VH。
在示例性实施方式中，第三晶体管TR3可以连接到不同于第二电压端V2的单独的初始电压端。初始电压端可以仅在初始化模式I-M中的第二周期P2中提供具有高电平的信号，并且在剩余周期中提供具有低电平的信号。
根据如上所述的示例性实施方式，即使当时序控制器120的加载时间增加时，也可以防止在显示面板110上显示噪声图像。
具有上述配置的显示设备中的栅极驱动电路可以在加电之后的初始化模式期间对处于浮置状态的栅极线进行放电。因此，像素中的开关晶体管可以在初始化模式期间保持断开，从而防止显示噪声图像。
尽管本文中已经描述了某些示例性实施方式和实现方式，但是根据该描述，其他实施方式和修改将是显而易见的。因此，本发明构思不限于这些实施方式，而是限于所附权利要求和多种明显修改以及如将对本领域普通技术人员显而易见的等同布置的更宽泛范围。

Claims (10)

1.一种栅极驱动电路，包括：
多个驱动级，所述多个驱动级中的每个配置为向多条栅极线中的相应栅极线提供栅极信号，其中
所述多个驱动级中的每个包括：
第一晶体管，电连接在第一时钟端与栅极输出端之间，所述第一晶体管包括电连接到第一节点的栅电极，所述第一时钟端用于接收第一时钟信号；
第二晶体管，配置为向所述第一节点传输第一进位信号；以及
第三晶体管，电连接在所述第一节点与第一电压端之间，所述第三晶体管包括电连接到所述第一电压端的栅电极，所述第一电压端用于接收第一电压，
其中，所述栅极输出端电连接到所述相应栅极线。
2.根据权利要求1所述的栅极驱动电路，其中，所述第一电压在初始化模式期间从第一电平改变到第二电平，所述第二电平不同于所述第一电平。
3.根据权利要求1所述的栅极驱动电路，其中，所述第一电压在初始化模式期间被改变为顺序地具有第一电平、第二电平和所述第一电平，所述第二电平不同于所述第一电平。
4.根据权利要求3所述的栅极驱动电路，其中，所述第一时钟信号在所述初始化模式期间具有低电平。
5.根据权利要求3所述的栅极驱动电路，其中，所述第三晶体管配置为在所述第一电压具有所述第二电平时将所述第一电压传输到所述第一节点。
6.根据权利要求1所述的栅极驱动电路，其中，所述多个驱动级中的每个还包括连接在所述栅极输出端与用于接收第二电压的第二电压端之间的第四晶体管，所述第四晶体管包括连接到用于接收第二时钟信号的第二时钟端的栅电极。
7.根据权利要求6所述的栅极驱动电路，其中：
所述多个驱动级中的每个还包括连接在所述第一时钟端与进位输出端之间的第五晶体管，所述第五晶体管包括连接到所述第一节点的栅电极，以及
所述进位输出端配置为输出进位信号。
8.一种显示设备，包括：
显示面板，包括分别连接到多条数据线并且分别连接到多条栅极线的多个像素；
数据驱动电路，配置为驱动所述多条数据线；
栅极驱动电路，配置为驱动所述多条栅极线；
时序控制器，配置为接收图像信号和控制信号，控制所述数据驱动电路和所述栅极驱动电路在所述显示面板上显示图像，并输出栅极脉冲信号；以及
电压生成电路，配置为响应于所述栅极脉冲信号输出第一时钟信号和第一电压，
其中，所述电压生成电路配置为改变所述第一电压，使得所述第一电压在初始化模式期间顺序地具有第一电平和第二电平，所述第二电平不同于所述第一电平，以及
所述栅极驱动电路包括多个驱动级，所述多个驱动级中的每个配置为向所述多条栅极线中的相应栅极线提供栅极信号，
其中，所述多个驱动级中的每个配置为在所述初始化模式期间响应于所述第一电压和所述第一时钟信号而使所述相应栅极线放电。
9.根据权利要求8所述的显示设备，其中，所述第一电压在所述初始化模式期间被改变为顺序地具有所述第一电平、所述第二电平和所述第一电平。
10.根据权利要求8所述的显示设备，其中，所述多个驱动级中的每个包括：
第一晶体管，连接在第一时钟端与栅极输出端之间，所述第一时钟端用于接收所述第一时钟信号，所述第一晶体管包括连接到第一节点的栅电极；
第二晶体管，配置为向所述第一节点传输第一进位信号；以及
第三晶体管，连接在所述第一节点与用于接收所述第一电压的第一电压端之间，所述第三晶体管包括连接到所述第一电压端的栅电极。
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