CN113497610B - 可降低功率半导体传导损耗的栅极驱动电路 - Google Patents

可降低功率半导体传导损耗的栅极驱动电路 Download PDF

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Abstract

本公开提供一种可降低功率半导体传导损耗的栅极驱动电路，其中栅极驱动电路接收输入控制信号并提供电压至半导体开关器件的栅极。栅极驱动电路包含第一电压源、第二电压源及选择器。第一及第二电压源分别提供第一电压及第二电压，其中第一电压大于第二电压。根据输入控制信号的逻辑准位，选择器可选择将第一电压或第二电压施加于半导体开关器件的栅极。

Description

可降低功率半导体传导损耗的栅极驱动电路
技术领域
本公开涉及一种适用于功率半导体器件的驱动电路，例如适用于高电压与大电流应用中的IGBT(insulated-gate bipolar transistor，绝缘栅双极性晶体管)或MOSFET(metal-oxide-semiconductor field-effect transistor，金属氧化物半导体场效晶体管)的驱动电路。
背景技术
图1示出了一种现有栅极驱动电路100，其用以驱动功率半导体器件101的栅极。于图1中，功率半导体器件101以IGBT示意，然而实际上功率半导体器件101可为众多功率半导体器件中的任意一种，例如MOSFET。如本领域技术人员所熟知，现有的栅极驱动电路100通常还包含信号隔离、电源供应、监控及保护等电路，图1中是省略该些电路，以使说明更加简洁。如图1所示，栅极驱动电路100包含缓冲级108、导通栅极电阻Ron及关断栅极电阻Roff，其中缓冲级108可例如由NPN型BJT(bipolar junction transistor，双极结型晶体管)Q1及PNP型BJT Q2所构成。缓冲级108连接于电源供应电路109(例如提供+15V电压)与接地参考点之间。栅极驱动电路100接收输入控制信号106(例如源自微处理器的输入控制信号)并提供输出信号至IGBT 101的栅极102。输入控制信号106致使缓冲级108导通NPN型BJT Q1或PNP型BJT Q2，从而对IGBT 101的栅极102进行充电或放电。虽此处以NPN型BJT Q1或PNP型BJT Q2来描述缓冲级108，然其它种开关装置(例如MOSFET)亦可用以实现缓冲级108。当输入控制信号106处于高压时，NPN型BJT Q1导通，进而以电源供应电路109的电压通过电阻Ron对IGBT 101的栅极102的电容进行充电。反之，当输入控制信号106处于低压时，PNP型BJT Q2导通，进而将IGBT 101的栅极102的电容通过电阻Roff对接地端进行放电。
基于IGBT 101的跨导，IGBT 101的集极103处的电流iC是由IGBT 101的栅极102及射极104上的栅极-射极电压VGE所决定。电压VGE越高，则电流iC越高，因此在电流iC饱和时，集极-射极电压VCE较低。为了尽可能降低传导损耗，电源供应电路109需提供较高的电压，然而，若发生短路情况，较高的栅极-射极电压VGE可能导致短路电流较大。其原因在于，当发生短路情况时，较高的栅极-射极电压VGE导致集极电流iC更加快速的上升(对比于低栅极-射极电压VGE)。再者，在栅极102充满电时，IGBT 101运行于较高的去饱和电流准位，集极电流iC具有较大电流值。综合以上因素进行考虑，通常多折衷选择电源供应电路109的输出电压为+15V。
现有技术中有许多关于改善功率半导体器件的栅极驱动电路的主题，例如发明名称为“Adaptive Gate Drive Voltage Circuit”的美国专利US7,265,601，其公开一种通过最佳化栅极驱动电压来降低DC/DC转换器的损耗的方法，于此专利中，驱动电路可基于输出负载电流而调整栅极电压，具体而言，栅极电压在负载电流较小时降低，而在负载电流较大时升高。此外，还例如发明名称为“High performance IGBT gate drive”的美国专利US9,444,448，其公开可利用接近IGBT的临界电压的一或多个中间电压来控制集极-射极电压和射极电流在IGBT关断时的变化速率，从而尽可能减少开关损耗。
发明内容
根据本公开的优选实施例，本公开提供一种栅极驱动电路，其接收输入控制信号并提供电压至半导体开关器件(例如IGBT)的栅极。栅极驱动电路包含第一电压源、第二电压源及选择器。第一及第二电压源分别提供第一电压及第二电压，其中第一电压大于第二电压。根据输入控制信号的逻辑准位，选择器可选择将第一电压或第二电压施加于半导体开关器件的栅极。选择器可将输入控制信号延迟一预设时间。
于一些实施例中，选择器包含第一晶体管及第二晶体管。第一晶体管在处于导通状态时提供第一电压源至半导体开关器件的栅极，且第一晶体管的栅极接收致动信号，以通过致动信号控制第一晶体管在导通状态与非导通状态之间切换。第二晶体管接收输入控制信号，并依据输入控制信号的逻辑准位提供致动信号至第一晶体管的栅极。此外，可于致动信号的信号路径上设置RC(resistor-capacitor)电路，当第一晶体管将第一电压源连接至半导体开关器件的栅极时，半导体开关器件的栅极上的电压是以RC电路所决定的转换速率(slew rate)上升至第一电压。
于一些实施例中，缓冲级连接于电源供应端与接地端之间，选择器提供所选择的电压至缓冲级的电源供应端，且缓冲级具有耦接于半导体开关器件的栅极的输出端。缓冲级依据输入控制信号的逻辑准位而将其电源供应端上的电压提供至其输出端。缓冲级的输出端可经由电阻耦接于半导体开关器件的栅极。
于一些实施例中，第二电压源可包含电压调节器，电压调节器接收第一电压而作为输入电压，并提供第二电压而作为调节后的输出电压。
于一些实施例中，栅极驱动电路的电路结构可被分为相互隔离的高电压区及低电压区。第一及第二电压为高电压区中的电压信号，输入控制信号为低电压区中的信号。
此外，输入控制信号可由控制电路提供，例如微处理器。
通过以下的详细描述并搭配附图，可更好地理解本公开发明。
附图说明
图1为现有栅极驱动电路100的电路结构示意图，其中栅极驱动电路100用以驱动功率半导体器件101的栅极。
图2为本公开优选实施例的栅极驱动电路200的电路结构示意图。
图3为本公开优选实施例的电源供应选择器203的运行示意图。
图4为栅极驱动电路400的电路结构示意图，其中栅极驱动电路400为图2的栅极驱动电路200的一种实施方式。
为利于交叉参考该些附图，相似的元件是以相同标号进行标示。
附图标记说明：
100：栅极驱动电路
101：功率半导体器件
102：栅极
103：集极
104：射极
105：二极管
VGE：栅极-射极电压
VCE：集极-射极电压
106：输入控制信号
108：缓冲级
109：电源供应电路
110、111、112：连接端
200：栅极驱动电路
201：电源供应选择电路
202：高压电源供应电路
203：电源供应选择器
204：控制电路
301：数字信号隔离电路
302：PMOS驱动器
303：PMOS晶体管
305：电源供应驱动器
306：逻辑电路
307：隔离式栅极驱动集成电路
308：电源供应变压器
309：电压调节器
400：栅极驱动电路
400a：低电压区
400b：高电压区
Ron、Roff：电阻
Q1、Q2：晶体管
iC：电流
351、352：波形
t0、t1：时刻
具体实施方式
体现本公开特征与优点的一些典型实施例将在后段的说明中详细叙述。应理解的是本公开能够在不同的实施方式上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及图示在本质上是当作说明之用，而非架构于限制本公开。
本公开提供一种栅极驱动电路，其可提供用以驱动功率半导体器件的栅极的可调整的输出电源供应电压。该可调整的输出电源供应电压可在功率半导体器件导通期间降低其饱和电压，且不会连带影响其理想的短路电流特性。图2为本公开优选实施例的栅极驱动电路200的电路结构示意图。于图2中，除了图1所示的电源供应电路109、缓冲级108、导通电阻Ron及关断电阻Roff之外，栅极驱动电路200还包含高压电源供应电路202、电源供应选择电路201、电源供应选择器203及控制电路204。于栅极驱动电路200中，在IGBT运行过程中的不同时间点，电源供应选择器203可使电源供应选择电路201选择电源供应电路109或高压电源供应电路202的输出电压作为连接端112上的电源供应电压，该电源供应电压是用以驱动IGBT 101的栅极102。高压电源供应电路202提供至连接端112的高电压(例如18.5V)大于电源供应电路109所提供的电压(例如15V)。电源供应选择电路201可例如但不限于由一或多个半导体开关组成。电源供应选择器203可例如但不限于为逻辑电路，其中该逻辑电路是控制电源供应选择电路201中的开关运行。
图3为本公开优选实施例的电源供应选择器203的运行示意图。如图3所示，波形351代表缓冲级108及电源供应选择器203所接收的输入控制信号106，波形352代表栅极102上的电压波形。当IGBT 101被关断时，连接端112上的电压由电源供应电路109所提供，亦即连接端112上的电压为15V。当输入控制信号106在时刻t0升为高准位时，导通晶体管Q1被导通，IGBT 101的栅极102上的电压变为低供应电压(15V)，据此，集极电流iC会以受限的转换速率上升。因此，若在此时间点发生短路情况，则短路电流受较低的电源供应电压限制。再者，由于栅极102上为较低的电源供应电压，故IGBT 101上的去饱和电流亦会受到限制。
经过一段预设延迟后(即时刻t0至t1的时间段)，电源供应选择器203使连接端112上的电压由高压电源供应电路202提供(例如提供18.5V的电压)，从而可提升IGBT 101的栅极102上的电压。在此高压情况下，IGBT 101的集极103及射极104上的饱和电压(即电压VCE)降低。当输入控制信号106降回低准位时，电源供应选择器203使连接端112上的电压由电源供应电路109提供，亦即将连接端112上的电压降回15V。于一些实施例中，电源供应自电源供应电路109改为高压电源供应电路202(亦即在所供应的电压由15V升至18.5V)的过渡是于一预设时间段内逐渐完成，反之亦然。举例而言，该过渡可通过RC电路进行控制，于此例中，连接端112上的电压是以一速率上升或下降，该速率可以一时间常数表示。
图4为栅极驱动电路400的电路结构示意图，其中栅极驱动电路400为图2的栅极驱动电路200的一种实施方式。如图4所示，栅极驱动电路400的电路结构被分为低电压区400a及高电压区400b。低电压区400a包含多个逻辑电路，对于栅极驱动电路400的控制功能可由该多个逻辑电路实现。高电压区400b包含驱动IGBT 101的栅极102的高压电路。低电压区400a中的电路是通过现有的隔离技术(例如光学隔离或其它半导体器件)而与高电压区400b中的电路相隔离。
如图4所示，电源供应变压器308可用以实现图2的高压电源供应电路202的高供应电压(例如18.5V)，且电源供应变压器308可由低压逻辑电路(即电源供应驱动器305)启动及初始化。图2的控制电路204可由图4的栅极驱动电路400的微处理器204实现，其中微处理器204输出输入控制信号106至逻辑电路306及隔离式栅极驱动集成电路307。隔离式栅极驱动集成电路307自高压电源供应电路202接收高供应电压，且包含电压调节器309，其中电压调节器309提供调节后的输出电压(例如15V)至连接端112，借此，隔离式栅极驱动集成电路307可作为电源供应电路109。此外，隔离式栅极驱动集成电路307可在导通时提供连接端112上的电压至连接端110，并于关断时将连接端111接地，借此，隔离式栅极驱动集成电路307可实现缓冲级108的功能。隔离式栅极驱动集成电路307可例如但不限为恩智浦半导体(NXP semiconductors N.V)的MC33GD3100集成电路。
于一些实施例中，数字逻辑电路306将输入控制信号106延迟一段预设时间(例如图3中时刻t0至t1的时间段)。延迟后的输入控制信号106通过数字信号隔离电路301而被传输至高电压区400b，以导通PMOS(P型MOSFET)驱动器302，进而由PMOS驱动器302导通PMOS晶体管303。通过导通的PMOS晶体管303，可将电源供应变压器308的高供应电压提供的连接端112。PMOS驱动器302可例如但不限于为双极性晶体管(例如un2217双极性晶体管)，其中双极性晶体管用以驱动RC电路，通过RC电路可以更加平缓的转换速率(包含RC时间常数)过渡至较高的供应电压。随着连接端112上的电压上升，电压调节器309关断，高供应电压被提供至导通电阻Ron的连接端110。于此关断期间，PMOS驱动器302关断PMOS晶体管303，连接端112上的电压回复至电压调节器309调节后的输出电压。
在不影响短路效能的前提下，本公开的控制方法以较高的电源供应电压驱动功率半导体器件的栅极，从而降低功率半导体器件在导通过程中的饱和电压。借此，可避免传统栅极驱动电路须在功率半导体器件导通时的较低饱和电压与高短路电流之间权衡的情况。由于功率半导体器件的栅极上的电压在导通期间上升，故可降低功率半导体器件的传导损耗，并借此提升***效率且降低热应力。
须注意，上述仅是为说明本公开而提出的优选实施例，本公开不限于所述的实施例，本公开的范围由相关申请文件的保护范围决定。且本公开得由本领域技术人员任施匠思而为诸般修饰，然皆不脱相关申请文件的保护范围所欲保护者。

Claims (8)

1.一种栅极驱动电路，接收一输入控制信号并提供一电压至一半导体开关器件的一栅极，且包含：
一电源供应端，包含一第一电压源及一第二电压源，分別用以提供一第一电压及一第二电压，其中该第一电压大于该第二电压；
一缓冲级，连接于该电源供应端与一接地端之间，包含一导通开关装置，根据该输入控制信号被导通；
一导通电阻，电连接于该缓冲级的该导通开关装置与该半导体开关器件的该栅极之间；以及
一选择器，电连接于该电源供应端，且根据该输入控制信号的逻辑准位而选择将该第一电压或该第二电压通过该导通开关装置和该导通电阻施加于该半导体开关器件的该栅极，
其中该选择器包含：
一第一晶体管，在处于导通状态时提供该第一电压源至该半导体开关器件的该栅极，其中该第一晶体管的一栅极接收一致动信号，以通过该致动信号控制该第一晶体管在导通状态与非导通状态之间切换；以及
一第二晶体管，接收该输入控制信号，并依据该输入控制信号的逻辑准位提供该致动信号至该第一晶体管的该栅极。
2.如权利要求1所述的栅极驱动电路，其中该选择器将该输入控制信号延迟一预设时间。
3.如权利要求1所述的栅极驱动电路，还包含位于该致动信号的信号路径上的一RC电路，其中在该第一晶体管将该第一电压源连接于该半导体开关器件的该栅极时，该半导体开关器件的该栅极上的该电压是以该RC电路所决定的一转换速率上升至该第一电压。
4.如权利要求3所述的栅极驱动电路，其中该缓冲级具有耦接于该半导体开关器件的该栅极的一输出端，该缓冲级依据该输入控制信号的逻辑准位而将该电源供应端上的电压提供至该输出端。
5.如权利要求1所述的栅极驱动电路，其中该第二电压源包含一电压调节器，该电压调节器接收该第一电压而作为一输入电压，该电压调节器提供该第二电压而作为一调节后的输出电压。
6.如权利要求1所述的栅极驱动电路，还包含相互隔离的一高电压区及一低电压区，其中该第一电压及该第二电压为该高电压区中的信号，该输入控制信号为该低电压区中的信号。
7.如权利要求1所述的栅极驱动电路，其中该输入控制信号是由一控制电路所提供。
8.如权利要求7所述的栅极驱动电路，其中该控制电路包含一微处理器。
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