CN113471192B - 静电放电（esd）保护电路及其操作方法 - Google Patents

静电放电（esd）保护电路及其操作方法 Download PDF

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Abstract

静电放电(ESD)保护电路包括第一二极管、第二二极管和ESD钳位电路。第一二极管在半导体晶圆中，并且耦接到输入输出(IO)焊盘。第二二极管在半导体晶圆中，并且耦接到第一二极管和IO焊盘。ESD钳位电路在半导体晶圆中，并且耦接到第一二极管和第二二极管。ESD钳位电路在半导体晶圆中包括第一信号抽头区域。第一信号抽头区域耦接到第一电压源。第一二极管耦接到ESD钳位电路并被配置为与ESD钳位电路共享第一信号抽头区域。本发明的实施例还提供了一种操作ESD保护电路的方法。

Description

静电放电(ESD)保护电路及其操作方法
技术领域
本发明的实施例设计静电放电保护电路及其操作方法。
背景技术
小型化集成电路(IC)的最新趋势已导致更小的器件消耗更少的功率，但比以前提供了更高的速度。由于各种因素，例如更薄的介电层厚度和相关的降低的介电击穿电压，小型化工艺还增加了器件对静电放电(ESD)事件的敏感性。ESD是电子电路损坏的原因之一，也是半导体先进技术中的考虑因素之一。
发明内容
根据本发明的一个方面，提供了一种静电放电(ESD)保护电路，包括：第一二极管，位于半导体晶圆中，并且耦接到输入输出(IO)焊盘；第二二极管，位于半导体晶圆中，并且耦接到第一二极管和IO焊盘；和ESD钳位电路，位于半导体晶圆中，耦接到第一二极管和第二二极管，ESD钳位电路包括半导体晶圆中的第一信号抽头区域，第一信号抽头区域耦接到第一电压源，第一二极管耦接到第一信号抽头区域并且被配置为与ESD钳位电路共享第一信号抽头区域。
根据本发明的另一个方面，提供了静电放电保护电路，包括：第一二极管，位于半导体晶圆中，并且耦接到第一焊盘；第二二极管，位于半导体晶圆中，并且耦接到第一二极管和第一焊盘；内部电路，耦接到第一二极管和第二二极管；以及ESD钳位电路，位于半导体晶圆中，通过第一节点耦接到第一二极管并通过第二节点耦接到第二二极管，ESD钳位电路包括耦接到电压源的第一信号抽头区域和耦接到参考电压源的第二信号抽头区域，其中，第一二极管耦接到第一信号抽头区域并被配置为与ESD钳位电路共享第一信号抽头区域；以及第二二极管耦接到第二信号抽头区域并被配置为与ESD钳位电路共享第二信号抽头区域。
根据本发明的又一个方面，提供了一种操作静电放电(ESD)保护电路的方法，方法包括：在第一节点上接收第一ESD电压，第一ESD电压大于电压源的电源电压，第一ESD电压对应于第一ESD事件；导通第一二极管，从而将第一ESD电流从第一二极管的第一阳极传导到第一二极管的第一阴极；将第一ESD电流从第一二极管的第一阴极传导到ESD钳位电路的第一信号抽头；以及通过ESD钳位电路放电第一ESD事件的第一ESD电流。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的集成电路的示意框图。
图2是根据一些实施例的集成电路的示意框图。
图3A是根据一些实施例的集成电路的截面图。
图3B是根据一些实施例的集成电路的截面图。
图4是根据一些实施例的集成电路的截面图。
图5是根据一些实施例的操作ESD电路的方法的流程图。
图6是根据一些实施例的制造ESD电路的方法的流程图。
图7A-图7E是根据一个或多个实施例的集成电路的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
在一些实施例中，ESD保护电路包括第一二极管、第二二极管和ESD钳位电路。第一二极管在半导体晶圆中，并且耦接到输入输出(IO)焊盘。第二二极管在半导体晶圆中，并且耦接到第一二极管和IO焊盘。ESD钳位电路在半导体晶圆中，并且耦接到第一二极管和第二二极管。ESD钳位电路在半导体晶圆中包括第一信号抽头区域和第二信号抽头区域。第一信号抽头区域耦接到第一电压源。第二信号抽头区域耦接到与第一电压源不同的第二电压源。
第一二极管耦接到ESD钳位电路并被配置为与ESD钳位电路共享第一信号抽头区域。第二二极管耦接到ESD钳位电路并被配置为与ESD钳位电路共享第二信号抽头区域。在一些实施例中，通过第一二极管与ESD钳位电路共享第一信号抽头区域，以及第二二极管与ESD钳位电路共享第二信号抽头区域，本公开的ESD保护电路所占面积小于其他方法。
在一些实施例中，通过第一二极管与ESD钳位电路共享第一信号抽头区域，以及通过第二二极管与ESD钳位电路共享第二信号抽头区域，本公开的ESD保护电路具有比其他方法更少的信号抽头，导致本公开的ESD保护电路具有比其他方法小的电阻。在一些实施例中，通过具有比其他方法小的电阻，本公开的ESD保护电路具有较低的钳位电压，并且在操作上比其他方法更快。
图1是根据一些实施例的集成电路100的示意框图。
集成电路100包括内部电路102、电压源节点104、参考电压源节点106、输入/输出(IO)焊盘108、二极管D1、二极管D2、IO电路110和ESD钳位电路120。在一些实施例中，至少集成电路100、200(图2)或300A-300B(图3A-图3B)被并入单个集成电路(IC)或单个半导体衬底上。在一些实施例中，至少集成电路100、200(图2)或300A-300B(图3A-图3B)包括结合在一个或多个单个半导体衬底上的一个或多个IC。
内部电路102耦接到IO电路110。在一些实施例中，内部电路102还耦接到IO焊盘108、二极管D1和二极管D2。内部电路102被配置为通过IO电路110从IO焊盘108接收IO信号。在一些实施例中，内部电路102耦接到电压源节点104(例如，VDD)和参考电压源节点106(例如，VSS)。在一些实施例中，内部电路102被配置为接收来自电压源节点104的电源电压VDD(例如，VDD)，以及来自参考电压源节点106的参考电压VSS(例如，VSS)。
内部电路102包括被配置为生成或处理由IO焊盘108接收或输出到IO焊盘108的IO信号的电路。在一些实施例中，内部电路102包括被配置为以低于电压源节点104的电源电压VDD的电压工作的核心电路。在一些实施例中，内部电路102包括至少一个n型或p型晶体管器件。在一些实施例中，内部电路102至少包括逻辑门单元。在一些实施例中，逻辑门单元包括与(AND)、或(OR)、与非(NAND)、或非(NOR)、异或(XOR)、INV(反相)、与或反相(AOI)、或与反相(OAI)、MUX(复用器)、触发器、BUFF(缓存)、锁存器、延迟或时钟单元。在一些实施例中，内部电路102至少包括存储器单元。在一些实施例中，存储器单元包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、电阻式RAM(RRAM)、磁阻式RAM(MRAM)或只读存储器(ROM)。在一些实施例中，内部电路102包括一个或多个有源或无源元件。有源元件的示例包括但不限于晶体管和二极管。晶体管的示例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或或n沟道场效应晶体管(PFET/NFET)等)、FinFET和源/漏电压升高的平面MOS晶体管。无源元件的示例包括但不限于电容器、电感器、熔断器和电阻器。
电压源节点104在节点Nd1处耦接到二极管D1和ESD钳位电路120。参考电压源节点106在节点Nd2处耦接到二极管D2和ESD钳位电路120。电压源节点104被配置为接收用于内部电路102的正常操作的电源电压VDD。类似地，参考电压源节点106被配置为接收用于内部电路102的正常操作的参考电源电压VSS。节点104是电压源焊盘。在一些实施例中，至少参考电压源节点106是参考电压源焊盘。在一些实施例中，焊盘至少是导电表面、引脚、节点或总线。电压源节点104或参考电压源节点106也被称为电源电压总线或电源电压轨。在图1、图2或图3A-图3B的示例配置中，电源电压VDD是正电源电压，电压电源节点104是正电源电压，参考电源电压VSS是接地电源电压，参考电压电源节点106是接地电压端子。其他电源布置在本公开的范围内。
IO焊盘108通过节点Nd3耦接到IO电路110。IO焊盘108通过IO电路110耦接到内部电路102。在一些实施例中，IO电路110不包括在集成电路100中，并且IO焊盘直接耦接到内部电路102。IO焊盘108配置为从IO电路110接收IO信号，或配置为将IO信号输出到IO电路110。焊盘108至少是耦接到IO电路110或内部电路102的引脚。IO焊盘108是连接到IO电路110或内部电路102的节点、总线或导电表面。
二极管D1耦接在电压源节点104和IO焊盘108之间。二极管D1耦接在节点Nd1和节点Nd3之间。二极管D1的阳极耦接到节点Nd3、IO电路110、IO焊盘108和二极管D2的阴极。二极管D1的阴极耦接到电压源节点104、ESD钳位电路120和节点Nd1。在一些实施例中，二极管D1的阴极通过节点Nd1耦接到ESD钳位电路120。在一些实施例中，二极管D1是上拉二极管或称为p+二极管。例如，在这些实施例中，在p阱区域(例如，图3A-图3B的阱322)和n阱区域(未示出)之间形成p+二极管，并且n阱区域被连接至VDD(参见图3A-图3B)。在一些实施例中，二极管D1是垂直阱二极管。二极管D1的其他二极管类型在本公开的范围内。
二极管D2耦接在参考电压源节点106和IO焊盘108之间。二极管D2耦接在节点Nd3和节点Nd2之间。二极管D2的阳极耦接到参考电压源节点106、ESD钳位电路120和节点Nd2。二极管D2的阴极耦接到节点Nd3、IO电路110、IO焊盘108和二极管D1的阳极。在一些实施例中，二极管D2是下拉二极管或称为n+二极管。例如，在这些实施例中，在n阱区(例如，图3A-图3B的阱332)和p阱(未示出)之间形成n+二极管，并且P衬底连接到地或VSS。在一些实施例中，二极管D2是垂直阱二极管。二极管D2的其他二极管类型在本公开的范围内。
二极管D1和D2配置为对内部电路102或集成电路100的正常行为(例如，没有ESD条件或事件)具有最小的影响。在一些实施例中，当ESD电压或ESD电流发生时发生ESD事件，将高于内部电路102的正常操作期间电压或电流水平的电压或电流施加到至少电压源节点104、参考电压源节点106或IO焊盘108。
当没有ESD事件发生时，二极管D1和D2不影响集成电路100的操作。在ESD事件期间，二极管D1被配置为取决于二极管D1是否被正向偏置或反向偏置以及电压源节点104和IO焊盘108的电压电平，而在电压源节点104和IO焊盘108之间传递电压或电流。
例如，在ESD应力或事件的正至VDD(PD)模式期间，二极管D1正向偏置，并配置为将电压或电流从IO焊盘108传输到电压源节点104。当电压源节点104(例如，VDD)接地并且参考电压源节点106(例如，VSS)浮置时，将正ESD应力或ESD电压(至少大于电源电压VDD)施加到IO焊盘108。
例如，在ESD应力或ESD事件的负至VDD(ND)模式期间，二极管D1被反向偏置，并且被配置为将电压或电流从电压源节点104传递到IO焊盘108。当电压源节点104(例如，VDD)接地并且参考电压源节点106(例如，VSS)浮置时，IO焊盘108接收到负的ESD应力。
在ESD事件期间，二极管D2被配置为根据二极管D2是正向偏置还是反向偏置以及参考电压源节点106的电压电平在参考电压源节点106和IO焊盘108之间传输电压或电流。
例如，在ESD应力或ESD事件的正向VSS(PS)模式期间，二极管D2正向偏置，并配置为将电压或电流从IO焊盘108传输到参考电压源节点106。正的ESD应力或ESD电压(至少大于参考电源电压VSS)被施加到IO焊盘108，而电压电源节点104(例如VDD)浮置且参考电压电源节点106(例如VSS)接地。
例如，在ESD应力或事件的负极至VSS(NS)模式期间，二极管D2反向偏置，并配置为将电压或电流从参考电压源节点106传递到IO焊盘108。在NS模式下，IO焊盘108接收到负的ESD应力，而电压源节点104(例如，VDD)浮置且参考电压源节点106(例如，VSS)接地。
其他类型的二极管、至少二极管D1或D2的配置和布置在本公开的范围内。
IO电路110耦接到IO焊盘108、内部电路102、二极管Dl和D2以及节点Nd3。IO电路耦接在节点Nd3与内部电路102之间。在一些实施例中，IO电路是被配置为缓冲发送到内部电路102或来自内部电路102的信号的IO缓冲器。在一些实施例中，IO电路110至少包括上述逻辑门单元。IO电路110的其他类型的电路、配置和布置在本公开的范围内。
ESD钳位电路120耦接在电压源节点104(例如，电源电压VDD)和参考电压源节点106(例如，VSS)之间。ESD钳位电路120耦接在节点Nd1和节点Nd2之间。ESD钳位电路120通过节点Nd1耦接到二极管D1。ESD钳位电路120通过节点Nd2耦接到二极管D2。
当没有ESD事件发生时，ESD钳位电路120被关闭。例如，当没有ESD事件发生时，ESD钳位电路120被关闭，并且因此在内部电路102的正常操作期间是不导电的器件或电路。换句话说，在没有ESD事件的情况下，ESD钳位电路120被关闭或不导电。
如果发生ESD事件，则ESD钳位电路120被配置为感测ESD事件，并且被配置为导通并在电压源节点104(例如，电源电压VDD)或节点Ndl与参考电源节点106(例如，VSS)或节点Nd2之间提供电流分流路径，从而放电ESD电流。例如，当发生ESD事件时，ESD钳位电路120两端的电压差等于或大于ESD钳位电路120的阈值电压，并且ESD钳位电路120导通，从而在电压源节点104(例如VDD)和参考电压源节点106(例如VSS)之间传导电流。
在ESD事件期间，ESD钳位电路120被配置为导通并且在从参考电压源节点106(例如，VSS)到电压源节点104(例如VDD)的正向ESD方向上放电ESD电流(例如，电流I1a)。为了简单起见，在图1中示出了电流I1a在节点Nd2至节点Nd1之间，但是应当理解，电流I1a是从参考电压源节点106(例如，VSS)到电压源节点104(例如，VDD)。
在ESD事件期间，ESD钳位电路120被配置为导通并且在(例如，电流I2a)从电压源节点104(例如VDD)到参考电压源节点106(例如VSS)的ESD反向方向上放电ESD电流。为了简单起见，在图1中示出了电流I2a在节点Nd1至节点Nd2之间，但是应当理解，电流I2a是从电压源节点104(例如，VDD)到参考电压源节点106(例如，VSS)。
在参考电压源节点106上的正ESD浪涌期间，ESD钳位电路120被配置为导通并且在从参考电压源节点106(例如，VSS)到电压源节点节点104(例如VDD)的正向ESD方向上放电ESD电流I1a。在一些实施例中，ESD钳位电路120被配置为在ESD的PS模式(如上所述)之后导通，并且在从节点Nd3到节点Nd2以及从节点Nd1到电压源节点104(例如VDD)的正向ESD方向上放电ESD电流I1。
在电压源节点104上的正ESD浪涌期间，ESD钳位电路120被配置为导通并且在从电压源节点104(例如VDD)到参考电压源节点106(例如VSS)的ESD反向方向上放电ESD电流I2a。在一些实施例中，ESD钳位电路120被配置为在ESD的PD模式(如上所述)之后导通，并且在从节点Nd3到节点Nd1以及从节点Nd2到参考电压源节点106(例如，VSS)的反向ESD方向上放电ESD电流I2。
在一些实施例中，ESD钳位电路120是瞬态钳位。例如，在一些实施例中，ESD钳位电路120被配置为处理瞬态或ESD事件，例如，来自ESD事件的电压和/或电流的快速变化。在瞬态或ESD期间，ESD钳位电路120被配置为在ESD事件可引起集成电路100中的一个或多个元件损坏之前导通，以在电压源节点104(例如，电源电压VDD)和参考电压源节点106(例如，VSS)之间提供分流路径。在一些实施例中，ESD钳位电路120被配置为关闭比导通慢。
在一些实施例中，ESD钳位电路120是静态钳位器。在一些实施例中，静态钳位器被配置为提供静态或稳态电压和电流响应。例如，静态钳位器通过固定电压电平导通。
在一些实施例中，ESD钳位电路120包括大NMOS晶体管，其被配置为在不进入ESD钳位电路120的雪崩击穿区域的情况下承载ESD电流。在一些实施例中，实现了ESD钳位电路120而内部没有雪崩结。ESD钳位电路120，也被称为“非骤回保护方案”。
其他类型的钳位电路、ESD钳位电路120的配置和布置也在本公开的范围内。
集成电路100中的其他电路配置或数量在本公开的范围内。
图2是根据一些实施例的集成电路200的示意框图。
集成电路200是集成电路100的实施例，因此省略类似的详细描述。例如，集成电路200包括集成电路100的至少部分，集成电路100被包括为衬底202的部分。尽管图2示出了集成电路100的部分，但是应当理解，集成电路200可以被修改为包括集成电路100的每个部件，并且因此为简洁起见，省略了类似的详细描述。
与图1、图2、图3A-图3B及图4中的一个或多个相同或相似的部件被赋予相同的附图标记，并省略其详细说明。
集成电路200包括参考电压源节点104、参考电压源节点106、IO焊盘108、二极管D1、二极管D2、衬底202和钳位电路220。
集成电路200是图1的集成电路100的变体，并且因此省略类似的详细描述。与集成电路100相比，ESD钳位电路220代替了图1的ESD钳位电路120，并且因此省略类似的详细描述。
ESD钳位电路220形成在衬底202上。衬底202在第一方向X上延伸。衬底202具有前侧203和在第二方向Y上与前侧203相对的背侧205。第二方向Y不同于第一方向X。在一些实施例中，在晶圆减薄期间已经去除了衬底202的块(bulk)。在一些实施例中，衬底202是超功率导轨(SPR)技术或工艺的部分。在一些实施例中，衬底202是绝缘体上硅(SOI)技术或工艺。在一些实施例中，至少二极管D1或D2形成在衬底202上。其他类型的衬底技术或用于衬底202的工艺在本公开的范围内。
ESD钳位电路220包括信号抽头250和信号抽头252。
在一些实施例中，至少信号抽头252对应于阱抽头。在一些实施例中，阱抽头是将衬底202的阱区域(如图3A-图3B所示)耦接到电压源节点104(例如，电源电压VDD)的导电引线。例如，在一些实施例中，阱区在p型衬底上的n型阱中包括重掺杂的n区。在一些实施例中，重掺杂的n区域通过阱抽头耦接到电压源节点104(例如，电源电压VDD)，从而设置n型阱的电势以防止从相邻的源极/漏极区域泄漏到阱中。
在一些实施例中，至少信号抽头250对应于衬底抽头。在一些实施例中，衬底抽头是将衬底202的区域耦接到参考电压源节点106(例如，电源电压VSS)的导电引线。例如，在一些实施例中，衬底202的区域包括形成在p型衬底中的重掺杂p区域。在一些实施例中，重掺杂的p区域通过衬底抽头耦接到参考电压源节点106(例如，参考电源电压VSS)，从而设置衬底202的电势以防止从相邻的源极/漏极区域泄漏。
通过使用信号抽头250和252，减小了衬底202的电阻和集成电路200中不希望有的正反馈。在一些实施例中，至少信号抽头250或252被配置为限制电源或接地连接到衬底202的阱(在图3A-图3B中示出)之间的电阻。在一些实施例中，至少信号抽头250或252的使用导致衬底202中较少的漂移，从而防止闩锁效应。
信号抽头250耦接到衬底202的背侧203上的电压源节点104(例如电压VDD)。信号抽头250还耦接到二极管D1的阴极。
信号抽头252耦接到衬底202的背侧203上的参考电压源节点106(例如，电压VSS)。信号抽头252还耦接到二极管D2的阳极。
IO焊盘108在衬底202的背侧203上，并且耦接到二极管D1的阳极和二极管D2的阴极。在一些实施例中，集成电路200电连接到衬底202的背侧203上的一个或多个其他封装结构(未示出)。
在一些实施例中，二极管D1配置成与ESD钳位电路220共享信号抽头250，并且二极管D2配置成与ESD钳位电路220共享信号抽头252。在一些实施例中，通过与ESD钳位器共享信号抽头250在电路220中，二极管D1不包括信号抽头，从而导致集成电路200比其他方法占据更少的面积。在一些实施例中，通过与ESD钳位电路220共享信号抽头252，二极管D2不包括信号抽头，导致集成电路200比其他方法占据更少的面积。
通过至少二极管D1或D2不包括对应的信号抽头，集成电路200具有较小的电阻，因为集成电路200包括比其他方法更少的信号抽头。
其他类型的钳位电路、ESD钳位电路120的配置和布置也在本公开的范围内。
集成电路200中的电路的其他配置或数量在本公开的范围内。
图3A是根据一些实施例的集成电路300A的截面图。
集成电路300A是图1的至少集成电路100或图2的集成电路200的实施例，因此省略类似的详细描述。
虽然图关于图1的集成电路100或图2的集成电路200的部分描述图3A-图3B，但是图3A至图3B的教导也可应用于集成电路100或200的其他部分(至少关于图3A至图3B未描述)，因此为简洁起见，省略了类似的详细描述。
集成电路300A包括二极管302、二极管304、ESD钳位电路310和衬底320。
二极管302是图1-图2的二极管D1的实施例，二极管304是图1-图2的二极管D2的实施例。参照图1-图2，ESD钳位电路310是图1的ESD钳位电路120的实施例。衬底320是图2的衬底202的实施例，因此省略类似的详细描述。
在衬底320上至少形成二极管302、二极管D2或ESD钳位电路310。在一些实施例中，在衬底320的前侧205上至少形成二极管302、二极管D2或ESD钳位电路310。
衬底320具有前侧305和在第二方向Y上与前侧305相对的背侧303。衬底320具有侧面326和在第一方向X上与侧面326相对的侧面336。因此，在晶圆减薄期间已经去除了衬底320的块。在一些实施例中，衬底320是超功率导轨(SPR)技术或过程的部分。在一些实施例中，衬底320是绝缘体上硅(SOI)技术或工艺。在一些实施例中，衬底320也被称为晶圆。在一些实施例中，衬底320包括绝缘层321。绝缘层321在衬底320的背侧303和前侧305之间。在一些实施例中，绝缘层321是非导电氧化物材料。在一些实施例中，在晶圆减薄和氧化物再生之后，在衬底320的背侧303上形成绝缘层321。在一些实施例中，前侧305和303背侧通过至少绝缘层321彼此电隔离。在一些实施例中，绝缘层321包括介电材料，介电材料包括氧化物或另一种合适的绝缘材料。
衬底320是p型衬底。在一些实施例中，衬底320是n型衬底。在一些实施例中，衬底320包括元素半导体，包括晶体、多晶或非晶结构中的硅或锗；化合物半导体，包括碳化硅，砷化镓，磷化镓，磷化铟，砷化铟和锑化铟；合金半导体，包括SiGe，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP和GaInAsP；任何其他合适的材料；或其组合。在一些实施例中，合金半导体衬底具有梯度SiGe部件，其中Si和Ge组成从梯度SiGe部件的一个位置处的一个比率改变为另一位置处的另一比率。在一些实施例中，合金SiGe形成在硅衬底上方。在一些实施例中，衬底320是应变SiGe衬底。在一些实施例中，半导体衬底具有绝缘体上半导体结构，例如绝缘体上硅(SOI)结构。在一些实施例中，半导体衬底包括掺杂的外延层或掩埋层。在一些实施例中，化合物半导体衬底具有多层结构，或者衬底包括多层化合物半导体结构。
二极管302包括阳极302a、栅极结构302b、阴极302c、阴极302d、沟道区302e和阱322。二极管302是垂直阱二极管。在一些实施例中，二极管302是纳米片垂直阱二极管。在一些实施例中，二极管302形成在衬底320的前侧305上。二极管302的其他二极管类型在本公开的范围内。
二极管302对应于图1-图2的二极管D1，省略了类似的详细描述。阳极302a对应于图1-图2的二极管D1的阳极，阴极302c和302d对应于图1-图2的二极管D1的阴极，沟道区域302e与二极管D1的沟道区域对应，因此省略相同的详细说明。
阱322形成在衬底320中。阱322具有p型掺杂剂杂质，并且被称为P型阱。在一些实施例中，阱322具有n型掺杂剂杂质，并且被称为N型阱。
阱322包括区域324。区域324嵌入在阱322中。区域324是重掺杂的p区域。在一些实施例中，区域324是重掺杂的n区域。
阳极302a包括阱322和区域324。阳极302a是在阱322中具有P型掺杂剂的P型有源区域。
阴极302c是具有N型掺杂剂的N型有源区，并且位于阱322上。阴极302d是具有N型掺杂剂的N型有源区，并且位于阱322上。至少阴极302c或302d是具有P型掺杂剂的P型有源区。阴极302c和阴极302d在第一方向X上彼此分开。在一些实施例中，阴极302c和阴极302d是并联耦接在一起的两个二极管的对应阴极。示出了具有两个阴极(例如，阴极302c和302d)和单个阳极(例如，阳极302a)的集成电路300A-300B。其他数量的阴极302c或302d和/或阳极302a在本公开的范围内。
阳极302a和阴极302c一起形成PN结，阳极302a和阴极302d一起形成另一个PN结。在一些实施例中，至少阴极302c或阴极302d在衬底320上方延伸。在一些实施例中，阴极302c的至少顶表面或阴极302d的顶表面与衬底320的前侧305齐平。
栅极结构302b至少部分在阱322上方，并且在阴极302c和阴极302d之间。在一些实施例中，栅极结构302b是电浮置的。在一些实施例中，栅极结构302b电耦接到阴极302c和302d。沟道区302e耦接阴极302c和阴极302d。在一些实施例中，沟道区302e在阱322中。
在一些实施例中，二极管302不包括信号抽头区域。在一些实施例中，二极管302被配置为与ESD钳位电路310共享信号抽头区域350。例如，在一些实施例中，二极管302通过至少导电结构电耦接到ESD钳位电路310的信号抽头区域350。在一些实施例中，通过与ESD钳位电路310共享信号抽头区域350，集成电路300A或300B比其他方法占用更少的面积。在一些实施例中，通过与ESD钳位电路310共享信号抽头区域350，集成电路300A或300B具有比其他方法更少的信号抽头，导致集成电路300A或300B具有比其他方法更少的电阻并且更简单的布线。
其他类型的电路、配置和布置二极管302在本公开的范围内。
二极管304包括阳极304a、栅极结构304b、阴极304c、阴极304d、沟道区304e和阱332。二极管304是垂直阱二极管。在一些实施例中，二极管304是纳米片垂直阱二极管。在一些实施例中，二极管304形成在衬底320的前侧305上。用于二极管304的其他二极管类型在本公开的范围内。
二极管304对应于图1-图2的二极管D2，省略了类似的详细描述。阳极304a对应于图1-图2的二极管D2的阳极，阴极304c和304d对应于图1-图2的二极管D2的阴极，沟道区域304e对应于二极管D2的沟道区域，因此省略相同的详细说明。
阱332形成在衬底320中。阱332具有n型掺杂剂杂质，并且被称为N型阱。在一些实施例中，阱332具有p型掺杂剂杂质，并且被称为P型阱。
阱332包括区域334。区域334嵌入在阱332中。区域334是重掺杂的n区域。在一些实施例中，区域334是重掺杂的p区域。
阳极304a包括阱332和区域334。阳极304a是在阱332中具有N型掺杂剂的N型有源区域。
阴极304c是具有P型掺杂剂的P型有源区，并且位于阱332上。阴极304d是具有P型掺杂剂的P型有源区，并且位于阱332上。至少阴极304c或304d是具有N型掺杂剂的N型有源区。阴极304c和阴极304d在第一方向X上彼此分离。在一些实施例中，阴极304c和阴极304d是并联耦接在一起的两个二极管的对应阴极。示出了具有两个阴极(例如，阴极304c和304d)和单个阳极(例如，阳极304a)的集成电路300A-300B。其他数量的阴极304c或304d和/或阳极304a在本公开的范围内。
阳极304a和阴极304c一起形成PN结，并且阳极304a和阴极304d一起形成另一个PN结。在一些实施例中，至少阴极304c或阴极304d在衬底320上方延伸。在一些实施例中，阴极304c的顶表面或阴极304d的顶表面至少与衬底320的前侧305齐平。
栅极结构304b至少部分在阱332上方，并且在阴极304c和阴极304d之间。在一些实施例中，栅极结构304b是电浮置的。在一些实施例中，栅极结构304b电耦接到阴极304c和304d。沟道区304e耦接阴极304c和阴极304d。在一些实施例中，沟道区304e在阱332中。
在一些实施例中，二极管304不包括信号抽头区域。在一些实施例中，二极管304被配置为与ESD钳位电路310共享信号抽头区域352。例如，在一些实施例中，二极管304通过至少导电结构电耦接到ESD钳位电路310的信号抽头区域352。在一些实施例中，通过与ESD钳位电路310共享信号抽头区域352，集成电路300A或300B比其他方法占用更少的面积。在一些实施例中，通过与ESD钳位电路310共享信号抽头区域352，集成电路300A或300B具有比其他方法更少的信号抽头，从而导致集成电路300A或300B具有比其他方法更少的电阻并且更简单的布线。
其他类型的电路、配置和布置二极管304在本公开的范围内。
ESD钳位电路310包括N型金属氧化物半导体(NMOS)晶体管N1、NMOS晶体管N2、信号抽头区域250和信号抽头区域252。NMOS晶体管N1与NMOS晶体管N2串联耦接。为了便于说明，在图3A-图3B中未将NMOS晶体管N1和NMOS晶体管N2示出为耦接到其他元件。在一些实施例中，至少NMOS晶体管N1或N2是P型金属氧化物半导体(PMOS)晶体管。
NMOS晶体管N1包括漏极区310a、栅极结构310b、源极区310c、沟道区310d和阱区360。
阱区360形成在衬底320中。阱区360具有p型掺杂剂杂质，并且被称为P型阱。在一些实施例中，阱区360具有n型掺杂剂杂质，并且被称为N型阱。
栅极结构310b在阱区360上方。漏极区310a是具有注入在阱区360中的N型掺杂剂的N型有源区。源极区310c是具有注入阱区310a中的N型掺杂剂的N型有源区。在一些实施例中，至少源极区310c或漏极区310a在衬底320上方延伸。沟道区310d在阱区360中并且耦接漏极区310a和源极区310c。
NMOS晶体管N2包括漏极区312a、栅极结构312b、源极区312c、沟道区312d和阱区362。
阱区362形成在衬底320中。阱区362具有p型掺杂剂杂质，并且被称为P型阱。在一些实施例中，阱区362具有n型掺杂剂杂质，并且被称为N型阱。
栅极结构312b在阱区362上方。漏极区312a是具有注入在阱区362中的N型掺杂剂的N型有源区。源极区312c是具有N型有源区的N型有源区。在阱区312a中注入的掺杂剂。在一些实施例中，至少源极区312c或漏极区312a在衬底320上方延伸。沟道区312d在阱区362中，并且耦接漏极区312a和源极区312c。
信号抽头区域350是图2的信号抽头区域250的实施例。信号抽头区域352是图2的信号抽头区域252的实施例，因此省略类似的详细描述。
信号抽头区域350在阱区域360中。信号抽头区域350耦接到导电结构344。信号抽头区域350和导电结构344中的每一个都耦接到对应于电压源端子的节点Nd1(例如，电压VDD)。信号抽头区域350通过导线390还耦接到二极管D1的阴极302c和二极管D1的阴极302d。在一些实施例中，ESD钳位电路310的信号抽头区域350与二极管302共享。
在一些实施例中，信号抽头区域350是阱抽头，并且将衬底320的阱区域360电耦接到电压源节点104(例如，电源电压VDD)。在一些实施例中，信号抽头区域350在衬底320上的阱区域360中包括重掺杂的n区域(例如，P型)。在一些实施例中，重掺杂的n区域通过阱抽头耦接到电压源节点104(例如，电源电压VDD)，从而设置阱区域360的电势(例如，N型)以防止从相邻漏极区域进入阱区域360。在一些实施例中，信号抽头区域350在衬底320上的阱区域360中包括重掺杂的p区域。
信号抽头区域352在阱区域362中。在一些实施例中，阱区域362和360是同一连续阱的部分。在一些实施例中，阱区362和360是分开的不连续阱。信号抽头区域352耦接到导电结构346。信号抽头区域352和导电结构346中的每一个都耦接到与参考电压源端子(例如，电压VSS)相对应的节点Nd2。信号抽头区域352还通过导线392耦接到二极管D2的阴极304c和二极管D2的阴极304d。在一些实施例中，ESD钳位电路310的信号抽头区域352与二极管304共享。
在一些实施例中，信号抽头区域352是衬底抽头，并且将衬底320的阱区域362电耦接到参考电压源节点106(例如，电源电压VSS)。在一些实施例中，信号抽头区域352在衬底320上的阱区域362中包括重掺杂的p区域(例如，P型)。在一些实施例中，重掺杂的p区域通过衬底抽头耦接到参考电压源节点106(例如，电源电压VSS)，从而设置衬底320的电势(例如，P型)以防止从相邻源/漏极泄漏。在一些实施例中，信号抽头区域352在衬底320上的阱区域362中包括重掺杂的n区域。
二极管D1的阴极302c、二极管D1的阴极302d和信号抽头区域350中的每一个都通过导线390耦接在一起，导线390对应于图1-图2的节点ND1。
二极管D2的阴极304c、二极管D2的阴极304d和信号抽头区域352中的每一个都通过导线392耦接在一起，导线392对应于图1-图2的节点ND2。
在一些实施例中，图3A-图3B的ESD钳位电路310的漏极区域310a和源极区域310c或漏极区域312a和源极区域312c被去除。图3A至图3B中的氧化物定义区域被称为氧化物定义(OD)区域，氧化物定义区域限定了图3A-图3B的NMOS晶体管N1或N2的源极或漏极扩散区域。
在一些实施例中，至少漏极区310a或312a是延伸的漏极区，并且具有比至少源极区310c或312c更大的尺寸。在至少一个实施例中，硅化物层(未示出)覆盖至少漏极区310a或312a的部分而不是全部。漏极区310c的这种部分硅化的配置改善了ESD钳位电路310的NMOS晶体管N1或N2免受ESD事件的自保护。在至少一个实施例中，至少漏极区310a或312a被完全硅化。
栅极结构310b布置在漏极区310a和源极区310c之间。栅极结构312b布置在漏极区312a和源极区312c之间。在一些实施例中，栅极结构310b和栅极结构312b被电耦接在一起。
在一些实施例中，至少栅极结构302b、304b、310b或312b是金属栅极，并且包括诸如金属的导电材料。在一些实施例中，至少栅极结构302b、304b、310b或312b包括多晶硅(在本文中也称为“POLY”)。
在一些实施例中，至少沟道区302e，304e，310d或312d包括根据鳍式场效应晶体管(FinFET)互补金属-氧化物-半导体(CMOS)技术的鳍。在一些实施例中，至少沟道区302e、304e、310d或312d包括纳米片晶体管的纳米片。在一些实施例中，至少沟道区302e、304e、310d或312d包括纳米线晶体管的纳米线。在一些实施例中，根据平面CMOS技术，至少沟道区302e、304e、310d或312d没有鳍。其他类型的晶体管在本公开的范围内。
ESD钳位电路310的其他类型的电路、配置和布置在本公开的范围内。
集成电路300A还包括一个或多个浅沟槽隔离(STI)区域328a、328b、328c或328d。
STI区域328a与二极管304的阳极304a相邻。STI区域328b在二极管302与ESD钳位电路310之间。STI区域328c在二极管304与ESD钳位电路310之间。STI区域328d与二极管302的阴极302d相邻。
STI区域328a被配置为将二极管304的部分与集成电路300A或300B的其他部分(未示出)电隔离。STI区域328b被配置为将二极管304的部分和ESD钳位电路310的部分彼此电隔离。在一些实施例中，STI区域328c被配置为将二极管302的至少部分和ESD钳位电路310的部分彼此电隔离。STI区域328d被配置为将二极管302的部分与集成电路300A或300B的其他部分(未示出)电隔离。
在一些实施例中，至少STI区域328a、328b、328c或328d不包括在集成电路300A或300B中。在一些实施例中，在至少集成电路300A或300B中，至少STI 328a、328b、328c或328d被对应的伪单元代替。在一些实施例中，伪单元是伪器件。在一些实施例中，伪器件是非功能晶体管或非功能二极管器件。
在一些实施例中，阱区322和阱区360是同一连续阱的部分。在一些实施例中，阱区域322和360是分开的不连续阱，并且STI区域328位于它们之间。
在一些实施例中，阱区332和阱区362是同一连续阱的部分。在一些实施例中，阱区域322和362是分开的不连续阱，并且STI区域338位于它们之间。
在一些实施例中，阱区360位于阱区362和阱区322之间。在一些实施例中，阱区360至少与阱区362或阱区322相邻。在一些实施例中，第一元件相邻“第二元件”对应于“第一元件”紧挨第二元件。在一些实施例中，第一元件与第二元件相邻，对应于第一元件不直接紧邻第二元件。在一些实施例中，二极管302与ESD钳位电路310相邻。在一些实施例中，信号抽头区域350与阴极302c相邻。
在一些实施例中，阱区362位于阱区360和阱区332之间。在一些实施例中，阱区362至少与阱区360或阱区332相邻。在一些实施例中，二极管304与ESD钳位电路310相邻。在一些实施例中，信号抽头区域352与阴极304c相邻。
ESD钳位电路310的其他类型的电路、配置和布置在本公开的范围内。
集成电路300A-300B还包括导电结构340、导电结构342、导电结构344和导电结构346。导电结构340、导电结构342、导电结构344和导电结构346形成在导电结构340的背侧203上。在一些实施例中，至少导电结构340、导电结构342、导电结构344或导电结构346嵌入衬底320中。在一些实施例中，至少导电结构340、导电结构342、导电结构344或导电结构346被配置为在集成电路300A-300B的一个或多个电路元件与集成电路300A-300B的其他一个或多个电路元件或其他封装结构(未示出)之间提供电连接。
在一些实施例中，导电结构340、导电结构342和导电结构344以及导电结构346中的每一个是对应的通孔。在一些实施例中，导电结构340、导电结构342和导电结构344、导电结构346或信号抽头550中的一个或多个用于将信号从衬底320的前侧305电耦接到衬底320的后侧303。前侧305和背侧303通过至少绝缘层321彼此电隔离。在一些实施例中，至少导电结构340、342、344或346直接与相应的源极/漏极区域310a、310c或312c耦接。
在一些实施例中，集成电路300A通过至少导电结构340、导电结构342、导电结构344或导电结构346电连接到衬底320的背侧203上的一个或多个其他封装结构(未示出)。
在一些实施例中，至少导电结构340、导电结构342、导电结构344或导电结构346对应于铜柱结构，铜柱结构至少包括诸如铜等的导电材料。
在一些实施例中，至少导电结构340、导电结构342、导电结构344或导电结构346对应于焊料凸块结构，焊料凸块结构包括具有低电阻率的导电材料，诸如焊料或焊料合金。在一些实施例中，焊料合金包括Sn、Pb、Ag、Cu、Ni、Bi或其组合。至少导电结构340、导电结构342、导电结构344或导电结构346的其他配置、布置和材料在本公开的预期范围内。
导电结构340耦接到二极管302的阳极区域302a。导电结构340耦接到二极管302的阱区322和区域324。在一些实施例中，导电结构340对应于图1-图2的节点ND3。在一些实施例中，导电结构340电耦接到图1-图2的节点ND3。在一些实施例中，导电结构340电耦接到图1-图2的IO焊盘108。
导电结构342被耦接到二极管304的阳极区域304a。导电结构342被耦接到二极管304的阱区域332和区域334。在一些实施例中，导电结构342对应于图1-图2的节点ND3。在一些实施例中，导电结构342电耦接到图1-图2的节点ND3。在一些实施例中，导电结构342电耦接到图1-图2的IO焊盘108。
在一些实施例中，导电结构340和导电结构342彼此耦接。为了便于说明，导电结构340和导电结构342未示出为彼此耦接。
导电结构344被耦接到信号抽头区域350。导电结构344被配置为向信号抽头区域350提供电压VDD。在一些实施例中，导电结构344被电耦接到电压源节点104(例如，电压VDD)。在一些实施例中，导电结构344对应于图1-图2的节点ND1。在一些实施例中，导电结构344对应于焊盘或引脚。在一些实施例中，导电结构344电耦接到图1-图2的节点ND1。在一些实施例中，导电结构344对应于图1-图2的节点ND1。
导电结构346被耦接到信号抽头区域352。导电结构346被配置为向信号抽头区域352提供电压VSS。在一些实施例中，导电结构346被电耦接到参考电压源节点106(例如，电压VSS)。在一些实施例中，导电结构346对应于图1-图2的节点ND2。在一些实施例中，导电结构346对应于焊盘或引脚。在一些实施例中，导电结构346电耦接到图1-图2的节点ND2。在一些实施例中，导电结构346对应于图1-图2的节点ND2。
在一些实施例中，至少导电结构340、342、344、346、390或392包括一层或多层导电材料。在一些实施例中，导电材料包括钨、钴、钌、铜等或其组合。
340、342、344、346、390或392的其他配置、布置和材料在本公开的预期范围内。
集成电路300A中的其他电路配置或数量在本公开的范围内。
在ESD应力或事件的PD模式期间，二极管302被正向偏置，并且电流I2从阳极302a流到阴极302c和阴极302d流过二极管302。二极管302被配置为将电流I2或ESD电压从IO焊盘108(节点ND3)传输到节点Nd1。电流I2直接从阴极302c和阴极302d流到ESD钳位电路302的信号抽头区域350。响应于节点Nd1处的电流I2和ESD电压，ESD钳位电路310中的NMOS晶体管N1和N2被配置为导通，并且通过信号抽头区域352和节点Nd2将ESD电流I2从信号抽头区域350或节点Nd1通过沟道区域310d和312d放电到参考电压源节点106(例如，VSS)。
在一些实施例中，通过与ESD钳位电路310共享信号抽头区域350，集成电路300A具有比其他方式更少的信号抽头，导致电流I2流过比其他方式更少的信号抽头，并且直接从阴极302c和阴极302d流动到到ESD钳位电路320的信号抽头区域350，从而与其他方法相比减小了集成电路300A的信号抽头电阻。
图3B是根据一些实施例的集成电路300B的截面图。
集成电路300B是至少ESD钳位电路120或130的实施例，因此省略类似的详细描述。集成电路300B是集成电路400B的实施例，因此省略类似的详细描述。
集成电路300B是图1的至少集成电路100或图2的集成电路200的实施例，因此省略类似的详细描述。
集成电路300B是图3的集成电路300A的变体。在图3A中，省略了类似的详细描述。与集成电路300A相比，电流I1代替了电流I2，因此省略了类似的详细描述。换句话说，集成电路300B被配置为示出在ESD应力的PS模式期间的ESD电流流动。
在ESD应力或事件的PS模式期间，二极管304被正向偏置，并且电流I1流过二极管304从阳极304a流向阴极304c和阴极304d。二极管304被配置为将电流I1或ESD电压从IO焊盘108(节点ND3)传输到节点Nd2。电流I1直接从阴极304c和阴极304d流向ESD钳位电路302的信号抽头区域352。响应于节点Id2处的电流I1和ESD电压，ESD钳位电路310中的NMOS晶体管N2和N1被配置为导通，并且通过信号抽头区域350和节点Nd1将ESD电流I1从信号抽头区域352或节点Nd2经过沟道区域312d和310d放电到电压源节点104(例如，VDD)。
在一些实施例中，通过与ESD钳位电路310共享信号抽头区域352，集成电路300B具有比其他方法更少的信号抽头，导致电流I1流过比其他方法更少的信号抽头，并且直接从阴极304c流动阴极304d和阴极304d连接到ESD钳位电路320的信号抽头区域352，从而与其他方法相比减小了集成电路300B的信号抽头电阻。
集成电路300B中的电路的其他配置或数量在本公开的范围内。
图4是根据一些实施例的集成电路400的电路图。
集成电路400是图1的至少ESD钳位器120的实施例，因此省略类似的详细描述。在一些实施例中，集成电路400是图3A-图3B的ESD钳位电路310的等效电路。在一些实施例中，图1的NMOS晶体管N1为NMOS晶体管N1。图4对应于图1和2的NMOS晶体管N1。在图3A-图3B中示出了NMOS晶体管N2。图4对应于图3A-图3B的NMOS晶体管N2。
集成电路400包括电阻器R1、电容器C1、反相器I1、NMOS晶体管N1和NMOS晶体管N2。在一些实施例中，NMOS晶体管N1和NMOS晶体管N2被称为ESD放电电路，其被配置为在节点Nd1或节点Nd2的ESD事件期间耦接节点Nd1和Nd2，从而在节点Nd1和Nd2之间提供ESD放电路径。
电阻器R1的第一端、节点Nd1、反相器I1的第一电源电压节点(未标记)和NMOS晶体管N1的漏极中的每一个耦接在一起。电阻器R1的第二端、电容器C1的第一端、反相器I1的输入端子和节点Nd4中的每一个耦接在一起。
电容器C1的第二端、节点Nd2、NMOS晶体管N2的源极、NMOS晶体管N1的体(body)、NMOS晶体管N2的体和反相器I1的第二电源电压节点(未标记)分别耦接一起。
反相器I1的输出端子耦接到NMOS晶体管N1的栅极和NMOS晶体管N2的栅极。
在一些实施例中，电容器C1是晶体管耦接电容器。例如，在一些实施例中，电容器C1是其漏极和源极耦接在一起的晶体管，从而形成晶体管耦接的电容器。
电阻器R1和电容器C1被配置为RC网络。根据RC网络输出的位置，RC网络被配置为低通滤波器或高通滤波器。
在一些实施例中，反相器I1包括耦接在一起作为反相器电路的NMOS晶体管(未示出)和PMOS晶体管(未示出)。因此，节点Nd4处的缓慢上升的电压将被反相器I1反相，从而使节点Nd3迅速上升。此外，节点Nd4处的快速上升的电压将被反相器I1反相，从而使节点Nd3缓慢地上升。在一些实施例中，反相器I1被配置为响应于输入信号(未示出)而产生反相的输入信号(未示出)。
当节点Nd1上发生ESD事件时(例如，ESD反向的ESD电流I2a)，节点Nd1上的ESD电流或电压迅速上升，导致节点Nd4的电压(例如，电容器C1两端)由于节点Nd4上的电压对应于低通滤波器的输出电压(例如，电容器C1上相对于节点ND2的电压)而缓慢上升(例如，比迅速慢)。换句话说，电容器C1被配置为低通滤波器，并且来自ESD事件的快速变化的电压或电流被电容器C1滤波。响应于节点Nd4处缓慢上升的电压，反相器I1中的PMOS晶体管(未显示)将导通，从而将节点Nd3耦接到节点Nd1并使节点Nd3从节点Nd1处的ESD事件迅速上升。因此，通过节点Nd1处的ESD事件，节点Nd3以及NMOS晶体管N1和N2的栅极被充电。响应于节点Nd3处的ESD事件充电，NMOS晶体管N1和N2导通并将节点Nd1耦接到节点Nd2。通过导通并且将节点Nd1耦接到节点Nd2，NMOS晶体管N1和N2的沟道在从节点Nd1到Nd2的反ESD方向上放电ESD电流I2a。
当在节点Nd2发生ESD事件时(例如，ESD电流I1a在正向ESD方向上流动)，节点Nd2上的ESD电流或电压迅速上升，导致节点Nd4的电压(例如，电容器C1两端)上升。但是，节点Nd4处的上升电压将由反相器I1反相，从而使节点Nd3不会因节点ND2处的ESD事件而上升，从而导致NMOS晶体管N1和N2无法导通，并且NMOS晶体管N1和N2对节点Nd2上的ESD事件的影响最小。
集成电路400中的电路的其他配置或数量在本公开的范围内。
图5是根据一些实施例的操作ESD电路的方法500的流程图。在一些实施例中，方法500的电路至少包括集成电路100、200或300A-300B(图1、图2或图3A-图3B)。应当理解，可以在图5所示的方法500之前、之中和/或之后执行附加的操作。在图5中仅示出了一些其他过程，并且这里仅简要描述一些其他过程。应当理解，方法500利用集成电路100、200或300A-300B中的一个或多个的特征。
方法500至少适用于集成电路300A或300B。首先关于集成电路300A和电流路径I2描述方法500。然而，方法500也适用于集成电路300B和电流路径I1，并且在描述集成电路300A之后在下面进行描述。方法500对集成电路300A或300B的其他操作顺序在本公开的范围内。
在方法500的操作502中，在第一节点上接收到ESD事件的ESD电压。在一些实施例中，ESD电压大于电压源的电源电压VDD。在一些实施例中，方法500的第一节点包括节点Nd3。在一些实施例中，方法500的第一节点至少包括IO焊盘108、导电结构340或导电结构342。
在操作504，二极管被导通，从而将ESD电流从二极管的阳极传导到二极管的阴极。在一些实施例中，方法500的二极管至少包括二极管D1或302。在一些实施例中，方法500的阳极至少包括二极管D1的阳极或阳极302a。在一些实施例中，方法500的阴极至少包括二极管D1的阴极，阴极302c或302d。在一些实施例中，方法500的ESD电流包括电流I2。
在操作506处，ESD电流从二极管的阴极传导到钳位电路的第一信号抽头。在一些实施例中，方法500的第一信号抽头至少包括信号抽头250或350。在一些实施例中，方法500的钳位电路至少包括ESD钳位电路120、220或310。
在操作508处，ESD事件的ESD电流由ESD钳位电路放电。在一些实施例中，ESD事件的ESD电流由第一晶体管的沟道或第二晶体管的沟道放电。在一些实施例中，方法500的第一晶体管包括NMOS晶体管N1，并且沟道包括沟道区域310d。在一些实施例中，方法500的第二晶体管包括NMOS晶体管N2，并且沟道包括沟道区域312d。
在一些实施例中，操作508至少包括操作510、512、514或516。
在操作510处，响应于在ESD钳位电路的第一信号抽头或第二节点处接收到ESD电流，ESD钳位电路被接通。在一些实施例中，方法500的第二节点包括节点Nd1。在一些实施例中，方法500的第二节点对应于导电结构390。
在操作512处，响应于ESD钳位电路导通，第二节点耦接到第三节点。在一些实施例中，方法500的第三节点包括节点Nd2。在一些实施例中，方法500的第三节点对应于导电结构392。在一些实施例中，响应于ESD钳位电路的NMOS晶体管N1和NMOS晶体管N2导通，第二节点耦接到第三节点。
在操作514处，将ESD电流从ESD钳位电路的第一信号抽头或第二节点传导到第二信号抽头。在一些实施例中，方法500的第二信号抽头至少包括信号抽头252或352。
在操作516处，将ESD电流从钳位电路的第二信号抽头传导到第四节点。在一些实施例中，方法500的第四节点至少包括参考电压源节点106(例如，电压VSS)或导电结构346。
虽然关于集成电路300A和电流路径I2描述了方法500，但是方法500也适用于集成电路300B和电流路径I1，并且下面以类似的操作进行描述。
例如，在操作502处，在第一节点上接收ESD事件的ESD电压。在一些实施例中，ESD电压大于参考电压源节点106的参考电源电压VSS。在一些实施例中，方法500的第一节点至少包括IO焊盘108或导电结构342。
在操作504处，二极管导通，从而将ESD电流从二极管的阳极传导到二极管的阴极。在一些实施例中，方法500的二极管至少包括二极管D2或304。在一些实施例中，方法500的阳极至少包括二极管D2的阳极或阳极304a。在一些实施例中，方法500的阴极至少包括二极管D2的阴极，阴极304c或304d。在一些实施例中，方法500的ESD电流包括电流I1。
在操作506处，ESD电流从二极管的阴极传导到钳位电路的第一信号抽头。在一些实施例中，方法500的第一信号抽头至少包括信号抽头252或352。
在操作508处，ESD事件的ESD电流由ESD钳位电路放电。在一些实施例中，ESD事件的ESD电流由NMOS N2的沟道区312d和NMOS晶体管N1的沟道区310d放电。
在操作510处，响应于在ESD钳位电路或第二节点的第一信号抽头处接收到ESD电流，ESD钳位电路被导通。在一些实施例中，方法500的第二节点包括节点Nd2。在一些实施例中，方法500的第二节点对应于导电结构392。
在操作512处，响应于ESD钳位电路导通，第二节点耦接到第三节点。在一些实施例中，方法500的第三节点包括节点Ndl。在一些实施例中，方法500的第三节点对应于导电结构390。在一些实施例中，响应于ESD钳位电路的NMOS晶体管N1和NMOS晶体管N2导通，第二节点耦接到第三节点。
在操作514处，将ESD电流从ESD钳位电路的第一信号抽头或第二节点传导到第二信号抽头。在一些实施例中，方法500的第二信号抽头至少包括信号抽头250或350。
在操作516处，将ESD电流从钳位电路的第二信号抽头传导到第四节点。在一些实施例中，方法500的第四节点至少包括电压源节点104(例如，电压VDD)或导电结构344。
在一些实施例中，不执行方法500的一个或多个操作。在一些实施例中，重复方法500的一个或多个操作。在一些实施例中，方法500被重复。
图6是根据一些实施例的制造集成电路的方法的流程图。在一些实施例中，方法600可用于制造或制造至少集成电路100、200或300A-300B(图1、图2或图3A-图3B)。应当理解，可以在图6所示的方法600之前，之中和/或之后执行附加的操作。在图6中仅示出了一些其他过程，并且这里仅简要描述一些其他过程。应当理解，方法600利用集成电路100、200或300A-300B中的一个或多个的特征。
方法600至少适用于集成电路300A或300B。关于集成电路300A描述了方法600。但是，方法600也适用于集成电路300B。方法600对集成电路300A或300B的其他操作顺序在本公开的范围内。
在方法600的操作602中，在晶圆的前侧上制造第一二极管。在一些实施例中，方法600的晶圆包括衬底320。在一些实施例中，方法600的晶圆的前侧至少包括衬底320的前侧305。在一些实施例中，方法600的第一二极管至少包括二极管302。
在一些实施例中，操作602至少包括操作602a或602b。在一些实施例中，操作602a包括在衬底320的前侧305上沉积氧化物层704(图7A-7E)，并且在图6中示出。
在一些实施例中，操作602b包括在氧化物层704中形成开口，然后用导电材料填充氧化物层中的开口，从而形成通孔706(图7B)，以及生长外延层708(图7B)生长在开口的未填充部分中，并且在图6中示出。在一些实施例中，外延层708(图7B)对应于阴极区域302c和302d。
在一些实施例中，操作602还包括在衬底320中制造阱322，在阱322中制造重掺杂区324，从而形成第一二极管的阳极区302a，在阱322中制造阴极区302c和302d，以及制造栅极结构302b。
在一些实施例中，至少阱322、阱360或362(例如，ESD钳位电路310)包括p型掺杂剂。在一些实施例中，p型掺杂剂包括硼、铝或其他合适的p型掺杂剂。在一些实施例中，至少阱322、阱360或362包括在衬底320上方生长的外延层。在一些实施例中，通过在外延工艺期间添加掺杂剂来掺杂外延层。在一些实施例中，在形成外延层之后，通过离子注入来掺杂外延层。在一些实施例中，通过掺杂衬底320形成至少阱322，阱360或362。在一些实施例中，通过离子注入来执行掺杂。在一些实施例中，至少阱322，阱360或362具有在1×1012原子/cm 3至1×1014原子/cm 3范围内的掺杂剂浓度。在一些实施例中，通过类似于阱322的形成的工艺来形成区域324。在一些实施例中，区域324是重掺杂的p区域。
在一些实施例中，至少制造操作602的阴极区域302c和302d或制造操作604的阴极区域304c和304d(如下所述)包括在衬底中形成阴极部件。在一些实施例中，阴极部件的形成包括去除衬底的部分以在阱322或332的边缘处形成凹部，然后通过将凹部填充在衬底中来执行填充工艺。在一些实施例中，在去除垫氧化物层或牺牲氧化物层之后，蚀刻(例如，湿蚀刻或干蚀刻)凹部。在一些实施例中，执行蚀刻工艺以去除与隔离区域(例如，STI区域328a、328b、328c或328d)相邻的有源区域的顶表面部分。在一些实施例中，通过外延或外延(epi)工艺执行填充工艺。在一些实施例中，使用与蚀刻工艺同时进行的生长工艺来填充凹部，其中蚀刻工艺的生长速率大于蚀刻工艺的蚀刻速率。在一些实施例中，使用生长工艺和蚀刻工艺的组合来填充凹部。例如，在凹部中生长材料层，然后对生长的材料进行蚀刻工艺以去除部分材料。然后，对蚀刻的材料执行后续的生长工艺，直到在凹部中达到所需的材料厚度为止。在一些实施例中，生长过程持续到材料的顶表面在衬底的顶表面上方为止。在一些实施例中，生长过程持续到材料的顶表面与衬底的顶表面共面。在一些实施例中，通过各向同性或各向异性蚀刻工艺去除阱322或332的部分。蚀刻工艺选择性地蚀刻阱322或332而不蚀刻栅极结构302b或304b。在一些实施例中，使用反应离子蚀刻(RIE)，湿蚀刻或其他合适的技术来执行蚀刻工艺。在一些实施例中，半导体材料沉积在凹部中以形成类似于源极/漏极部件的阴极部件。在一些实施例中，执行外延工艺以将半导体材料沉积在凹部中。在一些实施例中，外延工艺包括选择性外延生长(SEG)工艺、CVD工艺、分子束外延(MBE)、其他合适的工艺和/或其组合。外延工艺使用与衬底320的成分相互作用的气态和/或液态前体。在一些实施例中，阴极部件包括外延生长的硅(epi Si)，碳化硅或硅锗。在一些实例中，在外延工艺期间，与栅极结构302b或304b相关联的IC器件的阴极部件是原位掺杂或不掺杂的。当在epi工艺期间不掺杂阴极部件时，在一些情况下，在随后的工艺期间对阴极部件进行掺杂。通过离子注入、等离子体浸没离子注入、气体和/或固体源扩散、其他合适的过程和/或它们的组合来实现随后的掺杂过程。在一些实施例中，在形成阴极部件之后和/或在随后的掺杂过程之后，将阴极部件还暴露于退火过程。
在一些实施例中，至少制造操作602、604或606的栅极区域(如下所述)包括执行一种或多种沉积工艺以形成一个或多个介电材料层。在一些实施例中，沉积工艺包括化学气相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)或其他适合于沉积一个或多个材料层的工艺。在一些实施例中，制造栅极区域包括执行一个或多个沉积工艺以形成一个或多个导电材料层。在一些实施例中，制造栅区包括形成栅电极或伪栅电极。在一些实施例中，制造栅极区域包括沉积或生长至少一个介电层，例如栅极介电层。在一些实施例中，使用掺杂或非掺杂的多晶硅(或多晶硅)形成栅极区域。在一些实施例中，栅极区域包括金属，诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合适的导电材料或其组合。
在方法600的操作604中，在晶圆的前侧上制造了第二二极管。在一些实施例中，方法600的晶圆的背侧至少包括衬底320的背侧303。在一些实施例中，方法600的第二二极管至少包括二极管304。
在一些实施例中，操作604至少包括操作604a或604b。在一些实施例中，操作604a包括在衬底320的前侧305上沉积氧化物层704(图7A-图7E)，并且在图7A中示出。
在一些实施例中，操作604b包括在氧化物层704中形成开口，然后用导电材料填充氧化物层中的开口，从而形成通孔706(图7B)，以及生长外延层708(图7B)生长在开口的未填充部分中，并且在图7B中示出。在一些实施例中，外延层708(图7B)对应于阴极区域304c和304d。
在一些实施例中，操作604还包括在衬底320中制造阱332，在阱332中制造重掺杂区334，从而形成第二二极管的阳极区304a，在阱332上方制造阴极区304c和304d，以及制造栅极结构304b。
在一些实施例中，阱332包括n型掺杂剂。在一些实施例中，n型掺杂剂包括磷，砷或其他合适的n型掺杂剂。在一些实施例中，n型掺杂剂浓度在约1×1012原子/cm 2至约1×1014原子/cm 2的范围内。在一些实施例中，阱332通过离子注入形成。离子注入的功率范围从大约1500k电子伏特(eV)到大约8000k eV。在一些实施例中，外延生长阱332。在一些实施例中，阱332包括在表面上方生长的外延层。在一些实施例中，通过在外延工艺期间添加掺杂剂来掺杂外延层。在一些实施例中，在形成外延层之后，通过离子注入对外延层进行掺杂，并具有上述掺杂剂浓度。在一些实施例中，通过类似于阱332的形成的过程来形成区域334。在一些实施例中，区域334是重掺杂的n区域。
在方法600的操作606中，在晶圆的前侧上制造ESD钳位电路。在一些实施例中，方法600的ESD钳位电路至少包括ESD钳位电路310。
在一些实施例中，操作606至少包括操作606a或606b。在一些实施例中，操作606a包括在衬底320的前侧305上沉积氧化物层704(图7A-7E)，并且在图7A中示出。
在一些实施例中，操作606b包括在氧化物层704中形成开口，然后用导电材料填充氧化物层中的开口，从而形成通孔706(图7B)，以及生长外延层708(图7B)在开口的未填充部分中，并且在图7B中示出。在一些实施例中，外延层708(图7B)对应于源极310a 312c和漏极310c或312a。
在一些实施例中，操作606还包括在衬底320中制造阱360和362，在阱360中制造源极/漏极区域(例如，源极310a和漏极310c)，以及制造源极/漏极区域(例如，源极312c和320c)阱362中的漏极312a)，以及制造栅极结构310b和312b。
在一些实施例中，在操作606的阱360中制造源极/漏极区域(例如，源极310a和漏极310c)包括操作608，并且制造栅极结构310b和312b包括操作610。
在方法600的操作608中，在晶圆的前侧上制造第一信号抽头区域。在一些实施例中，方法600的第一信号抽头区域至少包括信号抽头区域350。在一些实施例中，信号抽头区域350对应于ESD钳位电路310的漏极310a。在一些实施例中，操作608对应于操作606b。
在方法600的操作610中，在晶圆的前侧上制造第二信号抽头。在一些实施例中，方法600的第二信号抽头区域至少包括信号抽头区域352。在一些实施例中，信号抽头区域352对应于ESD钳位电路310的源极312c。在一些实施例中，操作608对应于操作606b。
在一些实施例中，至少信号抽头区域350或352包括p型掺杂剂。在一些实施例中，p型掺杂剂包括硼、铝或其他合适的p型掺杂剂。在一些实施例中，至少信号抽头区域350或352是通过类似于形成相应的阱360或362的过程来形成的。在一些实施例中，至少信号抽头区域350或352是重掺杂的p区域。
在一些实施例中，至少信号抽头区域350或352包括n型掺杂剂。在一些实施例中，n型掺杂剂包括磷、砷或其他合适的n型掺杂剂。在一些实施例中，n型掺杂剂浓度在约1×1012原子/cm 2至约1×1014原子/cm 2的范围内。在一些实施例中，至少信号抽头区域350或352通过离子注入形成。离子注入的功率范围从大约1500k电子伏特(eV)到大约8000k eV。在一些实施例中，至少信号抽头区域350或352是重掺杂的n区域。
在一些实施例中，至少信号抽头区域350或352被外延生长。在一些实施例中，至少信号抽头区域350或352包括在衬底320上方生长的外延层。在一些实施例中，通过在外延工艺期间添加掺杂剂来掺杂外延层。在一些实施例中，在形成外延层之后，通过离子注入来掺杂外延层。在一些实施例中，至少信号抽头区域350或352通过掺杂衬底320形成。在一些实施例中，通过离子注入来执行掺杂。在一些实施例中，至少信号抽头区域350或352具有在1×1012原子/cm 3至1×1014原子/cm 3范围内的掺杂剂浓度。
在方法600的操作612中，在晶圆320的前侧305上制造了第一组导电结构710(图7C)。图7C是根据一个或多个实施例的至少在步骤612之后制造在晶圆320的前侧305上的第一组导电结构710的截面图。
在一些实施例中，操作612包括在晶圆320的前侧305上沉积第一组导电结构710。在一些实施例中，方法600的第一组导电结构710至少包括导电结构390和导电结构392。
在一些实施例中，操作612包括在晶圆320的前侧305上沉积绝缘层712(图7C)，从晶圆320的前侧305去除绝缘层712的部分，以及在晶圆320的前侧305上的绝缘层712的去除的部分中沉积第一组导电结构710。在一些实施例中，方法600的第一组导电结构是使用光刻和材料的组合形成的去除工艺以在衬底上方的绝缘层(未示出)中形成开口。在一些实施例中，光刻工艺包括图案化光致抗蚀剂，例如正性光致抗蚀剂或负性光致抗蚀剂。在一些实施例中，光刻工艺包括形成硬掩模、抗反射结构或另一种合适的光刻结构。在一些实施例中，材料去除工艺包括湿蚀刻工艺、干蚀刻工艺、RIE工艺、激光钻孔或其他合适的蚀刻工艺。然后用导电材料例如铜、铝、钛、镍、钨或其他合适的导电材料填充开口。在一些实施例中，使用CVD、PVD、溅射、ALD或其他合适的形成工艺来填充开口。
在方法600的操作614中，在晶圆的背侧303上进行晶圆减薄。图7D是根据一个或多个实施例的在晶圆减薄操作614之前的晶圆320的截面图。
在一些实施例中，操作614包括将晶圆320翻转过来，并在半导体晶圆或衬底的背侧303上执行减薄工艺。在一些实施例中，减薄工艺包括研磨操作和抛光操作(例如化学机械抛光(CMP))或其他合适的工艺。在一些实施例中，在减薄工艺之后，执行湿法蚀刻操作以去除形成在半导体晶圆320或衬底的背侧303上的缺陷。
在方法600的操作616中，将绝缘层722(图7E)沉积在晶圆的背侧上。在一些实施例中，方法600的绝缘层722包括绝缘层321。在一些实施例中，绝缘层321包括介电材料，介电材料包括氧化物或另一种合适的绝缘材料。在一些实施例中，绝缘层321通过CVD、旋涂聚合物介电、原子层沉积(ALD)或其他工艺形成。
在方法600的操作618中，从晶圆的背侧去除绝缘层722的部分。在一些实施例中，方法600的操作618使用光刻和材料去除工艺的组合以在晶圆320上方的绝缘层722中形成开口。在一些实施例中，光刻工艺包括图案化光刻胶，例如正光刻胶或负光刻胶。在一些实施例中，光刻工艺包括形成硬掩模、抗反射结构或另一种合适的光刻结构。在一些实施例中，材料去除工艺包括湿蚀刻工艺、干蚀刻工艺、RIE工艺、激光钻孔或其他合适的蚀刻工艺。
在方法600的操作620中，第二组导电结构720(图7E)沉积在绝缘层的至少被去除的部分中。图7E是根据一个或多个实施例的至少在操作620之后的晶圆320的截面图。
在一些实施例中，操作620包括在晶圆的背侧上沉积第二组导电结构720。在一些实施例中，方法600的第二组导电结构720至少包括导电结构340，导电结构342，导电结构344或导电结构346。
在一些实施例中，操作620包括用导电材料例如铜、铝、钛、镍、钨或其他合适的导电材料填充绝缘层722中的开口。在一些实施例中，使用CVD、PVD、溅射、ALD或其他合适的形成工艺来填充开口。
在一些实施例中，不执行方法600的一个或多个操作。在一些实施例中，重复方法600的一个或多个操作。在一些实施例中，方法600被重复。
图7A-图7E是根据一个或多个实施例的集成电路的截面图。
图7A是根据一个或多个实施例的集成电路700A的截面图。在一些实施例中，至少在操作602a、604a或606a之后，集成电路700A对应于诸如集成电路300A或300B的集成电路。在一些实施例中，集成电路700A包括衬底320上的氧化物层704。
图7B是根据一个或多个实施例的集成电路700B的截面图。在一些实施例中，集成电路700B至少在操作602b、604b或606b之后对应于集成电路，诸如集成电路300A或300B。在一些实施例中，集成电路700B包括形成在至少氧化物层704或衬底320的开口中的通孔706。在一些实施例中，集成电路700B还包括在通孔706、氧化物层704和衬底上的外延层708。320.在一些实施例中，外延层708生长在氧化物层704的开口的未填充部分中。
图7C是根据一个或多个实施例的集成电路700C的截面图。在一些实施例中，集成电路700C对应于至少执行操作612之后的集成电路，例如集成电路300A或300B。在一些实施例中，集成电路700C包括第一组导电结构710、绝缘层712和集成电路700B。在一些实施例中，集成电路700C包括制造在晶圆320的前侧305上的绝缘层712的去除的部分中的第一组导电结构710。
图7D是根据一个或多个实施例的集成电路700D的截面图。在一些实施例中，集成电路700D对应于在操作减薄晶圆614之前的集成电路，诸如集成电路300A或300B。在一些实施例中，集成电路700D包括翻转的集成电路700C。
图7E是根据一个或多个实施例的集成电路700E的截面图。在一些实施例中，集成电路700E至少在操作620之后对应于诸如集成电路300A或300B的集成电路。在一些实施例中，集成电路700E包括第二组导电结构720、绝缘层722和集成电路700D(没有晶圆320的去除部分)。在一些实施例中，集成电路700E包括制造在晶圆320的绝缘层722的去除部分中的第二组导电结构720。
在相应附图的至少集成电路100、200和300A-300B(图1、图2和图3A-图3B)中，其他二极管类型或二极管数量、或晶体管类型或晶体管数量在本公开的范围内。
此外，图3A-图3B所示的各种NMOS或PMOS晶体管具有特定的掺杂剂类型(例如，N型或P型)，并且仅用于说明目的。本公开的实施例不限于特定的晶体管类型，并且图3A-图3B所示的PMOS或NMOS晶体管中的一个或多个可以被不同晶体管/掺杂剂类型的对应晶体管代替。类似地，以上描述中使用的各种信号的低或高逻辑值也用于说明。当信号被激活和/或去激活时，本公开的实施例不限于特定的逻辑值。选择不同的逻辑值在各种实施例的范围内。在3A-图3B中选择不同数量的PMOS晶体管在各种实施例的范围内。
本说明书的一个方面涉及一种ESD保护电路。ESD保护电路包括第一二极管、第二二极管和ESD钳位电路。第一二极管在半导体晶圆中，并且耦接到IO焊盘。第二二极管在半导体晶圆中，并且耦接到第一二极管和IO焊盘。ESD钳位电路在半导体晶圆中，并且耦接到第一二极管和第二二极管。ESD钳位电路在半导体晶圆中包括第一信号抽头区域。第一信号抽头区域耦接到第一电压源。第一二极管耦接到ESD钳位电路并被配置为与ESD钳位电路共享第一信号抽头区域。
在上述ESD保护电路中，ESD钳位电路还包括半导体晶圆中的第二信号抽头区域，第二信号抽头区域耦接到与第一电压源不同的第二电压源，第二二极管耦接到ESD钳位电路并且被配置为与ESD钳位电路共享第二信号抽头区域。
在上述ESD保护电路中，还包括：第一导电结构，耦接在第一电压源和第一信号抽头区域之间；以及第二导电结构，耦接在第二电压源和第二信号抽头区域之间，第一导电结构和第二导电结构位于半导体晶圆的背侧上。
在上述ESD保护电路中，第一导电结构被配置为向第一信号抽头区域提供第一电压源的第一电压；以及第二导电结构被配置为向第二信号抽头区域提供第二电压源的第二电压。
在上述ESD保护电路中，还包括：IO电路，位于半导体晶圆中，耦接到第一二极管、第二二极管和IO焊盘。
在上述ESD保护电路中，IO焊盘包括：第一导电结构，耦接到第一二极管的第一阳极；以及第二导电结构，耦接到第二二极管的第二阳极，第一导电结构和第二导电结构位于半导体晶圆的背侧上。
在上述ESD保护电路中，至少第一二极管或第二二极管不具有信号抽头区域。
在上述ESD保护电路中，第一二极管是第一纳米片垂直阱二极管；第二二极管是第二纳米片垂直阱二极管；以及ESD钳位电路是至少一个纳米片晶体管器件。
本说明书的另一方面涉及一种ESD保护电路。ESD保护电路包括第一二极管、第二二极管、内部电路和ESD钳位电路。第一二极管在半导体晶圆中，并且耦接到第一焊盘。第二二极管在半导体晶圆中，并且耦接到第一二极管和第一焊盘。内部电路耦接到第一二极管和第二二极管。ESD钳位电路在半导体晶圆中，通过第一节点耦接到第一二极管，并且通过第二节点耦接到第二二极管。ESD钳位电路包括耦接到电压源的第一信号抽头区域和耦接到参考电压源的第二信号抽头区域。第一二极管耦接到ESD钳位电路并被配置为与ESD钳位电路共享第一信号抽头区域。第二二极管耦接到ESD钳位电路并被配置为与ESD钳位电路共享第二信号抽头区域。
在上述ESD保护电路中，第一二极管包括：第一阳极，位于半导体晶圆中；以及第一阴极，位于半导体晶圆中，在第一阳极上方并且通过第一节点耦接到第一信号抽头区域。
在上述ESD保护电路中，第一二极管还包括：第二阴极，位于半导体晶圆中，在第一阳极上方并且通过第一节点耦接到第一信号抽头区域和第一阴极。
在上述ESD保护电路中，第二二极管包括：第二阳极，位于半导体晶圆中；以及第三阴极，位于半导体晶圆中，在第二阳极上方并且通过第二节点耦接到第二信号抽头区域。
在上述ESD保护电路中，第二二极管还包括：第四阴极，位于半导体晶圆中，在第二阳极上方并且通过第二节点耦接到第二信号抽头区域和第三阴极。
在上述ESD保护电路中，还包括：第一导电结构，耦接在电压源和第一信号抽头区域之间；以及第二导电结构，耦接在参考电压源和第二信号抽头区域之间，第一导电结构和第二导电结构位于半导体晶圆的背侧上。
在上述ESD保护电路中，第一焊盘包括：第三导电结构，耦接到第一二极管的第一阳极；第四导电结构，耦接到第二二极管的第二阳极，第三导电结构和第四导电结构位于半导体晶圆的背侧上。
在上述ESD保护电路中，ESD钳位电路在第一二极管和第二二极管之间。
然而，本说明书的另一方面涉及一种操作ESD保护电路的方法。该方法包括在第一节点上接收第一ESD电压，该第一ESD电压大于电压源的电源电压，该第一ESD电压对应于第一ESD事件。该方法还包括导通第一二极管，从而将第一ESD电流从第一二极管的第一阳极传导到第一二极管的第一阴极。该方法还包括将第一ESD电流从第一二极管的第一阴极传导到ESD钳位电路的第一信号抽头。该方法还包括通过ESD钳位电路放电第一ESD事件的第一ESD电流。
在上述方法中，通过ESD钳位电路放电第一ESD事件的第一ESD电流包括：响应于在ESD钳位电路的第一信号抽头处或第二节点处接收到第一ESD电流，导通ESD钳位电路；响应于ESD钳位电路导通，将第二节点耦接到第三节点；将第一ESD电流从ESD钳位电路的第一信号抽头传导到第二信号抽头；以及将第一ESD电流从ESD钳位电路的第二信号抽头传导到第四节点。
在上述方法中，还包括：在第一节点上接收第二ESD电压，第二ESD电压大于参考电压源的参考电源电压，第二ESD电压对应于第二ESD事件；导通第二二极管，从而将第二ESD电流从第二二极管的第二阳极传导到第二二极管的第二阴极；将第二ESD电流从第二二极管的第二阴极传导到ESD钳位电路的第二信号抽头；以及通过ESD钳位电路放电第二ESD事件的第二ESD电流。
在上述方法中，通过ESD钳位电路放电第二ESD事件的第二ESD电流包括：响应于在ESD钳位电路的第二信号抽头处或第三节点处接收到第二ESD电流，导通ESD钳位电路；响应于ESD钳位电路导通，将第三节点耦接到第二节点；将第二ESD电流从ESD钳位电路的第二信号抽头传导到第一信号抽头；以及将第二ESD电流从ESD钳位电路的第一信号抽头传导到第五节点。
已经描述了多个实施例。然而，将理解的是，可以在不脱离本公开的精神和范围的情况下进行各种修改。例如，示出为特定掺杂剂类型的各种晶体管(例如，N型或P型金属氧化物半导体(NMOS或PMOS))是出于说明的目的。本公开的实施例不限于特定类型。为特定晶体管选择不同的掺杂剂类型在各种实施例的范围内。在以上描述中使用的各种信号的低或高逻辑值也用于说明。当信号被激活和/或去激活时，各种实施例不限于特定的逻辑值。选择不同的逻辑值在各种实施例的范围内。在各种实施例中，晶体管用作开关。代替晶体管使用的开关电路在各种实施例的范围内。在各种实施例中，晶体管的源极可以被配置为漏极，并且漏极可以被配置为源极。这样，术语源极和漏极可互换使用。各种信号由相应的电路生成，但是为简单起见，未示出电路。
各种图示出了使用分立电容器进行说明的电容性电路。可以使用等效电路。例如，可以使用电容性器件，电路或网络(例如，电容器，电容性元件，器件，电路等的组合)代替分立电容器。上面的图示包括示例性步骤，但是步骤不一定按所示顺序执行。根据所公开的实施例的精神和范围，可以适当地添加，替换，改变顺序和/或消除步骤。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (20)

1.一种静电放电保护电路，包括：
第一二极管，位于半导体晶圆中，并且耦接到输入输出焊盘；
第二二极管，位于所述半导体晶圆中，并且耦接到所述第一二极管和所述输入输出焊盘；以及
静电放电钳位电路，位于所述半导体晶圆中，耦接到所述第一二极管和所述第二二极管，所述静电放电钳位电路包括所述半导体晶圆中的第一信号抽头区域，所述第一信号抽头区域耦接到第一电压源，所述第一二极管耦接到所述静电放电钳位电路并且被配置为与所述静电放电钳位电路共享所述第一信号抽头区域；
所述第一二极管包括：
第一阳极，位于所述半导体晶圆中；
第一阴极，位于所述半导体晶圆中，在所述第一阳极上方并且耦接到所述第一信号抽头区域；和
第二阴极，位于所述半导体晶圆中，在所述第一阳极上方并且耦接到所述第一信号抽头区域和所述第一阴极。
2.根据权利要求1所述的静电放电保护电路，其中，所述静电放电钳位电路还包括所述半导体晶圆中的第二信号抽头区域，所述第二信号抽头区域耦接到与所述第一电压源不同的第二电压源，所述第二二极管耦接到所述静电放电钳位电路并且被配置为与所述静电放电钳位电路共享所述第二信号抽头区域。
3.根据权利要求2所述的静电放电保护电路，还包括：
第一导电结构，耦接在所述第一电压源和所述第一信号抽头区域之间；以及
第二导电结构，耦接在所述第二电压源和所述第二信号抽头区域之间，所述第一导电结构和所述第二导电结构位于所述半导体晶圆的背侧上。
4.根据权利要求3所述的静电放电保护电路，其中，
所述第一导电结构被配置为向所述第一信号抽头区域提供所述第一电压源的第一电压；以及
所述第二导电结构被配置为向所述第二信号抽头区域提供所述第二电压源的第二电压。
5.根据权利要求1所述的静电放电保护电路，还包括：
输入输出电路，位于所述半导体晶圆中，耦接到所述第一二极管、所述第二二极管和所述输入输出焊盘。
6.根据权利要求1所述的静电放电保护电路，其中，所述输入输出焊盘包括：
第一导电结构，耦接到所述第一二极管的第一阳极；以及
第二导电结构，耦接到所述第二二极管的第二阳极，所述第一导电结构和所述第二导电结构位于所述半导体晶圆的背侧上。
7.根据权利要求1所述的静电放电保护电路，其中，至少所述第一二极管或所述第二二极管不具有信号抽头区域。
8.根据权利要求1所述的静电放电保护电路，其中，
所述第一二极管是第一纳米片垂直阱二极管；
所述第二二极管是第二纳米片垂直阱二极管；以及
所述静电放电钳位电路是至少一个纳米片晶体管器件。
9.一种静电放电保护电路，包括：
第一二极管，位于半导体晶圆中，并且耦接到第一焊盘；
第二二极管，位于所述半导体晶圆中，并且耦接到所述第一二极管和所述第一焊盘；
内部电路，耦接到所述第一二极管和所述第二二极管；以及
静电放电钳位电路，位于所述半导体晶圆中，通过第一节点耦接到所述第一二极管并通过第二节点耦接到所述第二二极管，所述静电放电钳位电路包括耦接到电压源的第一信号抽头区域和耦接到参考电压源的第二信号抽头区域，
其中，所述第一二极管耦接到所述静电放电钳位电路并被配置为与所述静电放电钳位电路共享所述第一信号抽头区域；以及
所述第二二极管耦接到所述静电放电钳位电路并被配置为与所述静电放电钳位电路共享所述第二信号抽头区域；
所述第一二极管包括：
第一阳极，位于所述半导体晶圆中；
第一阴极，位于所述半导体晶圆中，在所述第一阳极上方并且通过所述第一节点耦接到所述第一信号抽头区域；和
第二阴极，位于所述半导体晶圆中，在所述第一阳极上方并且通过所述第一节点耦接到所述第一信号抽头区域和所述第一阴极。
10.根据权利要求9所述的静电放电保护电路，其中，所述第一二极管和所述第二二极管分别是纳米片垂直阱二极管。
11.根据权利要求10所述的静电放电保护电路，其中，所述静电放电钳位电路是至少一个纳米片晶体管器件。
12.根据权利要求9所述的静电放电保护电路，其中，所述第二二极管包括：
第二阳极，位于所述半导体晶圆中；以及
第三阴极，位于所述半导体晶圆中，在所述第二阳极上方并且通过所述第二节点耦接到所述第二信号抽头区域。
13.根据权利要求12所述的静电放电保护电路，其中，所述第二二极管还包括：
第四阴极，位于所述半导体晶圆中，在所述第二阳极上方并且通过所述第二节点耦接到所述第二信号抽头区域和所述第三阴极。
14.根据权利要求13所述的静电放电保护电路，还包括：
第一导电结构，耦接在所述电压源和所述第一信号抽头区域之间；以及
第二导电结构，耦接在所述参考电压源和所述第二信号抽头区域之间，所述第一导电结构和所述第二导电结构位于所述半导体晶圆的背侧上。
15.根据权利要求14所述的静电放电保护电路，其中，所述第一焊盘包括：
第三导电结构，耦接到所述第一二极管的所述第一阳极；
第四导电结构，耦接到所述第二二极管的所述第二阳极，所述第三导电结构和所述第四导电结构位于所述半导体晶圆的所述背侧上。
16.根据权利要求9所述的静电放电保护电路，其中，所述静电放电钳位电路在所述第一二极管和所述第二二极管之间。
17.一种操作静电放电保护电路的方法，所述静电放电保护电路包括第一二极管、以及在第一节点处耦接到所述第一二极管的第二二极管，所述方法包括：
在所述第一节点上接收第一静电放电电压，所述第一静电放电电压大于电压源的电源电压，所述第一静电放电电压对应于第一静电放电事件；
导通所述第一二极管，从而将第一静电放电电流从所述第一二极管的第一阳极传导到所述第一二极管的第一阴极；
将所述第一静电放电电流从所述第一二极管的所述第一阴极传导到静电放电钳位电路的第一信号抽头；
通过所述静电放电钳位电路放电所述第一静电放电事件的所述第一静电放电电流；
在所述第一节点上接收第二静电放电电压，所述第二静电放电电压大于参考电压源的参考电源电压，所述第二静电放电电压对应于第二静电放电事件；
导通所述第二二极管，从而将第二静电放电电流从所述第二二极管的第二阳极传导到所述第二二极管的第二阴极；
将所述第二静电放电电流从所述第二二极管的所述第二阴极传导到所述静电放电钳位电路的第二信号抽头；以及
通过所述静电放电钳位电路放电所述第二静电放电事件的所述第二静电放电电流。
18.根据权利要求17所述的方法，其中，所述第一二极管通过第二节点耦接到所述静电放电钳位电路，所述第二二极管通过第三节点耦接到所述静电放电钳位电路，并且所述第二二极管的阴极耦接到作为参考电压节点的第四节点，
其中，通过所述静电放电钳位电路放电所述第一静电放电事件的所述第一静电放电电流包括：
响应于在所述静电放电钳位电路的所述第一信号抽头处或所述第二节点处接收到所述第一静电放电电流，导通所述静电放电钳位电路；
响应于所述静电放电钳位电路导通，将所述第二节点耦接到所述第三节点；
将所述第一静电放电电流从所述静电放电钳位电路的所述第一信号抽头传导到第二信号抽头；以及
将所述第一静电放电电流从所述静电放电钳位电路的所述第二信号抽头传导到所述第四节点。
19.根据权利要求17所述的方法，还包括：
将所述第一二极管和所述第二二极管分别形成为纳米片垂直阱二极管。
20.根据权利要求18所述的方法，其中，通过所述静电放电钳位电路放电所述第二静电放电事件的所述第二静电放电电流包括：
响应于在所述静电放电钳位电路的第二信号抽头处或所述第三节点处接收到所述第二静电放电电流，导通所述静电放电钳位电路；
响应于所述静电放电钳位电路导通，将所述第三节点耦接到所述第二节点；
将所述第二静电放电电流从所述静电放电钳位电路的所述第二信号抽头传导到所述第一信号抽头；以及
将所述第二静电放电电流从所述静电放电钳位电路的所述第一信号抽头传导到第五节点，所述第五节点为耦接到所述第一二极管的阴极的电压源节点。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021101241A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Schutzschaltung für elektrostatische entladung (esd) und verfahren zum betreiben derselben
US11862625B2 (en) * 2021-07-01 2024-01-02 Nxp Usa, Inc. Area-efficient ESD protection inside standard cells

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903715A (zh) * 2011-07-25 2013-01-30 瑞萨电子株式会社 半导体集成电路
KR20130133364A (ko) * 2012-05-29 2013-12-09 주식회사 디엠비테크놀로지 바이폴라 트랜지스터 특성을 이용한 정전기 방지회로 및 그 제조방법
CN103733336A (zh) * 2011-08-23 2014-04-16 美光科技公司 结合静电放电保护电路及方法
CN104538395A (zh) * 2015-01-08 2015-04-22 电子科技大学 一种功率vdmos器件二极管并联式esd防护机构
CN105097514A (zh) * 2014-04-25 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN106935573A (zh) * 2015-12-31 2017-07-07 联咏科技股份有限公司 静电放电防护装置及其操作方法
CN108702148A (zh) * 2016-03-18 2018-10-23 英特尔Ip公司 面积高效且稳健的静电放电电路
CN109473426A (zh) * 2019-01-17 2019-03-15 上海艾为电子技术股份有限公司 静电放电电路及电子设备
CN110875377A (zh) * 2018-08-29 2020-03-10 意法半导体国际有限公司 具有减小的电容的多指二极管及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100631958B1 (ko) 2005-08-25 2006-10-04 주식회사 하이닉스반도체 정전기 방전 보호 회로
US8027131B2 (en) * 2008-06-30 2011-09-27 Infineon Technologies Ag Method and circuit arrangement for protection against electrostatic discharges
KR20100104332A (ko) 2009-03-17 2010-09-29 (주)페타리 정전기 방전 보호 소자 및 이의 제조 방법
US9130008B2 (en) * 2013-01-31 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Robust ESD protection with silicon-controlled rectifier
US10211200B2 (en) * 2017-02-01 2019-02-19 Indian Institute Of Science Low trigger and holding voltage silicon controlled rectifier (SCR) for non-planar technologies
US10373944B2 (en) * 2017-02-28 2019-08-06 Texas Instruments Incorporated ESD protection circuit with integral deep trench trigger diodes
JP2019129230A (ja) 2018-01-24 2019-08-01 東芝メモリ株式会社 半導体装置
TWI669816B (zh) 2018-04-18 2019-08-21 友達光電股份有限公司 拼接用顯示面板及其製造方法
TW201944571A (zh) 2018-04-18 2019-11-16 旺宏電子股份有限公司 靜電防護裝置
WO2019218304A1 (zh) * 2018-05-17 2019-11-21 江南大学 一种双向二极管串触发scr结构的esd保护器件
US11228174B1 (en) * 2019-05-30 2022-01-18 Silicet, LLC Source and drain enabled conduction triggers and immunity tolerance for integrated circuits

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903715A (zh) * 2011-07-25 2013-01-30 瑞萨电子株式会社 半导体集成电路
CN103733336A (zh) * 2011-08-23 2014-04-16 美光科技公司 结合静电放电保护电路及方法
KR20130133364A (ko) * 2012-05-29 2013-12-09 주식회사 디엠비테크놀로지 바이폴라 트랜지스터 특성을 이용한 정전기 방지회로 및 그 제조방법
CN105097514A (zh) * 2014-04-25 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN104538395A (zh) * 2015-01-08 2015-04-22 电子科技大学 一种功率vdmos器件二极管并联式esd防护机构
CN106935573A (zh) * 2015-12-31 2017-07-07 联咏科技股份有限公司 静电放电防护装置及其操作方法
CN108702148A (zh) * 2016-03-18 2018-10-23 英特尔Ip公司 面积高效且稳健的静电放电电路
CN110875377A (zh) * 2018-08-29 2020-03-10 意法半导体国际有限公司 具有减小的电容的多指二极管及其制造方法
CN109473426A (zh) * 2019-01-17 2019-03-15 上海艾为电子技术股份有限公司 静电放电电路及电子设备

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