KR100631958B1 - 정전기 방전 보호 회로 - Google Patents

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KR100631958B1
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곽국휘
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Abstract

본 발명은 정전기 발생에 의한 내부 소자의 손상을 방지할 수 있는 ESD 보호 회로에 관한 것이다. 이 회로는, 입/출력 패드와 전원전압 라인 사이에 연결된 제 1 다이오드와 입/출력 패드와 접지전압 라인 사이에 연결된 제 2 다이오드를 구비하는 정전기 방전 보호부에 있어서, 상기 제 1 다이오드는, P형 기판; 상기 P형 기판에 형성된 N형 웰; 상기 N형 웰에 바(bar) 형상으로 형성된 P+ 영역; 상기 N형 웰에 형성되어 상기 P+ 영역을 에워싸는 분리 영역; 상기 N형 웰에 형성되어 상기 분리 영역을 에워싸는 N+ 영역; 상기 P+ 영역상에 바 형상을 따라 서로 등간격으로 이격되어 형성된 다수의 제 1 콘택; 및 상기 N+ 영역상에 상기 분리 영역을 감싸도록 형성된 다수의 제 2 콘택;을 포함하며, 상기 다수의 제 2 콘택 중 상기 다수의 제 1 콘택의 양측단 가장자리 인접 부분에 형성된 콘택들은 상기 다수의 제 1 콘택의 양측단 가장자리 인접 부분 외에 형성된 콘택들에 비해 형성 밀도가 낮은 것을 특징으로 한다.

Description

정전기 방전 보호 회로{ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT}
도 1은 종래의 반도체 장치의 입/출력 회로의 회로도.
도 2a는 종래의 일 실시예에 따른 ESD 보호부의 부분 단면도.
도 2b는 종래의 일 실시예에 따른 ESD 보호부의 부분 배치도.
도 3은 종래의 다른 실시예에 따른 ESD 보호부의 부분 배치도.
도 4는 본 발명의 일 실시예에 따른 ESD 보호부의 부분 배치도.
도 5는 본 발명의 다른 실시예에 따른 ESD 보호부의 부분 배치도.
도 6은 본 발명의 또 다른 실시예에 따른 ESD 보호부의 부분 배치도.
* 도면의 주요 부분에 대한 부호의 설명 *
401 : P형 반도체 기판 402 : N형 웰
403 : P+ 영역 404 : 분리 영역
405 : N+ 영역 406 : P+ 영역 콘택
407 : N+ 영역 콘택
본 발명은 정전기 발생에 의한 내부 소자의 손상을 방지할 수 있는 정전기 방전 보호 회로에 관한 것이다.
일반적으로, 반도체 집적회로에서 발생하는 불량 모드(Failure Mode)에는 여러 형태가 존재하지만, 전기적 현상에 의한 불량 모드에는 전기적 오버스트레스(Electrical Overstress)와 정전기 방전(Electrostatic Discharge : ESD, 이하 ESD 라고 함)이 있다.
여기서, ESD 현상은 정전기가 흐르면서 발생하는 현상으로, 정전기의 발생원인에 따라 인체 모델(Human Body Model : HBM), 머신 모델(Machine Model : MM), 디바이스 대전 모델(Charged Device Model : CDM)로 분류된다. 인체 모델은 인체에 의한 정전기 현상이고, 머신 모델은 측정 장비와의 접촉에 의한 정전기 현상이며, 디바이스 대전 모델은 소자 내에 축적된 정전기가 외부와의 순간적인 접지에 의해 순간적으로 방전되는 현상이다.
이러한 ESD 현상에 의한 정전기 전류는 트랜지스터의 가장 취약한 부분으로 집중되어 흐르기 때문에 접합(Junction)이나 콘택(Contact) 또는 게이트 산화막 부분에 용융(Melting)을 발생시켜 불량(Failure) 현상의 원인이 된다. 따라서, 반도체 소자는 이러한 외부 ESD로부터 칩 내부를 보호하기 위하여, 외부 신호가 수신되는 패드(PAD) 마다 ESD 보호 회로를 내장한다.
도 1은 종래의 반도체 장치의 입/출력 회로의 회로도이다.
도시한 바와 같이, 종래의 반도체 장치의 입/출력 회로는 외부 신호를 수신하는 입/출력 패드(101), 입/출력 패드(101)를 통해 들어온 신호를 저항(104)을 거쳐 내부 회로(107)로 전달하는 입력 버퍼(106), 내부 회로(107)에서 생성된 신호를 입/출력 패드(101)를 통해 외부로 전달하는 출력 버퍼(102), 입/출력 패드(101)를 통해 외부로부터 인가된 정전기를 다양한 경로로 전달하는 ESD 보호부(110), ESD 보호 회로를 통해 인가된 정전기를 전원전압 라인(108) 또는 접지전압 라인(109)으로 전달하는 전원 클램프부(103), 및 입/출력 패드(101)를 통해 인가된 ESD로부터 입력 버퍼(106)를 보호하는 NMOS 트랜지스터(105)로 구성된다.
여기서, ESD 보호부(110)는 두 개의 다이오드(110a,110b)로 구성되며, 다이오드(110a)는 전원전압 라인(108)과 입/출력 패드(101) 사이에 연결되고, 다이오드(110b)는 입/출력 패드(101)와 접지전압 라인(109) 사이에 연결된다. 그리고, 다이오드(110a)의 캐소드 단자는 전원전압 라인(108)과 연결되며, 다이오드(110a)의 애노드 단자는 다이오드(110b)의 캐소드 단자와 연결되고, 다이오드(110b)의 애노드 단자는 접지전압 라인(109)과 연결된다.
이러한 구성을 갖는 ESD 보호부(110)는 입/출력 패드(101)에 접지전압(Vss)과 전원전압(Vcc) 사이의 신호 전압이 인가되는 입/출력 회로 정상동작 시, 다이오드(110a,110b)가 모두 역방향 바이어스 상태로 된다. 따라서, ESD 보호부(110)는 턴 오프되어 입/출력 회로의 정상동작에 영향을 주지 않는다. 그러나, ESD 보호부(110)는 입/출력 패드(101)와 전원패드들(도시안됨) 간에 정전기가 발생한 경우, 다이오드(110a) 또는 다이오드(110b)가 턴 온되어 정전기 방전 경로를 제공함으로써, 정전기가 내부회로(107)로 유입되어 내부회로(107)를 파괴하는 것을 방지한다.
이하, 도 2a 및 도 2b를 참조하여 ESD 보호부(110)의 구성을 자세히 살펴보기로 한다.
도 2a는 종래의 일 실시예에 따른 ESD 보호부의 부분 단면도이다.
도시한 바와 같이, 다이오드(110a)는 P형 기판(201) 표면에 형성된 N형 웰(202), N형 웰(202)에 바(bar) 형상으로 형성된 P+ 영역(203), P+ 영역(203)을 둘러싸는 형태로 N형 웰(202)에 형성된 분리 영역(204), 분리 영역(204)을 둘러싸는 형태로 N형 웰(202)에 형성된 N+ 영역(205), 및 기판 표면상에 형성된 절연막(206)을 포함한다. 여기서, P+ 영역(203)은 콘택(207)을 통하여 입/출력 패드(101)에 연결되고, N+ 영역(205)은 콘택(208)을 통하여 전원전압 라인(108)에 연결된다.
도 2b는 종래의 일 실시예에 따른 ESD 보호부의 부분 배치도이다. 여기서, 도 2b에 표시된 화살표는 정전기 전류가 흐르는 방향을 표시한다.
도시한 바와 같이, 다이오드(110a)는 P+ 영역(203)상에 바 형상을 따라 서로 등간격으로 이격되어 형성된 다수의 콘택(207)과, N+ 영역(205)상에 P+ 영역(203)을 감싸도록 형성된 다수의 콘택(208)을 포함한다. 여기서, N+ 영역(205)상에 형성되는 다수의 콘택(208)은 P+ 영역(203)상에 형성된 다수의 콘택(207)보다 더 많은 개수로 형성된다.
한편, P+ 영역(203)상에 형성된 다수의 콘택(207)과 수직 방향으로 대응되게 형성된 다수의 콘택(208)은 래치업(latch-up) 현상을 방지하는 역할을 한다.
이러한 구조로 이루어진 다이오드(110a)는 정전기 전류가 콘택(207)을 통해 P+ 영역(203)으로 흐를 때, P+ 영역(203)상에 형성된 콘택(207)들 중 가운데 있는 콘택(207)들보다 최외곽에 있는 콘택(207)들로 정전기 전류가 더 많이 흐르는 문제점이 있다.
이를 자세히 살펴보면, P+ 영역(203)상에 형성된 콘택(207)들 중 가운데 있는 콘택(207)들은 각각 평행하게 대응되어 형성된 N+ 영역 콘택(208)으로만 정전기 전류가 흐른다. 하지만, P+ 영역(203)상에 형성된 콘택(207)들 중 최외곽, 즉, P+영역(203)의 양측단에 배치된 콘택(207)들은 그 주위를 둘러싸는 다수의 N+ 영역의 콘택(208)을 통하여 많은 양의 정전기 전류를 흘려보낸다.
다시 말해, 다수의 N+ 영역의 콘택(208) 중 다수의 P+ 영역의 콘택(207)의 양측단 가장자리 인접 부분에 형성된 콘택(208)들은 다수의 P+ 영역의 콘택(207)의 양측단 가장자리 인접 부분 외에 형성된 콘택(208)들에 비해 상대적으로 높은 형성 밀도를 가진다. 이에 따라, P+ 영역(203)상에 형성된 다수의 콘택(207) 중 양측단에 위치한 콘택(207)들은 가운데에 위치한 콘택(207)들보다 더 많은 정전기 전류를 수신하므로, 많은 양의 정전기 전류로 인하여 손상을 입을 수 있다.
따라서, ESD 보호부(110)는 정전기 전류가 콘택(207)을 통해 P+ 영역(203)으로 흐를 때, P+ 영역(203)상에 형성된 콘택(207)들 중 양측단에 있는 콘택(207)들의 손상으로 인하여 ESD 보호 능력이 떨어지는 문제점이 있다.
이러한 문제점을 해결하기 위해 종래에는 도 3과 같은 구조의 ESD 보호부를 사용하였다.
도 3은 종래의 다른 실시예에 따른 ESD 보호부의 부분 배치도이다.
도시한 바와 같이, 종래의 다른 실시예에 따른 다이오드는 도 2에 도시된 다이오드보다 P+ 영역(303)상에 형성되는 콘택(306)의 수를 줄이거나, 또는, 'S'로 표기된 P+ 영역(303) 외각과 N+ 영역(305) 사이의 분리 영역(304)을 증가시킨 구조 로 이루어진다.
이러한 구조를 갖는 다이오드는 P+ 영역(303)상에 형성된 콘택(307)들 중 양측단에 있는 콘택(307)들과 래치업 방지용 N+ 영역 콘택(308), 즉, P+ 영역(303)상에 형성된 다수의 콘택(307)과 수직 방향으로 대응되게 형성된 다수의 콘택(308) 사이의 거리를 멀게 함으로써, P+ 영역(303)상에 형성된 다수의 콘택(307) 중 양측단에 위치하는 콘택(307)들로 흐르는 정전기 전류를 감소시키는 효과가 있다. 다시 말해, P+ 영역(303)상에 형성된 콘택들 중 양측단에 위치한 콘택(307)들은 래치업 방지용 N+ 영역 콘택(308)들과 충분한 거리를 두고 형성되므로, 양측단에 위치한 콘택(307)으로 흐르는 정전기 전류가 감소되는 효과가 있다.
하지만, 종래의 다른 실시예에 따른 다이오드는 'S'로 표기된 P+ 영역(303) 외곽과 N+ 영역(305) 사이의 분리 영역(304)을 증가시킴으로써, P+ 영역(303)이 줄어들어 면적 효율이 떨어지는 문제점이 있다. 다시 말해, 종래의 다른 실시예에 따른 다이오드는 'S'로 표기된 P+ 영역(303) 외곽과 N+ 영역(305) 사이의 분리 영역(304)의 증가에 따라, 정전기 전류를 전달하는 P+ 영역(303)이 감소한다. 이에 따라, 종래의 다른 실시예에 따른 다이오드는 동일한 크기의 다이오드에서 P+ 영역(303)이 차지하는 면적이 줄어들어, ESD 보호 성능이 떨어지는 문제점이 있다.
또한, 종래의 다른 실시예에 따른 다이오드는 P+ 영역(303)에 형성된 콘택(307)들 중 양측단에 있는 콘택(307)들이 래치업 방지용 N+ 영역 콘택(308)들과 충분한 거리를 두고 형성되어 있으나, 여전히 양측단에 위치한 콘택(307) 주위에 다수의 N+ 영역 콘택(308)이 남아 있다. 따라서, 종래의 다른 실시예에 따른 다이오 드는 P+ 영역(303)에 형성된 콘택(307)들 중 양측단에 위치한 콘택(307) 주위에 형성된 다수의 N+ 영역 콘택(308)으로 인하여, 양측단에 위치한 콘택(307)에 인가되는 정전기 전류가 많이 감소하지 않는 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재된 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 P+ 영역을 줄이지 않으면서 ESD 보호 성능을 향상시킬 수 있는 ESD 보호부를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해 본 발명의 일면에 따라, 입/출력 패드와 전원전압 라인 사이에 연결된 제 1 다이오드와 입/출력 패드와 접지전압 라인 사이에 연결된 제 2 다이오드를 구비하는 정전기 방전 보호부가 제공되며, 상기 제 1 다이오드는: P형 기판; 상기 P형 기판에 형성된 N형 웰; 상기 N형 웰에 바(bar) 형상으로 형성된 P+ 영역; 상기 N형 웰에 형성되어 상기 P+ 영역을 에워싸는 분리 영역; 상기 N형 웰에 형성되어 상기 분리 영역을 에워싸는 N+ 영역; 상기 P+ 영역상에 바 형상을 따라 서로 등간격으로 이격되어 형성된 다수의 제 1 콘택; 및 상기 N+ 영역상에 상기 분리 영역을 감싸도록 형성된 다수의 제 2 콘택;을 포함하며, 상기 다수의 제 2 콘택 중 상기 다수의 제 1 콘택의 양측단 가장자리 인접 부분에 형성된 콘택들은 상기 다수의 제 1 콘택의 양측단 가장자리 인접 부분 외에 형성된 콘택들에 비해 형성 밀도가 낮은 것을 특징으로 한다.
상기 구성에서, 상기 다수의 제 2 콘택은 상기 다수의 제 1 콘택의 양측단 가장자리 인접 부분을 제외한 나머지 부분에서 동일한 형성 밀도를 가진 것을 특징으로 한다.
상기한 바와 같은 목적을 달성하기 위해 본 발명의 다른 일예에 따라, 입/출력 패드와 전원전압 라인 사이에 연결된 제 1 다이오드와 입/출력 패드와 접지전압 라인 사이에 연결된 제 2 다이오드를 구비하는 정전기 방전 보호부가 제공되며, 상기 제 2 다이오드는: P형 기판; 상기 P형 기판에 형성된 P형 웰; 상기 P형 웰에 바(bar) 형상으로 형성된 N+ 영역; 상기 P형 웰에 형성되어 상기 N+ 영역을 에워싸는 분리 영역; 상기 P형 웰에 형성되어 상기 분리 영역을 에워싸는 P+ 영역; 상기 N+ 영역상에 바 형상을 따라 서로 등간격으로 이격되어 형성된 다수의 제 1 콘택; 및 상기 P+ 영역상에 상기 분리 영역을 감싸도록 형성된 다수의 제 2 콘택;을 포함하며, 상기 다수의 제 2 콘택 중 상기 다수의 제 1 콘택의 양측단 가장자리 인접 부분에 형성된 콘택들은 상기 다수의 제 1 콘택의 양측단 가장자리 인접 부분 외에 형성된 콘택들에 비해 형성 밀도가 낮은 것을 특징으로 한다.
상기 구성에서, 상기 다수의 제 2 콘택은 상기 다수의 제 1 콘택의 양측단 가장자리 인접 부분을 제외한 나머지 부분에서 동일한 형성 밀도를 가진 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 4는 본 발명의 일 실시예에 따른 ESD 보호부의 부분 배치도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 ESD 보호부는 도 1에 도시된 ESD 보호부와 동일하게 전원전압 라인과 접지전압 라인 사이에 직렬 연결된 두 개의 다이오드로 구성되며, 각각의 다이오드는 다음과 같은 구조로 이루어진다.
본 발명의 일 실시예에 따른 ESD 보호부에 구비된 다이오드는 각각 P형 기판(401), P형 기판(401)에 형성된 N형 웰(402), N형 웰(402)에 바(bar) 형상으로 형성된 P+ 영역(403), N형 웰(402)에 형성되어 P+ 영역(403)을 에워싸는 분리 영역(404), N형 웰(402)에 형성되어 분리 영역(404)을 에워싸는 N+ 영역(405), P+ 영역(403)상에 바 형상을 따라 서로 등간격으로 이격되어 형성된 다수의 콘택(406), 및 N+ 영역(405)상에 분리 영역(404)을 감싸도록 형성된 다수의 콘택(407)을 포함한다.
여기서, N+ 영역(405)상에 형성된 다수의 콘택(407)은 P+ 영역(403)상에 형성된 다수의 콘택(406)과 수직 방향으로 대응되어 배치된 다수의 래치업 방지용 콘택(407)과, P+ 영역(403)의 바 형상을 따라 길이 방향으로 서로 등간격 이격되어 형성된 다수의 콘택(407)을 포함한다. 그리고, 다수의 N+ 영역의 콘택(407) 중 다수의 P+ 영역의 콘택(406)의 양측단 가장자리 인접 부분에 형성된 콘택(407)들은 다수의 P+ 영역의 콘택(406)의 양측단 가장자리 인접 부분 외에 형성된 콘택(407)들에 비해 상대적으로 낮은 형성 밀도를 가진다.
이러한 구조로 이루어진 본 발명의 일 실시예에 따른 다이오드는 정전기 발생시, P+ 영역(403)상에 형성된 콘택(406)들 중 양측단에 있는 콘택(406)을 통해 흐르는 정전기 전류가 종래에 비해 대폭 감소한다.
이를 상세히 살펴보면, P+ 영역(403)의 바 형상을 따라 길이 방향으로 서로 등간격 이격되어 형성된 다수의 N+ 영역상의 콘택(407)은 P+ 영역(403)상의 다수의 콘택(406) 보다 적은 수로 형성된다. 즉, N+ 영역(405)상에 형성된 다수의 콘택(407)은 도면상에 표시된 점선 부분(408)을 제외한 나머지 부분에 서로 등간격으로 이격되어 형성된다.
따라서, 본 발명의 일 실시예에 따른 다이오드는 P+ 영역(403)상에 형성된 다수의 콘택(406) 중 양측단에 위치한 콘택(406)들의 인접 부분에 점선 부분(408)만큼 N+ 영역의 콘택(406) 수를 줄임으로써, 양측단에 위치한 콘택(406)들로 흐르는 정전기 전류를 줄이는 효과가 있다. 다시 말해, P+ 영역(403)상에 형성된 다수의 콘택(406) 중 양측단에 위치한 콘택(406) 주변에는 래치업 방지용 N+ 영역의 콘택(407)들만이 인접해 있다. 이에 따라, 본 발명의 일 실시예에 따른 다이오드는 정전기 발생시, P+ 영역(403)상에 형성된 다수의 콘택(406) 중 양측단에 위치한 콘택(406)으로 흐르는 정전기 전류를 감소시켜, ESD 보호 성능을 향상시키는 효과가 있다.
참고로, 도 4에 도시된 ESD 보호부의 다이오드는 도 1에 도시된 ESD 보호부(110)의 다이오드(110a)의 구성을 나타낸다. 그리고, 도시하지는 않았지만, ESD 보호부(110)의 다이오드(110b)는 다이오드(110a)와 달리, N형 웰(402)이 P형 웰, P+ 영역(403)이 N+ 영역, N+ 영역(405)이 P+ 영역으로 형성되어, 다이오드(110a)와 동일한 효과를 발생시킨다.
도 5는 본 발명의 다른 실시예에 따른 ESD 보호부의 부분 배치도이고, 도 6 은 본 발명의 또 다른 실시예에 따른 ESD 보호부의 부분 배치도이다.
도시한 바와 같이, 도 5 및 도 6에 도시된 ESD 보호부의 다이오드는 N+ 영역의 콘택을 제외하고 도 4에 도시된 ESD 보호부의 다이오드와 동일한 구조를 가진다. 즉, 도 5 및 도 6에서는 도 4에 도시된 ESD 보호부와 달리, 도 5의 점선 부분(508)과 도 6의 점선 부분(608)에 콘택(507) 및 콘택(607)을 각각 선택적으로 형성할 수 있다는 것을 보여준다. 즉, 도 5에 도시된 ESD 보호부의 다이오드는 점선 부분(508)에서, P+ 영역(503)상에 형성된 다수의 콘택(506) 중 양측단에 위치한 콘택(506)과 평행하게 대응되는 부분을 제외한 나머지 부분에 콘택(507)을 형성한다. 또한, 도 6에 도시된 ESD 보호부의 다이오드는 점선 부분(608)에서, P+ 영역(603)상에 형성된 다수의 콘택(606) 중 양측단에 위치한 콘택(606)과 평행하게 대응되는 부분에 콘택(607)을 형성한다.
참고로, 도 5 및 도 6에 도시된 ESD 보호부의 다이오드는 도 4에 도시된 ESD 보호부의 다이오드와 동일한 효과를 갖는다.
이상에서 살펴본 바와 같이, 본 발명에 따른 다이오드는 P+ 영역상에 형성된 다수의 콘택 중 양측단에 위치한 콘택들과의 인접 부분에 N+ 영역의 콘택 수를 줄임으로써, P+ 영역상에 형성된 다수의 콘택 중 양측단에 위치한 콘택들이 정전기 전류로 인하여 파괴는 것을 막는 효과가 있다. 즉, 본 발명에 따른 다이오드는 정전기 발생시, P+ 영역상에 형성된 다수의 콘택 중 양측단 콘택들로 흐르는 정전기 전류를 감소시켜, 더 큰 정전기 전류에도 견딜 수 있는 효과가 있다.
아울러, 본 발명에 따른 다이오드는 반도체 회로에 사용되어, 핀 캐패시턴스 를 줄이는 효과가 있다. 여기서, 핀 캐패시턴스란 패드와 전기적으로 연결된 반도체 패키지의 외부 핀들이 각각 가지고 있는 캐패시턴스 성분을 의미하며, 이러한 핀 캐패시턴스에 의해 신호의 전달 속도 및 보전성(signal integrity)이 저하된다.
이를 상세히 살펴보면, 핀 캐패시턴스를 구성하는 주요 성분 중 하나는 ESD 보호부의 접합 캐패시턴스이다. 즉, ESD 보호부는 ESD 보호를 위해 큰 면적을 가지며, 이러한 ESD 보호부가 각 패드와 전기적으로 연결되어 핀 캐패시턴스를 늘리는 문제점이 있다.
하지만, 본 발명에 따른 ESD 보호부는 종래의 다이오드 구조와 동일한 ESD 보호 성능을 가짐과 동시에, 종래의 다이오드 구조보다 작은 면적을 갖는다. 즉, 종래에는 ESD 보호 성능을 향상시키기 위해 도 3과 같은 다이오드 구조를 사용하였으나, 도 3에 도시된 다이오드는 P+ 영역 외곽과 N+ 영역 사이의 분리 영역을 증가시킴으로써, P+ 영역이 줄어들어 면적 효율이 떨어지는 문제점이 있다. 이에 반해, 본 발명에 따른 다이오드는 P+ 영역의 콘택 수를 감소시키거나 분리 영역을 증가시키지 않는 대신, N+ 영역상에 형성된 콘택의 수를 줄임으로써, ESD 보호 성능을 향상시켰다.
따라서, 본 발명에 따른 ESD 보호부는 N+ 영역상에 형성된 콘택의 수를 줄임으로써, 종래와 동일한 면적에서 뛰어난 ESD 보호 성능을 가진다. 이에 따라, 본 발명에 따른 ESD 보호부는 종래와 동일한 ESD 보호 성능을 가짐과 동시에, 종래보다 작은 면적을 사용하여 각 패드와 접합하는 면적을 줄여줌으로써, 종래의 ESD 보호부보다 핀 캐패시턴스를 줄이는 효과가 있다.
본 발명의 상기한 바와 같은 구성에 따라, 두 개의 다이오드로 구성된 ESD 보호부에서, 각각의 다이오드의 N+ 영역상에 형성된 콘택의 수를 줄임으로써, ESD 보호 성능이 향상되는 효과가 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (4)

  1. 입/출력 패드와 전원전압 라인 사이에 연결된 제 1 다이오드와 입/출력 패드와 접지전압 라인 사이에 연결된 제 2 다이오드를 구비하는 정전기 방전 보호부에 있어서,
    상기 제 1 다이오드는,
    P형 기판;
    상기 P형 기판에 형성된 N형 웰;
    상기 N형 웰에 바(bar) 형상으로 형성된 P+ 영역;
    상기 N형 웰에 형성되어 상기 P+ 영역을 에워싸는 분리 영역;
    상기 N형 웰에 형성되어 상기 분리 영역을 에워싸는 N+ 영역;
    상기 P+ 영역상에 바 형상을 따라 서로 등간격으로 이격되어 형성된 다수의 제 1 콘택; 및
    상기 N+ 영역상에 상기 분리 영역을 감싸도록 형성된 다수의 제 2 콘택;을 포함하며,
    상기 다수의 제 2 콘택 중 상기 다수의 제 1 콘택의 양측단 가장자리 인접 부분에 형성된 콘택들은 상기 다수의 제 1 콘택의 양측단 가장자리 인접 부분 외에 형성된 콘택들에 비해 형성 밀도가 낮은 것을 특징으로 정전기 방전 보호부.
  2. 제 1 항에 있어서,
    상기 다수의 제 2 콘택은 상기 다수의 제 1 콘택의 양측단 가장자리 인접 부분을 제외한 나머지 부분에서 동일한 형성 밀도를 가진 것을 특징으로 하는 정전기 방전 보호부.
  3. 입/출력 패드와 전원전압 라인 사이에 연결된 제 1 다이오드와 입/출력 패드와 접지전압 라인 사이에 연결된 제 2 다이오드를 구비하는 정전기 방전 보호부에 있어서,
    상기 제 2 다이오드는,
    P형 기판;
    상기 P형 기판에 형성된 P형 웰;
    상기 P형 웰에 바(bar) 형상으로 형성된 N+ 영역;
    상기 P형 웰에 형성되어 상기 N+ 영역을 에워싸는 분리 영역;
    상기 P형 웰에 형성되어 상기 분리 영역을 에워싸는 P+ 영역;
    상기 N+ 영역상에 바 형상을 따라 서로 등간격으로 이격되어 형성된 다수의 제 1 콘택; 및
    상기 P+ 영역상에 상기 분리 영역을 감싸도록 형성된 다수의 제 2 콘택;을 포함하며,
    상기 다수의 제 2 콘택 중 상기 다수의 제 1 콘택의 양측단 가장자리 인접 부분에 형성된 콘택들은 상기 다수의 제 1 콘택의 양측단 가장자리 인접 부분 외에 형성된 콘택들에 비해 형성 밀도가 낮은 것을 특징으로 정전기 방전 보호부.
  4. 제 3 항에 있어서,
    상기 다수의 제 2 콘택은 상기 다수의 제 1 콘택의 양측단 가장자리 인접 부분을 제외한 나머지 부분에서 동일한 형성 밀도를 가진 것을 특징으로 하는 정전기 방전 보호부.
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* Cited by examiner, † Cited by third party
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