CN113311624A - 一种阵列基板及显示面板 - Google Patents

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杨光
陈亚妮
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TCL Huaxing Photoelectric Technology Co Ltd
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Abstract

本申请提供一种阵列基板及显示面板。阵列基板包括多条扫描线、多条数据线、位于所述多条数据线上方的多条无黑矩阵的数据线以及由所述扫描线、所述数据线交叉限定出的多个子像素；每一所述子像素分为主像素区域和副像素区域，对应每一行所述子像素分别设置一条扫描线，所述扫描线介于所述主像素区域和所述副像素区域之间；所述主像素区域包括第一薄膜晶体管、主区存储电容以及主区液晶电容，所述副像素区域包括第二薄膜晶体管、第三薄膜晶体管、副区存储电容以及副区液晶电容；其中，所述第三薄膜晶体管的漏极与所述无黑矩阵的数据线连接，从而使得像素开口率增加，同时省去了预设电极，能有效降低像素不良发生概率。

Description

一种阵列基板及显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板及显示面板。
背景技术
在3T像素单元结构中，像素单元分为主像素区域(Main Pixel)和副像素区域(SubPixel)，在现有技术中，通过主像素区域和副像素区域的液晶倒向程度不同改善视角问题。
主像素区域由第一薄膜晶体管(Thin Film Transistor，TFT)驱动，副像素区域由第二薄膜晶体管和用于拉低副像素区域电压的第三薄膜晶体管共同驱动。其中，主像素区域中第一薄膜晶体管的栅极与相应的扫描线Gate连接，第一薄膜晶体管的源极与相应的数据线Data连接，第一薄膜晶体管的漏极与主像素电极连接；副像素区域中第二薄膜晶体管的栅极与对应的所述扫描线连接，第二薄膜晶体管的源极与数据线连接，第二薄膜晶体管的漏极与从像素电极连接，第三薄膜晶体管的栅极与所述相应的扫描线连接，第三薄膜晶体管的源极与第二薄膜晶体管的漏极连接，第三薄膜晶体管的漏极与预设电极(sharebar)电极连接。
然而，此像素设计通过第三薄膜晶体管的漏极与预设电极(sharebar)电极连接，预设电极在像素电极(ITO)trunk下部，预设电极与像素电极对位不良会降低像素穿透率，同时，预设电极与下方公共电极金属之间的异物可能会导致淡线不良，造成生产良率下降。
发明内容
本申请提供了一种阵列基板及显示面板，用以增加像素开口率、透过率。
为实现上述功能，本申请提供的技术方案如下：
一种阵列基板，包括多条沿水平方向延伸的扫描线、多条沿竖直方向延伸的数据线、位于所述多条数据线上方的多条无黑矩阵的数据线以及由所述扫描线、所述数据线交叉限定出的多个子像素；
每一所述子像素分为主像素区域和副像素区域，对应每一行所述子像素分别设置一条扫描线，所述扫描线介于所述主像素区域和所述副像素区域之间；
所述子像素的主像素区域包括第一薄膜晶体管、主区存储电容以及主区液晶电容，所述子像素的副像素区域包括第二薄膜晶体管、第三薄膜晶体管、副区存储电容以及副区液晶电容；
其中，所述第三薄膜晶体管的漏极与所述无黑矩阵的数据线连接。
在本申请的阵列基板中，所述阵列基板包括：
衬底基板；
第一金属层，位于所述衬底基板上，所述第一金属层包括所述扫描线、所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极以及所述第三薄膜晶体管的栅极；
第二金属层，位于所述第一金属层远离所述衬底基板的一侧，所述第二金属层包括数据线、所述第一薄膜晶体管的源极和漏极、所述第二薄膜晶体管的源极和漏极以及所述第三薄膜晶体管的源极和漏极；
透明电极层，位于所述第二金属层远离所述第一金属层的一侧，所述透明电极层包括间隔设置的像素电极和所述无黑矩阵的数据线，所述像素电极包括对应所述子像素的主像素区域设置的主区像素电极和对应所述子像素的副像素区域设置的副区像素电极。
在本申请的阵列基板中，所述阵列基板还包括位于所述第一金属层和所述第二金属层之间的绝缘层和有源层、位于所述第二金属层和所述透明电极层之间的钝化层；其中，所述钝化层上开设有通孔，所述无黑矩阵的数据线通过所述通孔与所述第三薄膜晶体管T3的漏极相连接。
在本申请的阵列基板中，所述第三薄膜晶体管的栅极与对应的所述扫描线电连接，所述第三薄膜晶体管的源极与所述第二薄膜晶体管的漏极电连接。
在本申请的阵列基板中，所述第一薄膜晶体管的栅极与对应的所述扫描线电连接，所述第一薄膜晶体管的源极与对应的所述数据线电连接，所述第一薄膜晶体管的漏极与所述主区液晶电容的第一极板和所述主区存储电容的第一极板电连接。
在本申请的阵列基板中，所述主区存储电容的第二极板与所述主区像素电极电连接，所述主液晶电容的第二极板与所述公共电极电连接。
在本申请的阵列基板中，所述第二薄膜晶体管的栅极与对应的所述扫描线电连接，所述第二薄膜晶体管的源极与对应的所述数据线电连接，所述第二薄膜晶体管的漏极与所述副区液晶电容的第一极板和所述副区存储电容的第一极板电连接。
在本申请的阵列基板中，所述副区存储电容的第二极板与所述副区像素电极电连接，所述副区液晶电容的第二极板与所述公共电极电连接。
在本申请的阵列基板中，所述无黑矩阵的数据线包括第一部分和第二部分，所述第一部分与所述数据线平行，所述第二部分设置在对应的所述子像素的开口区域；其中，所述第一部分的投影与对应的所述数据线重叠，所述第二部分的投影与对应的所述扫描线部分重叠。
本申请提供了一种显示面板，包括上述任一所述的阵列基板。
本申请的有益效果：本申请通过将现有3T像素单元设计中的预设电极省略，将用于拉低所述子像素的副像素区域电压的第三薄膜晶体管的漏极与无黑矩阵的数据线连接，增大像素开口率、透过率；同时实现了降低副像素区域的电压，改善大视角色偏的功能；并且由于省略了预设电极，避免了预设电极与公共电极金属之间的异物可能会导致淡线不良，造成生产良率下降的现象，从而提高了3T像素单元结构设计的电性稳定性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有阵列基板的子像素的等效电路示意图；
图2为本申请实施例所提供的阵列基板的子像素的俯视图；
图3为图2在位置A处的剖视图；
图4为本申请实施例所提供的阵列基板的子像素的等效电路示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。
请参阅图1，现有阵列基板的子像素的等效电路示意图。
现有技术中，子像素分为主像素区域100和副像素区域200，主像素区域100 由第一薄膜晶体管T1驱动，副像素区域由第二薄膜晶体管T2和第三薄膜晶体管 T3共同驱动；其中，所述主像素区域100中的所述第一薄膜晶体管T1的栅极与相应的扫描线Gate连接，所述第一薄膜晶体管T1的源极与相应的数据线Data连接，所述第一薄膜晶体管T1的漏极与主区液晶电容Clc-main的第一极板和主区存储电容Cst-main的第一极板连接；所述副像素区域200中的所述第二薄膜晶体管T2 的栅极与对应的扫描线Gate连接，所述第二薄膜晶体管T2的源极与数据线Data 连接，所述第二薄膜晶体管T2的漏极与副区液晶电容Clc-sub的第一极板和副区存储电容Cst-sub的第一极板连接，所述第三薄膜晶体管T3的栅极与所述相应的扫描线Gate连接，所述第三薄膜晶体管T3的源极与第二薄膜晶体管T2的漏极连接，所述第三薄膜晶体管T3的漏极与预设电极(sharebar)电极连接。
然而，此像素设计中预设电极(sharebar)在像素电极(ITO)trunk下部，预设电极(sharebar)与像素电极对位不良会降低像素穿透率，同时，预设电极与下方公共电极金属之间的异物可能会导致淡线不良，造成生产良率下降。基于此，本申请提供了一种阵列基板及显示面板，用以解决上述问题。
本申请实施例提供一种阵列基板及显示面板。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
请参阅图2、图3以及图4，本申请提供一阵列基板，所述阵列基板包括多条沿水平方向延伸的扫描线80、多条沿竖直方向延伸的数据线53、位于所述多条数据线53上方的多条无黑矩阵的数据线(Data Line BM Less，DBS)71以及由所述扫描线80、所述数据线53交叉限定出的多个子像素。
每一所述子像素分为主像素区域100和副像素区域200，对应每一行所述子像素分别设置一条扫描线80，所述扫描线80介于所述主像素区域100和所述副像素区域200之间。
所述子像素的主像素区域100包括第一薄膜晶体管T1、主区存储电容 Cst-main以及主区液晶电容Clc-main，所述子像素的副像素区域200包括第二薄膜晶体管T2、第三薄膜晶体管T3、副区存储电容Cst-sub以及副区液晶电容 Clc-sub。
其中，所述第三薄膜晶体管T3的漏极52与所述无黑矩阵的数据线71连接。
本申请通过将所述第三薄膜晶体管T3的漏极52与所述无黑矩阵的数据线 71连接，使得像素开口率增加，同时，本申请相对于现有像素结构设计省略了一预设电极，避免了所述预设电极与公共电极金属之间的异物可能会导致淡线不良，造成生产良率下降的现象。
现结合具体实施例对本申请的技术方案进行描述。
实施例一
请参阅图2，本申请实施例所提供的阵列基板的子像素的俯视图。
本实施例提供一阵列基板，所述阵列基板包括多条沿水平方向延伸的扫描线80、多条沿竖直方向延伸的数据线53、位于所述多条数据线53上方的多条无黑矩阵的数据线71以及由所述扫描线80、所述数据线53交叉限定出的多个子像素。
每一所述子像素分为主像素区域100和副像素区域200，对应每一行所述子像素分别设置一条扫描线80，所述扫描线80介于所述主像素区域100和所述副像素区域200之间。
所述子像素的主像素区域100包括第一薄膜晶体管T1、主区存储电容 Cst-main以及主区液晶电容Clc-main，所述子像素的副像素区域200包括第二薄膜晶体管T2、第三薄膜晶体管T3、副区存储电容Cst-sub以及副区液晶电容Clc-sub。
在本实施例中，所述无黑矩阵的数据线71的长度大于所述数据线53的长度，所述无黑矩阵的数据线71包括第一部分711和第二部分712，所述第一部分711与所述数据线53平行，所述第二部分712设置在对应的所述子像素的开口区域。
其中，所述无黑矩阵的数据线71的所述第一部分711的投影与对应的所述数据线53重叠；所述无黑矩阵的数据线710的所述第二部分712的投影与对应的所述扫描线80部分重叠。
可以理解的是，所述无黑矩阵的数据线71包括第一部分711和第二部分712 仅用作举例说明，本实施例对此不做具体限制。
请结合图3，在本实施例中，所述阵列基板包括衬底基板10；第一金属层 20，位于所述衬底基板10上，所述第一金属层20包括所述扫描线(图中未标识)、所述第一薄膜晶体管T1的栅极(图中未标识)、所述第二薄膜晶体管 T2的栅极(图中未标识)以及所述第三薄膜晶体管T3的栅极21；第二金属层 50，位于所述第一金属层20远离所述衬底基板10的一侧，所述第二金属层50 包括数据线(图中未标识)、所述第一薄膜晶体管T1的源极和漏极(图中未标识)、所述第二薄膜晶体管T2的源极和漏极(图中未标识)以及所述第三薄膜晶体管T3的源极51和漏极52；透明电极层70，位于所述第二金属层50远离所述第一金属层的一侧，所述透明电极层70包括间隔设置的像素电极(图中未标识)和无黑矩阵的数据线71，所述像素电极包括对应所述子像素的主像素区域100设置的主区像素电极(图中未标识)和对应所述子像素的副像素区域200 设置的副区像素电极(图中未标识)。
具体的，在本实施例中，所述阵列基板还包括位于所述第一金属层20和所述第二金属层50之间的绝缘层30和有源层40、位于所述第二金属层50和所述透明电极层70之间的钝化层60；其中，所述钝化层60开设有通孔61，所述通孔61位于所述第三薄膜晶体管T3的漏极52的上方，所述无黑矩阵的数据线71 通过所述通孔61与所述第三薄膜晶体管T3的漏极52相连接。本实施例通过将所述第三薄膜晶体管T3的漏极52与所述无黑矩阵的数据线71连接，使得像素开口率、透过率增大。
请参阅图4，本申请实施例所提供的阵列基板的子像素的等效电路示意图。
在本实施例中，所述子像素的主像素区域100中，所述第一薄膜晶体管T1 的栅极与对应的所述扫描线Gate电连接，所述第一薄膜晶体管T1的源极与对应的所述数据线Data电连接，所述第一薄膜晶体管T1的漏极与所述主区液晶电容Clc-main的第一极板和所述主区存储电容Cst-main的第一极板电连接，其中，子像素的主像素区域100的像素电极与第一公共电极和第二公共电极之间分别形成所述主区液晶电容Clc-main和所述主区存储电容Cst-main。
具体的，所述主区存储电容Cst-main的第二极板与所述主区像素电极电连接，所述主液晶电容Clc-main的第二极板与所述公共电极电连接。
在本实施例中，所述子像素的副像素区域200中，所述第二薄膜晶体管T2 的栅极与对应的所述扫描线Gate连接，所述第二薄膜晶体管T2的源极与对应的所述数据线Data连接，第二薄膜晶体管T2的漏极与所述副区液晶电容Clc-sub 的第一极板和所述副区存储电容Cst-sub的第一极板连接，其中，所述子像素的副像素区域200的像素电极与第一公共电极和第二公共电极之间分别形成主区液晶电容Clc-main和主区存储电容Cst-main。
具体的，所述副区存储电容Cst-sub的第二极板与所述副区像素电极电连接，所述副区液晶电容Clc-sub的第二极板与所述公共电极电连接。
在本实施例中，所述第三薄膜晶体管T3的栅极与所述相应的所述扫描线 Gate连接，所述第三薄膜晶体管T3的源极与第二薄膜晶体管T2的漏极连接，所述第三薄膜晶体管T3的漏极52与所述无黑矩阵的数据线71连接。
本实施例通过将现有3T像素单元设计中的预设电极省略，将用于拉低所述子像素的副像素区域200电压的第三薄膜晶体管T3的漏极与无黑矩阵的数据线 71连接，增大像素开口率、透过率；同时实现了降低副像素区域的电压，改善大视角色偏的功能；并且由于省略了预设电极，避免了预设电极与公共电极金属之间的异物可能会导致淡线不良，造成生产良率下降的现象，从而提高了3T 像素单元结构设计的电性稳定性。
实施例二
本实施例还提供一种显示面板，包括如任一项所述的阵列基板。
其中，所述阵列基板已经在上述实施例中进行了详细的说明，在此不在重复说明。
本申请提供一种阵列基板及显示面板。阵列基板包括多条扫描线、多条数据线、位于所述多条数据线上方的多条无黑矩阵的数据线以及由所述扫描线、所述数据线交叉限定出的多个子像素；每一所述子像素分为主像素区域和副像素区域，对应每一行所述子像素分别设置一条扫描线，所述扫描线介于所述主像素区域和所述副像素区域之间；所述主像素区域包括第一薄膜晶体管、主区存储电容以及主区液晶电容，所述副像素区域包括第二薄膜晶体管、第三薄膜晶体管、副区存储电容以及副区液晶电容；其中，所述第三薄膜晶体管的漏极与所述无黑矩阵的数据线连接。
本申请通过将第三薄膜晶体管的漏极与所述无黑矩阵的数据线(DBS)电极线连接，使得像素开口率增加，同时省去了预设电极，能有效降低像素不良发生概率。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种阵列基板及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种阵列基板，其特征在于，所述阵列基板包括多条沿水平方向延伸的扫描线、多条沿竖直方向延伸的数据线、位于所述多条数据线上方的多条无黑矩阵的数据线以及由所述扫描线、所述数据线交叉限定出的多个子像素；
每一所述子像素分为主像素区域和副像素区域，对应每一行所述子像素分别设置一条扫描线，所述扫描线介于所述主像素区域和所述副像素区域之间
所述子像素的主像素区域包括第一薄膜晶体管、主区存储电容以及主区液晶电容，所述子像素的副像素区域包括第二薄膜晶体管、第三薄膜晶体管、副区存储电容以及副区液晶电容；
其中，所述第三薄膜晶体管的漏极与所述无黑矩阵的数据线连接。
2.如权利要求1所述的阵列基板，其特征在于，所述阵列基板包括：
衬底基板；
第一金属层，位于所述衬底基板上，所述第一金属层包括所述扫描线、所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极以及所述第三薄膜晶体管的栅极；
第二金属层，位于所述第一金属层远离所述衬底基板的一侧，所述第二金属层包括所述数据线、所述第一薄膜晶体管的源极和漏极、所述第二薄膜晶体管的源极和漏极以及所述第三薄膜晶体管的源极和漏极；
透明电极层，位于所述第二金属层远离所述第一金属层的一侧，所述透明电极层包括间隔设置的像素电极和所述无黑矩阵的数据线，所述像素电极包括对应所述子像素的主像素区域设置的主区像素电极和对应所述子像素的副像素区域设置的副区像素电极。
3.如权利要求2所述的阵列基板，其特征在于，所述阵列基板还包括位于所述第一金属层和所述第二金属层之间的绝缘层和有源层、位于所述第二金属层和所述透明电极层之间的钝化层；其中，所述钝化层上开设有通孔，所述无黑矩阵的数据线通过所述通孔与所述第三薄膜晶体管T3的漏极相连接。
4.如权利要求3所述的阵列基板，其特征在于，所述第三薄膜晶体管的栅极与对应的所述扫描线电连接，所述第三薄膜晶体管的源极与所述第二薄膜晶体管的漏极电连接。
5.如权利要求2所述的阵列基板，其特征在于，所述第一薄膜晶体管的栅极与对应的所述扫描线电连接，所述第一薄膜晶体管的源极与对应的所述数据线电连接，所述第一薄膜晶体管的漏极与所述主区液晶电容的第一极板和所述主区存储电容的第一极板电连接。
6.如权利要求5所述的阵列基板，其特征在于，所述主区存储电容的第二极板与所述主区像素电极电连接，所述主液晶电容的第二极板与所述公共电极电连接。
7.如权利要求2所述的阵列基板，其特征在于，所述第二薄膜晶体管的栅极与对应的所述扫描线电连接，所述第二薄膜晶体管的源极与对应的所述数据线电连接，所述第二薄膜晶体管的漏极与所述副区液晶电容的第一极板和所述副区存储电容的第一极板电连接。
8.如权利要求7所述的阵列基板，其特征在于，所述副区存储电容的第二极板与所述副区像素电极电连接，所述副区液晶电容的第二极板与所述公共电极电连接。
9.如权利要求1所述的阵列基板，其特征在于，所述无黑矩阵的数据线包括第一部分和第二部分，所述第一部分与所述数据线平行，所述第二部分设置在对应的所述子像素的开口区域；其中，所述第一部分的投影与对应的所述数据线重叠，所述第二部分的投影与对应的所述扫描线部分重叠。
10.一种显示面板，其特征在于，包括如权利要求1至9任一项所述的阵列基板。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114002884A (zh) * 2021-09-30 2022-02-01 惠科股份有限公司 阵列基板、显示面板及显示器
CN114114768A (zh) * 2021-12-07 2022-03-01 深圳市华星光电半导体显示技术有限公司 像素、阵列基板和显示装置
CN114236925A (zh) * 2021-12-14 2022-03-25 苏州华星光电技术有限公司 阵列基板及液晶显示面板
CN114236924A (zh) * 2021-12-14 2022-03-25 Tcl华星光电技术有限公司 显示面板及移动终端
CN114265249A (zh) * 2021-12-16 2022-04-01 Tcl华星光电技术有限公司 一种阵列基板及显示终端
CN114509903A (zh) * 2022-02-10 2022-05-17 武汉华星光电技术有限公司 显示面板
CN114755865A (zh) * 2022-04-19 2022-07-15 深圳市华星光电半导体显示技术有限公司 显示面板及显示装置
CN115145082A (zh) * 2022-07-18 2022-10-04 滁州惠科光电科技有限公司 像素结构、阵列基板及显示面板
CN116413962A (zh) * 2023-06-09 2023-07-11 深圳市华星光电半导体显示技术有限公司 液晶显示面板及其制备方法、液晶显示装置
WO2023206295A1 (zh) * 2022-04-28 2023-11-02 京东方科技集团股份有限公司 阵列基板及其制作方法、液晶显示面板和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106950768A (zh) * 2017-03-03 2017-07-14 深圳市华星光电技术有限公司 像素单元及其驱动方法
CN107065350A (zh) * 2017-04-10 2017-08-18 深圳市华星光电技术有限公司 八畴3t像素结构
CN109298574A (zh) * 2018-11-20 2019-02-01 深圳市华星光电技术有限公司 一种阵列基板和显示面板
CN111208688A (zh) * 2020-02-27 2020-05-29 深圳市华星光电半导体显示技术有限公司 阵列基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106950768A (zh) * 2017-03-03 2017-07-14 深圳市华星光电技术有限公司 像素单元及其驱动方法
CN107065350A (zh) * 2017-04-10 2017-08-18 深圳市华星光电技术有限公司 八畴3t像素结构
CN109298574A (zh) * 2018-11-20 2019-02-01 深圳市华星光电技术有限公司 一种阵列基板和显示面板
CN111208688A (zh) * 2020-02-27 2020-05-29 深圳市华星光电半导体显示技术有限公司 阵列基板

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114002884B (zh) * 2021-09-30 2022-10-21 惠科股份有限公司 阵列基板、显示面板及显示器
CN114002884A (zh) * 2021-09-30 2022-02-01 惠科股份有限公司 阵列基板、显示面板及显示器
CN114114768A (zh) * 2021-12-07 2022-03-01 深圳市华星光电半导体显示技术有限公司 像素、阵列基板和显示装置
CN114114768B (zh) * 2021-12-07 2023-06-30 深圳市华星光电半导体显示技术有限公司 像素、阵列基板和显示装置
CN114236925A (zh) * 2021-12-14 2022-03-25 苏州华星光电技术有限公司 阵列基板及液晶显示面板
CN114236924A (zh) * 2021-12-14 2022-03-25 Tcl华星光电技术有限公司 显示面板及移动终端
CN114265249A (zh) * 2021-12-16 2022-04-01 Tcl华星光电技术有限公司 一种阵列基板及显示终端
CN114265249B (zh) * 2021-12-16 2023-06-02 Tcl华星光电技术有限公司 一种阵列基板及显示终端
WO2023108738A1 (zh) * 2021-12-16 2023-06-22 Tcl华星光电技术有限公司 一种阵列基板及显示终端
CN114509903A (zh) * 2022-02-10 2022-05-17 武汉华星光电技术有限公司 显示面板
WO2023151107A1 (zh) * 2022-02-10 2023-08-17 武汉华星光电技术有限公司 显示面板
CN114509903B (zh) * 2022-02-10 2024-02-13 武汉华星光电技术有限公司 显示面板
CN114755865A (zh) * 2022-04-19 2022-07-15 深圳市华星光电半导体显示技术有限公司 显示面板及显示装置
WO2023206295A1 (zh) * 2022-04-28 2023-11-02 京东方科技集团股份有限公司 阵列基板及其制作方法、液晶显示面板和显示装置
CN115145082A (zh) * 2022-07-18 2022-10-04 滁州惠科光电科技有限公司 像素结构、阵列基板及显示面板
CN116413962A (zh) * 2023-06-09 2023-07-11 深圳市华星光电半导体显示技术有限公司 液晶显示面板及其制备方法、液晶显示装置
CN116413962B (zh) * 2023-06-09 2023-10-13 深圳市华星光电半导体显示技术有限公司 液晶显示面板及其制备方法、液晶显示装置

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