CN113228308A - 双面发光led芯片 - Google Patents
双面发光led芯片 Download PDFInfo
- Publication number
- CN113228308A CN113228308A CN201980087439.3A CN201980087439A CN113228308A CN 113228308 A CN113228308 A CN 113228308A CN 201980087439 A CN201980087439 A CN 201980087439A CN 113228308 A CN113228308 A CN 113228308A
- Authority
- CN
- China
- Prior art keywords
- layer
- led chip
- ohmic contact
- forming
- junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 claims abstract description 20
- 230000000694 effects Effects 0.000 claims abstract description 15
- 238000005401 electroluminescence Methods 0.000 claims abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims description 68
- 239000002184 metal Substances 0.000 claims description 68
- 239000000463 material Substances 0.000 claims description 43
- 238000007747 plating Methods 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 30
- 229920002120 photoresistant polymer Polymers 0.000 claims description 28
- 238000009413 insulation Methods 0.000 claims description 20
- 239000010408 film Substances 0.000 claims description 11
- 101150075118 sub1 gene Proteins 0.000 claims description 10
- 239000003566 sealing material Substances 0.000 claims description 8
- 238000005520 cutting process Methods 0.000 claims description 4
- 239000010409 thin film Substances 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 230000009977 dual effect Effects 0.000 claims 12
- 238000010030 laminating Methods 0.000 claims 6
- 238000009713 electroplating Methods 0.000 claims 3
- 238000010923 batch production Methods 0.000 abstract description 3
- 238000012858 packaging process Methods 0.000 abstract description 3
- 239000010931 gold Substances 0.000 description 34
- 229910052737 gold Inorganic materials 0.000 description 32
- 238000005538 encapsulation Methods 0.000 description 29
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 26
- 239000000853 adhesive Substances 0.000 description 9
- 230000001070 adhesive effect Effects 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- 238000009616 inductively coupled plasma Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- -1 Ti/Ag Chemical class 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000003574 free electron Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000005022 packaging material Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910001260 Pt alloy Inorganic materials 0.000 description 1
- NPXOKRUENSOPAO-UHFFFAOYSA-N Raney nickel Chemical compound [Al].[Ni] NPXOKRUENSOPAO-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
- H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
- H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
- H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
- H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
- H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
- H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
- H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
- H01L33/387—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape with a plurality of electrode regions in direct contact with the semiconductor body and being electrically interconnected by another electrode layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/58—Optical field-shaping elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0016—Processes relating to electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0025—Processes relating to coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0033—Processes relating to semiconductor body packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0033—Processes relating to semiconductor body packages
- H01L2933/005—Processes relating to semiconductor body packages relating to encapsulations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0033—Processes relating to semiconductor body packages
- H01L2933/0058—Processes relating to semiconductor body packages relating to optical field-shaping elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0033—Processes relating to semiconductor body packages
- H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0083—Periodic patterns for optical field-shaping in or on the semiconductor body or semiconductor body package, e.g. photonic bandgap structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/0004—Devices characterised by their operation
- H01L33/0008—Devices characterised by their operation having p-n or hi-lo junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0093—Wafer bonding; Removal of the growth substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/26—Materials of the light emitting region
- H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
- H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
- H01L33/40—Materials therefor
- H01L33/405—Reflective materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/52—Encapsulations
- H01L33/56—Materials, e.g. epoxy or silicone resin
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Led Devices (AREA)
- Led Device Packages (AREA)
Abstract
本发明提供一种双面发光LED芯片,其为向P‑N结的上侧和下侧分别进行发光的双面发光LED芯片,且为利用包括P层和设置在上述P层下方的N层的P‑N结的电致发光效应的LED芯片,上述双面发光LED芯片的特征在于,向上述P层的上侧方向和上述N层的下侧方向分别进行发光。根据本发明,可以作为单一芯片适用于需要双面发光的领域,能够实现适用设备的小型化,提高功率效率,具有降低制造成本的效果。并且,根据本发明制造的双面发光LED芯片可以通过批量工艺制造,因此不需要单独的封装工序。并且,根据本发明的双面发光LED芯片通过减少LED产生的光的全内反射来具有提高光效率的效果。
Description
技术领域
本发明涉及一种双面发光的LED芯片,更具体而言,涉及作为单一LED芯片向上侧和下侧分别进行发光的双面发光LED芯片。
背景技术
现有的LED芯片以P-N结合面为基准仅在一个方向上发光。因此,为了通过使用现有LED芯片从双面发光,必须在各个表面分别安装LED芯片,在这种情况下,存在厚度变厚的问题、严重的功耗问题以及制造成本增加的问题。
(现有技术文献)
(专利文献)
现有技术文献1:韩国公开专利号10-2012-0040972(公开日:2012年4月30日)
现有技术文献2:韩国授权专利号10-1342418(授权日:2013年12月11日)
发明内容
技术问题
本发明的技术课题在于提供双面发光的LED芯片的结构。
本发明的另一技术课题在于提供上述双面发光LED芯片的制造方法。
解决问题的方案
为了解决上述技术课题,本发明提供一种双面发光LED芯片,其为利用包括P层和设置在上述P层下方的N层的P-N结的电致发光效应的LED芯片,上述双面发光LED芯片的特征在于,向上述P层的上侧方向和上述N层的下侧方向分别进行发光。
发明的效果
根据本发明,可以作为单一芯片适用于需要双面发光的领域,能够实现适用设备的小型化,提高功率效率,具有降低制造成本的效果。
并且,根据本发明制造的双面发光LED芯片可以通过批量工艺制造,因此不需要单独的封装工序。
并且,根据本发明的双面发光LED芯片通过减少LED产生的光的全内反射来具有提高光效率的效果。
附图说明
图1为示出根据本发明的第一实施例的双面发光LED芯片的立体图。
图2为示出根据本发明的第一实施例的双面发光LED芯片的截面图。
图3为示出将根据本发明的第一实施例的双面发光LED芯片分离并垂直切割的形状的立体图。
图4为示出根据本发明的第一实施例的P-N结的截面图。
图5为示出根据本发明的第一实施例的P向发光部的截面图。
图6为示出根据本发明的第一实施例的N向发光部的截面图。
图7为示出根据本发明的第一实施例的N向欧姆接触电极的平面图。
图8为示出根据本发明的第一实施例的P-N结、P向发光部及N向发光部的结合关系的截面图。
图9为示出根据本发明的第一实施例的双面发光LED芯片的制造方法的流程图。
图10为示出根据本发明的第一实施例的形成P-N结的第一步骤的截面图。
图11为示出根据本发明的第一实施例的形成P向发光部的第二步骤的流程图。
图12为示出根据本发明的第一实施例的P向台面蚀刻步骤的截面图。
图13为示出根据本发明的第一实施例的分离蚀刻步骤的截面图。
图14为示出根据本发明的第一实施例的P向绝缘处理步骤的截面图。
图15为示出根据本发明的第一实施例的P向欧姆接触电极形成步骤的截面图。
图16为示出根据本发明的第一实施例的P向选择性镀金步骤的流程图。
图17为示出根据本发明的第一实施例的P向种子金属形成步骤的截面图。
图18为示出根据本发明的第一实施例的P向光刻胶形成步骤的截面图。
图19为示出根据本发明的第一实施例的P向镀金步骤的截面图。
图20为示出根据本发明的第一实施例的P向光刻胶除去步骤的截面图。
图21为示出根据本发明的第一实施例的P连接电极形成步骤的截面图。
图22为示出根据本发明的另一实施例的具有分支结构的P连接电极形成步骤的截面图。
图23为示出根据本发明的另一实施例的具有分支结构的P连接电极的平面图。
图24为示出根据本发明的第一实施例的P向封装材料层形成步骤的截面图。
图25为示出根据本发明的第一实施例的涂敷粘合剂且附着支撑基板的第三步骤的截面图。
图26为示出根据本发明的第一实施例的分离基板的第四步骤的截面图。
图27为示出根据本发明的第一实施例的反转芯片阵列的上下的第五步骤的截面图。
图28为示出根据本发明的第一实施例的形成N向发光部的第六步骤的流程图。
图29为示出根据本发明的第一实施例的N向台面蚀刻步骤的截面图。
图30为示出根据本发明的第一实施例的N向绝缘处理步骤的截面图。
图31为示出根据本发明的第一实施例的N向欧姆接触电极形成步骤的截面图。
图32为示出根据本发明的第一实施例的N向选择性镀金步骤的流程图。
图33为示出根据本发明的第一实施例的N向种子金属形成步骤的截面图。
图34为示出根据本发明的第一实施例的N向光刻胶形成步骤的截面图。
图35为示出根据本发明的第一实施例的N向镀金步骤的截面图。
图36为示出根据本发明的第一实施例的N向光刻胶除去步骤的截面图。
图37为示出根据本发明的第一实施例的N连接电极形成步骤的截面图。
图38为示出根据本发明的第一实施例的N向封装材料层形成步骤的截面图。
图39为示出根据本发明的第一实施例的除去粘合剂和支撑基板后的双面发光LED芯片的截面图。
图40为示出根据本发明的第二实施例的双面发光LED芯片的截面图。
图41为示出根据本发明的第二实施例的形成P向发光部的第2-1步骤的流程图。
图42为示出根据本发明的第二实施例的第二P向绝缘处理步骤的截面图。
图43为示出根据本发明的第二实施例的形成N向发光部的第6-1步骤的流程图。
图44为示出根据本发明的第二实施例的第二N向欧姆接触电极形成步骤的截面图。
具体实施方式
实施本发明的最佳方式的一种双面发光LED芯片,其为利用包括P层P和设置在上述P层P下方的N层N的P-N结10的电致发光效应的LED芯片,上述双面发光LED芯片的特征在于,向上述P层P的上侧方向和上述N层N的下侧方向分别进行发光。
对本说明书中使用的术语简略地进行说明,然后对本发明的实施例进行具体说明。虽然在本说明书中使用的术语是考虑本发明中功能从目前尽可能广泛使用的一般术语中选择出来的,但在此处使用的术语可以根据在本领域普通技术人员的意图或判例、新技术的出现等而变化。此外,在特定情况下,在本发明的描述中提及的一些术语已经由申请人任意选定,其详细含义在此处说明书的相关部分中描述。因此,所需要的是,不是通过简单的术语的名称,而是基于每个术语在其内的含义和本发明中的整个内容来定义本说明书中使用的术语。
在详细描述本发明之前,在本说明书中,“上侧”是指图中的上侧方向,“下侧”是指图中的下侧方向。
下面,通过附图对本发明的实施例进行详细说明。
图1为示出根据本发明的第一实施例的双面发光LED芯片的立体图。
根据本发明的双面发光LED芯片在上侧方向和下侧方向上分别具有发光面,并且发光面的形状可以根据设计而不同。在本实施例中,以具有方形发光面为基准进行描述。根据本发明,双面发光LED芯片从一个表面沿垂直方向通过上侧发光(Emit 1)和下侧发光(Emit 2)进行双面发光。
图2为示出根据本发明的第一实施例的双面发光LED芯片的截面图。根据本发明的双面发光LED芯片通过将P型半导体、N型半导体及电极等堆叠而成。
下面,参照图3至图9对根据本发明的第一实施例的双面发光LED芯片的结构进行详细说明。
图3为示出将根据本发明的第一实施例的双面发光LED芯片分离并垂直切割的形状的立体图。根据本发明,双面发光LED芯片包括P-N结10、P向连接部20及N向连接部30。下面,参照图4详细说明P-N结10,参照图5详细说明P向连接部20。参照图6详细说明N向连接部30。
图4为示出根据本发明的第一实施例的P-N结10的截面图。P-N结10包括P层P、有源层A及N层N,并被配置为通过电致发光效应发光。具体而言,P-N结10包括N层N、有源层A及P层P,上述N层N由N型半导体形成且具有预定的第一厚度,上述有源层A以预定的第二厚度设置在上述N层(N)的上表面上,上述P层P由P型半导体形成在上述有源层(A)的上表面且具有预定的第三厚度。
P层P是由使用空穴(hole)作为电荷传输体的P型半导体构成的层,其材料可根据目标LED芯片的光学特性而不同。在本说明书中,以P-GaN为基准进行说明。
有源层A是通过结合电子和空穴而发光的层,并且在本说明中,以由InGaN或GaN层形成的情况为基准进行描述。
N层N是由使用自由电子(free electron)作为电荷传输体的N型半导体构成的层,其材料可根据目标LED芯片的光学特性而不同。在本说明书中,以N-GaN为基准进行说明。
另一方面,在P-N结10中,与发光效果一起产生热量。因此,P-N结10可以具有台面结构(Mesa structure),通过增加各层的表面积来促进发热。在此,“台面结构”是指将各层的表面雕刻预定的深度而形成多个岛,各岛的边缘部分为垂直的悬崖或斜坡的结构。根据本发明的第一实施例,P-N结包括形成在P层表面上的P向台面结构PMS和形成在N层表面上的N向台面结构NMS。
P向台面结构PMS是从P层P的上表面雕刻至N层N的预定深度形成的台面结构,形成多个P向岛110。P方向岛110的数量可以根据设计而不同。由于P向台面结构PMS从P层P的上表面贯穿有源层A雕刻到N层N的预定深度处,因此可以有效地释放各层中产生的热量。
N向台面结构NMS是从N层N的下表面雕刻至预定深度形成的台面结构,并形成多个N向岛120。N向岛120的数量可根据设计而不同。由于N层N的厚度通常比P层P厚,因此N向台面结构NMS仅形成在N层N中。
另外,当PN结10的侧面和上述P向台面结构PMS的侧面接合到由金属形成的构件时,电荷不是通过P层P、有源层A及N层,而是通过上述构件进行移动,因此存在可能会干扰LED芯片的正常功能的问题。为了防止这种情况,可以设置P向绝缘部210和N向绝缘部220。
P向绝缘部210具有设置在P-N结10的外侧表面和上述P向台面结构PMS的外侧表面的膜状构造。二氧化硅(SiO2)或氮化硅(SiNx)可以用作P向绝缘部210的材料。
N向绝缘部分220具有与P向绝缘部210的下表面相接设置以绝缘N层N的边缘部分的膜状构造。二氧化硅(SiO2)或氮化硅(SiNx)可以用作N向绝缘部220的材料。
P向绝缘部210和N向绝缘部220被设置为彼此相接,从而具有如下效果,即,P-N结10被绝缘处理,使得仅P层P的上表面和N层N的上表面被暴露。
图5为示出根据本发明的第一实施例的P向连接部20的截面图。P向连接部20被配置为设置在P层P的上表面,将电极连接到P层P,保护P-N结10的上表面,转换P向发光色。具体而言,P向连接部20包括P向欧姆接触电极310、P连接电极610及P向封装材料层710。
P向欧姆接触电极310被配置为形成对于P层P的欧姆接触(ohmic contact)。具体而言,P向欧姆接触电极310通过在P层P的上表面和P向绝缘部210的上表面以预定厚度沉积而形成,并与各个P向岛110形成欧姆接触。可以使用氧化铟锡(Indium Tin Oxide,ITO)、镍铝合金、镍铂合金等作为根据本实施例的P向欧姆接触电极310。
P向封装材料层710被配置为保护P-N结10的上表面并转换P向发光色。具体而言,P向封装材料层710设置在P向欧姆接触电极310的上表面以转换透射光的颜色。然而,由于P连接电极610必须与P向欧姆接触电极310连接,因此P向封装材料层710设置在P向欧姆接触电极310的上表面,且形成使得P向欧姆接触电极310的上表面边缘被暴露。P向封装材料层710的材料可以为普通磷光体和硅的混合物、或硅、玻璃中磷光体(Phosphor in Glass,PIG)或远程磷光体(Remote Phosphor)。
P连接电极610被配置成连接到P向欧姆接触电极310以用作阳极(Anode)。具体而言,P连接电极围绕P向封装材料层710的侧面且连接到P向欧姆接触电极310的上表面边缘。此外,P连接电极610用作反射板以防止光通过P向封装材料层710的侧面逃逸。作为P连接电极610的材料,可以使用Ti/Ag、Ti/Al、Ti/Au、Ag、Al、Cu、Ni、Ti/Al/Ni/Au或Cr/Ni/Au等合金或金属中的一种。
另一方面,由于材料的特性,P-N结10、P向欧姆接触电极310和P向封装材料层710容易损坏,并且P连接电极610设置得较薄,因此无法起到保护P向封装材料层710的作用。为了解决这种问题,P向连接部20可以包括P向支撑金属部510。具体而言,P向支撑金属部510设置在P向绝缘部210、P向欧姆接触电极310和P连接电极610的外侧面,以保护P-N结10和P向连接部20的结构。作为P向支撑金属部510,可以使用Cu、CuW、Ni或Au等金属中的一种。
并且,为了形成P向支撑金属部510,可以设置P向种子金属410。具体而言,P向种子金属410以薄膜涂覆在P向绝缘部210和P向欧姆接触电极310的外侧面,从而可以借助通过P向种子金属410的电镀工序形成P向支撑金属部510。
图6为示出根据本发明的第一实施例的N向连接部30的截面图。N向连接部30被配置成设置在N层N的下表面,以将电极连接至N层N,保护P-N结10的下表面,转换N向发光色。具体而言,N向连接部30包括N向欧姆接触电极320、N连接电极620和N向封装材料层720。
N向欧姆接触电极320被配置为形成对于N层N的欧姆接触(ohmic contact)。具体而言,N向欧姆接触电极320通过在N层PN的下表面和N向绝缘部220的下表面以预定厚度沉积而形成,并在与各个N向岛120形成欧姆接触。另一方面,与P向欧姆接触电极310不同地,可以使用Ti/Al/Ni/Au或Cr/Ni/Au等的不透明合金材料作为N向欧姆接触电极320。因此,N向欧姆接触电极320具有N向分支结构NBS,以使N层N的下表面部分暴露。其中,“分支结构”是指包括边缘部和从边缘部向内部方向延伸的分支部的结构。
图7为示出根据本发明的第一实施例的N向欧姆接触电极320的平面图。参照图7,将详细描述N向分支结构NBS:在N层N的下表面边缘部分形成呈方形边缘形式的N欧姆边缘部321,并且从上述N欧姆边缘部321向内部方向延伸并分支成多个分支的N-欧姆分支部322分别形成在各个N向台面结构NMS。N欧姆边缘部321被配置为连接到下面将描述的N连接电极620,并且N欧姆分支部322被配置成从上述N欧姆边缘部321延伸并与N向台面结构NMS相接,以便加宽与N层N之间的接触面积。
但是,在图2至图6中,虽然为了附图的简化而以提供三个N向台面结构NMS和三个N欧姆分支部322,各个N向台面结构NMS相对于整个P-N结10的相对宽度较宽的情况为基准图示,但实际上,如图7所示,可以设置更多数量的N向台面结构NMS和N欧姆分支部322,且各个N向台面结构NMS可以具有相对于整个P-N结10相对微细的宽度。
N向封装材料层720被配置为保护P-N结10的下表面并转换N向发光色。具体而言,N向封装材料层720设置在N向欧姆接触电极320的下表面上以转换透射光的颜色。然而,由于N连接电极620必须与N向欧姆接触电极320连接,因此N向封装材料层720设置在N向欧姆接触电极320的下表面上,形成使得N向欧姆接触电极320的下表面边缘被暴露。下边缘形成为暴露。N向包封层720的材料可以是普通磷光体和硅的混合物、或者硅、玻璃中磷光体(Phosphor in Glass,PIG)或远程磷光体(Remote Phosphor)。
N连接电极620被配置成连接到N向欧姆接触电极320以用作阴极(Cathode)。具体而言,N连接电极围绕N向封装材料层720的侧面且连接到N向欧姆接触电极320的下表面边缘。此外,N连接电极620用作反射板以防止光通过N向封装材料层720的侧面逃逸。作为N连接电极620的材料,可以使用Ti/Ag、Ti/Al、Ti/Au、Ag、Al、Cu或N等合金或金属中的一种。
另一方面,由于材料的特性,N向欧姆接触电极320和N向封装材料层720容易损坏,并且N连接电极620设置得较薄,因此存在无法起到保护N向封装材料层720的作用。为了解决这种问题,N向连接部30可以包括N向支撑金属部520。具体而言,N向支撑金属部520设置在N向欧姆接触电极320和N连接电极620的外侧面,以保护N向连接部30的结构。作为N向支撑金属部520,可以使用Cu、CuW、Ni或Au等金属中的一种。
并且,为了形成N向支撑金属部520,可以设置N向种子金属420。具体而言,N向种子金属420以薄膜涂覆在N向欧姆接触电极320的外侧面和N向绝缘部220的下表面,从而可以借助通过N向种子金属420的电镀工序形成N向支撑金属部520。
图8为示出根据本发明的第一实施例的P-N结10、P向连接部20及N向连接部30的结合关系的截面图。P向连接部20被配置成设置在P层P的上表面,以将电极连接至P层P,保护P-N结10的上表面,转换P向发光色。N向连接部30被配置成设置在N层N的下表面,以将电极连接至N层N,保护P-N结10的下表面,转换N向发光色。结果,由单一P-N结10构成的LED芯片通过P向连接部20和N向连接部30进行双面发光。
下面,参照图9至图44对根据本发明的第一实施例的双面发光LED芯片的制造方法进行详细说明。
图9为示出根据本发明的第一实施例的双面发光LED芯片的制造方法的流程图。
根据本发明,双面发光LED芯片的制造方法包括:第一步骤(S100),在基板的上表面形成P-N结10;第二步骤(S200),形成P向连接部20;第三步骤(S300),涂敷粘合剂且附着支撑基板;第四步骤(S400),分离基板;第五步骤(S500),反转芯片阵列的上下;第六步骤(S600),形成N向LED结构;第七步骤(S700),除去支撑基板和粘合剂;及第八步骤(S800),切断芯片阵列来分成单一芯片。
图10为示出根据本发明的第一实施例的基板Sub1的上表面上形成P-N结的第一步骤(S100)的截面图。
第一步骤(S100)是在基板Sub1的上表面形成用于LED的半导体层的步骤,在基板Sub1的上表面按N层N、有源层A及P层P的顺序形成。N层N、有源层A和P层P的各层可以使用如金属有机化学气相沉积(Metal-Organicchemicalvapordeposition,MOCVD)等的设备来通过外延生长(EPIGrowth)形成。
基板Sub1是为了形成LED在上表面上生长半导体的基板,且由如蓝宝石(Al2O3)、Si或SiC等的单晶基板中的一种材料制成。在本说明中,以使用具有预定厚度的蓝宝石基板为基准进行说明。
图11为示出根据本发明的第一实施例的形成P向连接部20的第二步骤(S200)的流程图。
第二步骤(S200)是在P层的上表面上形成电极结构和封装材料结构的步骤。具体而言,第二步骤(S200)包括P向台面蚀刻(Mesa Etching)步骤(S210)、分离蚀刻(IsolationEtching)步骤(S220)、P向绝缘处理(钝化(Passivation))步骤(S230)、P向欧姆接触电极310形成步骤(S240)、P向选择性镀金步骤(S250)、P连接电极610形成步骤(S260)及P向封装材料层710形成步骤(S270)。
图12为示出根据本发明的第一实施例的P向台面蚀刻步骤(S210)的截面图。
P向台面蚀刻步骤(S210)是用于形成P向台面结构PMS的步骤,即,是从P层P上表面雕刻到N层N的预定深度处的步骤。具体而言,通过反应离子蚀刻(Reactive-ion etching,RIE)或电感耦合等离子体蚀刻(Inductively Coupled Plasma Etching,ICP)等干法蚀刻方法,从P层P的上表面开始以预定的第一深度雕刻对应于预先设定的图案的部分。在本实施例中,以形成多个P向岛110的台面结构为基准进行说明。
图13为示出根据本发明的第一实施例的分离蚀刻步骤(S220)的截面图。
分离蚀刻步骤(S220)是为了通过水平和垂直分离P层P、有源层A和N层N来制造多个芯片而蚀刻去除个别芯片之间的步骤。本说明的附图示出由多个芯片构成的阵列(Array)中的单一芯片,其中,单一芯片的外部通过蚀刻被分离和去除。在下文中,通过分离蚀刻步骤暴露的基板部分将被描述为分离部。在分离蚀刻步骤中,可以使用反应离子蚀刻(Reactive-ion etching,RIE)或电感耦合等离子体蚀刻(Inductively Coupled PlasmaEtching,ICP)等干法蚀刻方法。
图14为示出根据本发明的第一实施例的P向绝缘处理步骤(S230)的截面图。
P向绝缘处理步骤(S230)是形成P向绝缘部210的步骤。具体而言,在基板Sub1和芯片的整个表面上以预定的第四厚度沉积绝缘膜,然后对应于各个P向岛110的部分的绝缘膜被除去,使得各个P向岛110的上表面被暴露。
图15为示出根据本发明的第一实施例的P向欧姆接触电极310形成步骤(S240)的截面图。
P向欧姆接触电极310形成步骤(S240)是在P-N结10的上表面上形成P向欧姆接触电极310的步骤。具体而言,在P-N结10的上表面以预定的第五厚度沉积P向欧姆接触电极310,所形成的P向欧姆接触电极310与各个P向岛110的上表面相接。
图16为示出根据本发明的第一实施例的P向选择性镀金步骤(S250)的流程图。
P向选择性镀金步骤(S250)是形成P向支撑金属部510的步骤。具体而言,P向选择性镀金步骤(S250)包括P向种子金属410形成步骤(S251)、P向光刻胶511形成步骤(S252)、P向镀金步骤(S253)及P向光刻胶除去步骤(S254)。
图17为示出根据本发明的第一实施例的P向种子金属410形成步骤(S251)的截面图。
P向种子金属410形成步骤(S251)是涂覆在下面将描述的P向镀金步骤(S253)中使用的电镀工序所需的种子金属的步骤。具体而言,在基板和P-N结10的上表面涂覆种子金属后,通过蚀刻(Etching)和剥离(Lift off)工序去除对应于P-N结10的上表面的部分。因此,P向欧姆接触电极310的上表面被暴露。
图18为示出根据本发明的第一实施例的P向光刻胶511形成步骤(S252)的截面图。
P向光刻胶511形成步骤(S252)是为了通过光刻(Photolithography)的选择性镀金形成P向光刻胶511的步骤。具体而言,光刻胶511形成在P-N结10的上表面上,使得P-N结10的上表面部分不被镀金。因此,仅暴露P向种子金属410。
图19为示出根据本发明的第一实施例的P向镀金步骤的截面图。
P向镀金步骤(S253)是借助通过暴露的P向种子金属410的电镀工序形成P向支撑金属部510的步骤。具体而言,通过电镀工序,P向支撑金属部510仅形成在暴露的P向种子金属410部位上,并且通过光刻胶511防止P-N结10在电镀工序中受损。
图20为示出根据本发明的第一实施例的P向光刻胶除去步骤(S254)的截面图。
P向光刻胶除去步骤(S254)为除去为了选择性镀金而使用的光刻胶511的步骤。因此,P向欧姆接触电极310的上表面重新被暴露。
图21为示出根据本发明的第一实施例的P连接电极610形成步骤(S260)的截面图。
形成P连接电极610的步骤(S260)是形成连接到P向欧姆接触电极310的P连接电极610的步骤。具体而言,P连接电极610形成为与P向欧姆接触电极310的上表面边缘相接且与P向支撑金属部510的内侧壁相接。此外,优选地形成为在P向支撑金属部510的上表面上以预定宽度被暴露,以便容易与电源连接。
另一方面,由于P向欧姆接触电极310具有高电阻,因此在与P连接电极610之间的电荷转移可能不容易,从而P连接电极610可以具有用于增加与P向欧姆接触电极310之间的接触面积的P向分支结构PBS。在此,如在N向分支结构NBS所述,“分支结构”是指包括边缘部和从边缘部向内部方向延伸的分支部的结构。
图22为示出根据本发明的另一实施例的具有分支结构的P连接电极610'形成步骤(S260')的截面图,图23为示出根据本发明的另一实施例的具有分支结构的P连接电极610'的平面图。然而,在图22中,虽然为了附图的简化而以设置三个P电极分支部612,各个P电极分支部612相对于整个P-N结10的相对宽度较宽的情况为基准图示,但实际上,如图23所示,可以设置更多数量的P电极分支部612,且各个P电极分支部612可以具有相对于整个P-N结10相对微细的宽度。
参照图22和图23,对P向分支结构PBS进行详细说明:P电极边缘部611形成为与P向欧姆接触电极的上表面边相接,并与P向电镀金属的内侧壁和上表面相接。此外,在P向欧姆接触电极310的上表面形成有从上述P电极边缘部611向内部方向延伸并分支为多个分支的P电极分支部612。P电极边缘部611和P电极分支部612分别形成为与P向欧姆接触电极310相接,使得电荷转移变得容易。此外,当P向分支结构PBS和N向分支结构NBS对称设置时,增加扩散效应。
图24为示出根据本发明的第一实施例的P向封装材料层710形成步骤(S270)的截面图。
P向封装材料层710形成步骤(S270)是在P向欧姆接触电极310的上表面上形成P向封装材料层710的步骤。具体而言,通过在由P向欧姆接触电极310和P连接电极610围绕的空间中涂敷封装材料以形成P向封装材料层710。
图25为示出根据本发明的第一实施例的涂敷粘合剂G且附着支撑基板Sub2的第三步骤(S300)的截面图。
涂敷粘合剂G并附着支撑基板Sub2的第三步骤S300是为了下面将描述的步骤将支撑基板Sub2附着至P向连接部20的上表面的步骤。作为支撑基板Sub2,可以使用玻璃、硅、金属和陶瓷中的一种材料。
图26为示出根据本发明的第一实施例的分离基板Sub1的第四步骤(S400)的截面图。
去除基板的第四步骤(S400)是为了在N层N的下表面上形成N向连接部30而分离去除基板Sub1的步骤。基板Sub1可以通过激光剥离(Laser Lift-off)和化学剥离(ChemicalLift-off)方法分离。
图27为示出根据本发明的第一实施例的反转芯片阵列的上下的第五步骤(S500)的截面图。
反转芯片阵列的上下的第五步骤(S500)是为了便于形成N向连接部30而反转芯片阵列的上下的步骤。在下文中,将反转的N层N方向定义为上侧,将反转的P层P方向定义为下侧来进行说明。
图28为示出根据本发明的第一实施例的形成N向连接部30的第六步骤(S600)的流程图。
第六步骤(S600)是在N层的上表面形成电极结构和封装材料结构的步骤。具体而言,第六步骤(S600)包括N向台面蚀刻(Mesa Etching)步骤(S610)、N向绝缘处理(钝化(Passivation))步骤(S620)、N向欧姆接触电极320形成步骤(S630)、N向选择性镀金步骤(S640)、N连接电极620形成步骤(S650)及N向封装材料层720形成步骤(S660)。
图29为示出根据本发明的第一实施例的N向台面蚀刻步骤(S610)的截面图。
N向台面蚀刻步骤(S610)是用于形成N向台面结构NMS的步骤,即,是从N层N上表面雕刻预定深度的步骤。具体而言,通过反应离子蚀刻(Reactive-ion etching,RIE)或电感耦合等离子体蚀刻(Inductively Coupled Plasma Etching,ICP)等干法蚀刻方法,从N层N的上表面开始以预定的第二深度雕刻对应于预先设定的图案的部分。在本实施例中,以形成多个N向岛120的台面结构为基准进行说明。
图30为示出根据本发明的第一实施例的N向绝缘处理步骤(S620)的截面图。
N向绝缘处理步骤(S620)是形成N向绝缘部220的步骤。具体而言,在基板Sub1和芯片的整个表面上以预定的第四厚度沉积绝缘膜,然后对应于各个N层N的上表面的部分的绝缘膜被除去,使得各个N层N的上表面被暴露。与P向绝缘部210的情况不同地,绝缘膜不形成在N向台面结构NMS。
图31为示出根据本发明的第一实施例的N向欧姆接触电极320形成步骤(S630)的截面图。
N向欧姆接触电极320形成步骤(S630)是在P-N结10上表面形成N向欧姆接触电极320的步骤。具体而言,在P-N结10的上表面以预定的第五厚度沉积N向欧姆接触电极320,并形成为具有上述的N向分支结构NBS,从而各个N欧姆分支部322与N向台面结构NMS相接。
图32为示出根据本发明的第一实施例的N向选择性镀金步骤(S640)的流程图。
N向选择性镀金步骤(S640)是形成N向支撑金属部520的步骤。具体而言,N向选择性镀金步骤(S640)包括N向种子金属(420)形成步骤(S641)、N向光刻胶521形成步骤(S642)、N向镀金步骤(S643)及N向光刻胶除去步骤(S644)。
图33为示出根据本发明的第一实施例的N向种子金属420形成步骤(S641)的截面图。
N向种子金属420形成步骤(S641)是涂覆在下面将描述的N向镀金步骤(S643)中使用的电镀工序所需的种子金属的步骤。具体而言,在基板和P-N结10的上表面涂覆种子金属后,通过蚀刻(Etching)和剥离(Liftoff)工序去除对应于P-N结10的上表面的部分。因此,N向欧姆接触电极320和各个N向岛120的上表面被暴露。
图34为示出根据本发明的第一实施例的N向光刻胶521形成步骤(S642)的截面图。
N向光刻胶521形成步骤(S642)是为了通过光刻(Photolithography)的选择性镀金形成N向光刻胶521的步骤。具体而言,光刻胶521形成在P-N结10的上表面上,使得P-N结10的上表面部分不被镀金。因此,仅暴露N向种子金属420。
图35为示出根据本发明的第一实施例的N向镀金步骤(S643)的截面图。
N向镀金步骤(S643)是借助通过暴露的N向种子金属420的电镀工序形成N向支撑金属部520的步骤。具体而言,通过电镀工序,N向支撑金属部分520仅形成在暴露的N向种子金属420部位上,并且通过光刻胶521防止P-N结10在电镀工序中受损。
图36为示出根据本发明的第一实施例的N向光刻胶除去步骤(S644)的截面图。
N向光刻胶除去步骤(S644)为除去为了选择性镀金而使用的光刻胶521的步骤。因此,N向欧姆接触电极320的上表面和各个N向岛120的上表面重新被暴露。
图37为示出根据本发明的第一实施例的N连接电极620形成步骤的截面图(S650)。
形成N连接电极620的步骤(S650)是形成连接到N向欧姆接触电极320的N连接电极620的步骤。具体而言,N连接电极620形成为与N欧姆边缘部321的上表面相接且与N向支撑金属部520的内侧壁相接。此外,优选地形成为在N向支撑金属部520的上表面上以预定宽度被暴露,以便容易与电源连接。
图38为示出根据本发明的第一实施例的N向封装材料层720形成步骤(S660)的截面图。
N向封装材料层720形成步骤(S660)是在N向欧姆接触电极320的上表面和N层N的上表面上形成N向封装材料层720的步骤。具体而言,通过在由N向欧姆接触电极320、N层N及N连接电极620包围的空间中涂敷封装材料来形成N向封装材料层720。
去除支撑基板Sub2和粘合剂G的第七步骤(S700)是痛过去除为了形成N向连接部30而附着于P向连接部20下表面的支撑基板Sub2和粘合剂G来重新暴露P向连接部20的步骤。
通过切割芯片阵列来分离单一芯片的第八步骤(S800)是分别切割和分离形成阵列的多个芯片的步骤。各个单一芯片都可以通过激光划线(Laser Scribe)工序或划片(Dicing)工序进行切割。
图39为示出根据本发明的第一实施例的除去粘合剂和支撑基板后的双面发光LED芯片的截面图。在经过上述第七步骤(S700)和第八步骤(S800)之后,完成单一双面发光LED芯片。
另一方面,同时,作为本发明的第二实施例,可以提供一种没有P向台面结构PMS和/或N向台面结构NMS的具有平坦结构的双面发光LED芯片。具体而言,作为本发明的第二实施例,可以提供N层N、有源层A和P层P设置为没有台面结构的平面结构,且不形成各个P向岛110和各个N向岛的双面发光LED芯片。
下面,参照图40至图44对本发明的第二实施例进行详细说明。
图40为示出根据本发明的第二实施例的双面发光LED芯片的截面图。与如图39所示的根据第一实施例的双面发光LED芯片不同地,设置将根据上述第一实施例的P向绝缘处理步骤(S230)中形成在P向台面结构PMS的绝缘膜排除的变形P向绝缘部210'。并且,在根据上述第一实施例的N向欧姆接触电极320形成步骤(S630)中形成在N向台面结构NMS的N欧姆分支部322形成为与N层N上表面相接的变形N向分支结构NBS',而不是形成在N向台面结构NMS。
图41为示出根据本发明的第二实施例的形成P向发光部20'的第2-1步骤(S200')的流程图。第2-1步骤(S200')是代替上述第一实施例的第二步骤(S200)的步骤。在上述第二步骤(S200)中排除P向台面蚀刻步骤(S210),且P向绝缘处理步骤(S230)被变形P向绝缘处理步骤(S230')代替。除此之外,与第一实施例相同地,包括分离蚀刻步骤(S220)、P向欧姆接触电极310形成步骤(S240)、P向选择性镀金步骤(S250)、P连接电极610形成步骤(S260)及P向封装材料层710形成步骤(S270)。
图42为示出根据本发明的第二实施例的第二P向绝缘处理步骤(S230')的截面图。第二P向绝缘处理步骤(S230')的特征在于排除在上述第一实施例的P向绝缘处理步骤(S230)中形成在P向台面结构PMS的绝缘膜。根据本发明的第二实施例,由于没有形成台面结构,因此只有芯片分离部分经过绝缘处理。具体而言,在基板Sub1和芯片的整个表面上以预定的第四厚度沉积绝缘膜之后,去除对应于P层P的上表面的部分的绝缘膜。
图43为示出根据本发明的第二实施例的形成N向连接部30的第6-1步骤(S600')的流程图。第6-1步骤(S600')是代替上述第一实施例的第六步骤(S600)的步骤。在上述第六步骤(S600)中,排除N向台面蚀刻步骤(S610),且以变形N向欧姆接触电极320'形成步骤(S630')代替N向欧姆接触电极320形成步骤(S630)。除此之外,与第一实施例相同地,包括N向绝缘处理步骤(S620)、N向选择性镀金步骤(S640)、N连接电极620形成步骤(S650)及N向封装材料层720形成步骤(S660)。
图44为示出根据本发明的第二实施例的变形N向欧姆接触电极320'形成步骤(S630')的截面图。在变形N向欧姆接触电极320'形成步骤(S630')中,在上述第一实施例的N向欧姆接触电极320形成步骤(S630)中的N向欧姆接触电极320形成为与N层N上表面相接的变形N向分支结构NBS',而不是形成在N向台面结构NMS。
产业上的可利用性
根据本发明,可以作为单一芯片适用于需要双面发光的领域,能够实现适用设备的小型化,提高功率效率,具有降低制造成本的效果。
并且,根据本发明制造的双面发光LED芯片可以通过批量工艺制造,因此不需要单独的封装工序。
并且,根据本发明的双面发光LED芯片通过减少LED产生的光的全内反射来具有提高光效率的效果。
Claims (23)
1.一种双面发光LED芯片,其为利用包括P层(P)和设置在上述P层(P)下方的N层(N)的P-N结(10)的电致发光效应的LED芯片,上述双面发光LED芯片的特征在于,向上述P层(P)的上侧方向和上述N层(N)的下侧方向分别进行发光。
2.根据权利要求1所述的双面发光LED芯片,其特征在于,
上述P层(P)包括至少一个P向台面结构(PMS),上述至少一个P向台面结构(PMS)通过从上述P层(P)的上表面雕刻到上述N层(N)的预定深度处而形成,
上述N层(N)包括至少一个N向台面结构(NMS),上述至少一个N向台面结构(NMS)通过在上述N层(N)的下表面雕刻预定深度而形成。
3.根据权利要求1或2所述的双面发光LED芯片,其特征在于,
在上述P层(P)的上表面设有P向连接部(20),
在上述N层(N)的下表面设有N向连接部(30),
上述P方向连接部(20)向上述P层(P)提供电源连接,
上述N向连接部(30)向上述N层(N)提供电源连接,
上述P-N结(10)通过P向连接部(20)和N向连接部(30)得到保护免受外部环境影响。
4.根据权利要求3所述的双面发光LED芯片,其特征在于,
上述P向连接部(20)包括设置在上述P层(P)的上表面上的P连接电极(610),
上述P层(P)通过上述P连接电极(610)从上侧方向连接至电源,
上述N向连接部(30)包括设置在上述N层(N)的下表面上的N连接电极(620),
上述N层(N)通过上述N连接电极(620)从下侧方向连接至电源。
5.根据权利要求4所述的双面发光LED芯片,其特征在于,
上述P向连接部(20)包括P向欧姆接触电极(310),上述P向欧姆接触电极(310)设置在上述P层(P)与上述P连接电极(610)之间且形成上述P层(P)和上述P连接电极(610)之间的欧姆接触,
上述N向连接部(30)包括N向欧姆接触电极(320),上述N向欧姆接触电极(320)设置在上述N层(N)与上述N连接电极(620)之间且形成上述N层(N)和上述N连接电极(620)之间的欧姆接触。
6.根据权利要求5所述的双面发光LED芯片,其特征在于,
上述N向欧姆接触电极(320)具有分支结构(BS)。
7.根据权利要求4所述的双面发光LED芯片,其特征在于,
上述P连接电极(610)具有从上述P层(P)的上表面沿着边缘具有预定向上高度的壁的形式,
上述N连接电极(620)具有从上述N层(N)的下表面沿着边缘具有预定向下高度的壁的形式,
上述P连接电极(610)用作P向发光的反射板,
上述N连接电极(620)用作N向发光的反射板。
8.根据权利要求7所述的双面发光LED芯片,其特征在于,
上述P向连接部(20)包括P向封装材料层(710),上述P向封装材料层(710)设置在由上述P层(P)的上表面和上述P连接电极(610)包围的空间中以保护上述P层(P)并转换P向发光色,
上述N向连接部(30)包括N向封装材料层(720),上述N向封装材料层(720)设置在由上述N层(N)的上表面和上述N连接电极(620)包围的空间中以保护上述N层(N)并转换N向发光色。
9.根据权利要求1或2所述的双面发光LED芯片,其特征在于,包括P向绝缘部(210)和N向绝缘部(220),
上述P向绝缘部(210)以预定厚度的薄膜形成在上述P-N结(10)的外侧面和上述P层(P)的上表面边缘,
上述N向绝缘部(220)以预定厚度的薄膜形成在上述P向绝缘部(210)的下表面和上述N层(N)的下表面边缘。
10.根据权利要求3所述的双面发光LED芯片,其特征在于,还包括支撑金属部(500),上述支撑金属部(500)镀覆在上述P-N结(10)、上述P向连接部(20)及上述N向连接部(30)的外侧面。
11.一种双面发光LED芯片的制造方法,其为作为单一LED芯片向P-N结的上侧和下侧分别进行发光的双面发光LED芯片的制造方法,上述双面发光LED芯片的制造方法的特征在于,包括:
第一步骤(S100),在基板(Sub1)的上表面生长N层(N)和P层(P)以形成P-N结(10);
第二步骤(S200),在上述P层(P)的上表面形成P向连接部(20),上述P向连接部(20)向上述P层(P)提供电源连接;
第五步骤(S500),反转上述P-N结(10)的上下;
第六步骤(S600),在上述N层(N)的上表面形成N向连接部(30),上述N向连接部(30)向上述N层(N)提供电源连接;
第七步骤(S700),切断上述PN结(10)、P向连接部(20)和N向连接部(30)来分成单一芯片。
12.根据权利要求11所述的双面发光LED芯片的制造方法,其特征在于,
形成上述P向连接部(20)的第二步骤(S200)包括:
在上述P层(P)的上表面层叠用于上述P层(P)的欧姆接触的P向欧姆接触电极(310)的步骤(S240);
在上述P-N结(10)的外侧面以具有预定高度的壁的形式形成P向支撑金属部(510)的步骤(S250);
在上述P向支撑金属部(510)的内侧面形成与上述P向欧姆接触电极(310)连接的P连接电极(610)的步骤(S260);及
在由上述P层(P)的上表面和上述P连接电极(610)包围的空间涂敷封装材料,以形成P向封装材料层(710)的步骤(S270)。
13.根据权利要求12所述的双面发光LED芯片的制造方法,其特征在于,形成上述P向支撑金属部(510)的步骤(S250)包括:
在上述P-N结(10)的外侧面形成电镀工序中所需的P向种子金属(410)的步骤(S251);
在上述P-N结(10)的上表面形成P向光刻胶(511)的步骤(S252);
借助通过上述P向种子金属(410)的电镀工序形成上述P向支撑金属部(510)的步骤(S253);及
除去上述P向光刻胶(511)的步骤(S254)。
14.根据权利要求12所述的双面发光LED芯片的制造方法,其特征在于,在层叠上述P向欧姆接触电极(310)的步骤(S240)之前,还包括在上述P-N结(10)的外侧面和上述P层(P)的上表面边缘上涂敷预定厚度的薄膜来形成P向绝缘部(210)的步骤(S230)。
15.根据权利要求12所述的双面发光LED芯片的制造方法,其特征在于,在形成上述P向欧姆接触电极(310)的步骤(S240)之前,还包括以预定宽度蚀刻上述P层(P)和上述N层(N)来分成多个P-N结(10)的步骤(S220)。
16.根据权利要求12所述的双面发光LED芯片的制造方法,其特征在于,形成上述N向连接部(30)的第六步骤(S600)包括:
在上述N层(N)的上表面上层叠用于上述N层(N)的欧姆接触的N向欧姆接触电极(320)的步骤(S630);
在上述P向支撑金属部(510)的上表面以具有预定高度的壁的形式形成N向支撑金属部(520)的步骤(S640);
在上述N向支撑金属部(520)的内侧面形成与上述N向欧姆接触电极(320)连接的N连接电极(620)的步骤(S650);及
在由上述N层(N)的上表面和上述N连接电极(620)包围的空间涂敷封装材料来形成N向封装材料层(720)的步骤(S660)。
17.根据权利要求16所述的双面发光LED芯片的制造方法,其特征在于,
在层叠上述N向欧姆接触电极(320)的步骤(S630)中,
层叠具有分支结构(BS)的N向欧姆接触电极(320)。
18.根据权利要求16所述的双面发光LED芯片的制造方法,其特征在于,形成上述N向支撑金属部(520)的步骤(S640)包括:
在上述P向支撑金属部(510)的上表面形成电镀工序所需的N向种子金属(420)的步骤(S641);
在上述P-N结(10)的上表面形成N向光刻胶(521)的步骤(S642);
借助通过上述N向种子金属(420)的电镀工序形成上述N向支撑金属部(520)的步骤(S643);及
除去上述N向光刻胶(521)的步骤(S644)。
19.根据权利要求16所述的双面发光LED芯片的制造方法,其特征在于,在层叠上述N向欧姆接触电极(320)的步骤(S630)之前,还包括在上述P向支撑金属部(510)的上表面和上述N层(N)的上表面边缘涂敷预定厚度的薄膜来形成N向绝缘部(220)的步骤(S620)。
20.根据权利要求12所述的双面发光LED芯片的制造方法,其特征在于,在层叠上述P向欧姆接触电极(310)的步骤(S240)之前,还包括通过将上述P层(P)的上表面雕刻预定深度来形成P向台面结构(PMS)的步骤(S210)。
21.根据权利要求16所述的双面发光LED芯片的制造方法,其特征在于,在层叠上述N向欧姆接触电极(320)的步骤(S630)之前,还包括通过将上述N层(N)的上表面雕刻预定深度来形成N向台面结构(NMS)的步骤(S610)。
22.根据权利要求11所述的双面发光LED芯片的制造方法,其特征在于,
在反转上述P-N结(10)的上下的第五步骤(S500)之前,还包括:
第三步骤(S300),在P向连接部(20)上面附着支撑基板(Sub2);及
第四步骤(S400),除去上述基板(Sub1)。
23.根据权利要求22所述的双面发光LED芯片的制造方法,其特征在于,在上述分成单一芯片的第七步骤(S700)之后,还包括除去上述支撑基板(Sub2)的第八步骤(S800)。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2018-0174265 | 2018-12-31 | ||
KR20180174265 | 2018-12-31 | ||
KR20190001089 | 2019-01-04 | ||
KR10-2019-0001089 | 2019-01-04 | ||
PCT/KR2019/018807 WO2020141861A1 (ko) | 2018-12-31 | 2019-12-31 | 양면 발광 led 칩 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN113228308A true CN113228308A (zh) | 2021-08-06 |
Family
ID=71407312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201980087439.3A Pending CN113228308A (zh) | 2018-12-31 | 2019-12-31 | 双面发光led芯片 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20220085262A1 (zh) |
JP (1) | JP7466933B2 (zh) |
KR (2) | KR102346212B1 (zh) |
CN (1) | CN113228308A (zh) |
WO (1) | WO2020141861A1 (zh) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070176188A1 (en) * | 2005-12-01 | 2007-08-02 | Shinichi Tanaka | Semiconductor light emitting device and its manufacture method |
KR100828351B1 (ko) * | 2001-04-17 | 2008-05-08 | 삼성전자주식회사 | 발광 소자 및 이를 적용한 디스플레이 장치 |
KR20080075368A (ko) * | 2007-02-12 | 2008-08-18 | 삼성전기주식회사 | 질화물 반도체 발광소자 및 제조방법 |
CN104091879A (zh) * | 2014-07-25 | 2014-10-08 | 胡溢文 | 一种双面发光的led芯片封装结构 |
CN205944139U (zh) * | 2016-03-30 | 2017-02-08 | 首尔伟傲世有限公司 | 紫外线发光二极管封装件以及包含此的发光二极管模块 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5156979A (en) * | 1986-01-21 | 1992-10-20 | Fuji Electric Co., Ltd. | Semiconductor-based radiation-detector element |
JP3908240B2 (ja) * | 2004-06-07 | 2007-04-25 | 統寶光電股▲分▼有限公司 | 発光ダイオード構造 |
JP2007207977A (ja) * | 2006-02-01 | 2007-08-16 | Canon Inc | 発光素子及び発光素子アレイ |
US8222116B2 (en) * | 2006-03-03 | 2012-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
US20080012027A1 (en) * | 2006-07-13 | 2008-01-17 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting element, light-emitting device, and method of fabricating light-emitting element |
US8786793B2 (en) * | 2007-07-27 | 2014-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
KR101449005B1 (ko) * | 2007-11-26 | 2014-10-08 | 엘지이노텍 주식회사 | 반도체 발광소자 및 그 제조방법 |
CN102792469A (zh) | 2010-03-09 | 2012-11-21 | 申王均 | 透明发光二极管晶片组件及其制造方法 |
US8232117B2 (en) | 2010-04-30 | 2012-07-31 | Koninklijke Philips Electronics N.V. | LED wafer with laminated phosphor layer |
KR20120040972A (ko) | 2010-10-20 | 2012-04-30 | 삼성엘이디 주식회사 | 양방향 발광소자 패키지 |
US20130147348A1 (en) * | 2010-10-22 | 2013-06-13 | Panasonic Corporation | Mounting board, light emitting device and lamp |
KR20130009373A (ko) * | 2011-07-15 | 2013-01-23 | 엘지이노텍 주식회사 | 발광소자 |
KR101342418B1 (ko) | 2012-10-25 | 2013-12-17 | 한국광기술원 | 양방향성을 갖는 led 패키지 |
KR102550698B1 (ko) * | 2016-04-11 | 2023-07-06 | 삼성디스플레이 주식회사 | 디스플레이 장치 및 조명 장치 |
KR102584060B1 (ko) * | 2017-09-01 | 2023-09-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 표시 장치 |
-
2019
- 2019-12-31 JP JP2021538768A patent/JP7466933B2/ja active Active
- 2019-12-31 KR KR1020190179417A patent/KR102346212B1/ko active IP Right Grant
- 2019-12-31 KR KR1020190179449A patent/KR102271149B1/ko active IP Right Grant
- 2019-12-31 WO PCT/KR2019/018807 patent/WO2020141861A1/ko active Application Filing
- 2019-12-31 US US17/419,623 patent/US20220085262A1/en active Pending
- 2019-12-31 CN CN201980087439.3A patent/CN113228308A/zh active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100828351B1 (ko) * | 2001-04-17 | 2008-05-08 | 삼성전자주식회사 | 발광 소자 및 이를 적용한 디스플레이 장치 |
US20070176188A1 (en) * | 2005-12-01 | 2007-08-02 | Shinichi Tanaka | Semiconductor light emitting device and its manufacture method |
KR20080075368A (ko) * | 2007-02-12 | 2008-08-18 | 삼성전기주식회사 | 질화물 반도체 발광소자 및 제조방법 |
CN104091879A (zh) * | 2014-07-25 | 2014-10-08 | 胡溢文 | 一种双面发光的led芯片封装结构 |
CN205944139U (zh) * | 2016-03-30 | 2017-02-08 | 首尔伟傲世有限公司 | 紫外线发光二极管封装件以及包含此的发光二极管模块 |
Also Published As
Publication number | Publication date |
---|---|
KR102346212B1 (ko) | 2022-01-03 |
JP2022516285A (ja) | 2022-02-25 |
US20220085262A1 (en) | 2022-03-17 |
WO2020141861A1 (ko) | 2020-07-09 |
JP7466933B2 (ja) | 2024-04-15 |
KR20200083363A (ko) | 2020-07-08 |
KR102271149B1 (ko) | 2021-06-30 |
KR20200083364A (ko) | 2020-07-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10950758B2 (en) | Light-emitting device with reflective layer | |
US8242530B2 (en) | Light emitting device and method for fabricating the same | |
US20130087823A1 (en) | Light emitting diode chip, light emitting diode package structure, and method for forming the same | |
EP1521313A2 (en) | Integrated reflector cup for a light emitting device mount | |
CN111433921B (zh) | 一种发光二极管 | |
US10270009B2 (en) | Light-emitting device and light-emitting device package having same | |
US11545595B2 (en) | Contact structures for light emitting diode chips | |
EP2427923B1 (en) | Extension of contact pads to the die edge with electrical isolation | |
TW202029521A (zh) | 發光元件 | |
KR20140108545A (ko) | 두꺼운 금속층들을 가진 반도체 발광 디바이스 | |
TW201332149A (zh) | 於半導體發光裝置上形成厚金屬層 | |
KR102346212B1 (ko) | 양면 발광 led 칩 | |
JP2005019919A (ja) | 発光装置 | |
US20160276559A1 (en) | Light-Emitting Diode Package With Substantially In-Plane Light Emitting Surface and Fabrication Method | |
KR20160106151A (ko) | 성형된 기판을 갖는 반도체 발광 디바이스 및 그 제조 방법 | |
KR102233268B1 (ko) | 발광 다이오드 및 그 제조 방법 | |
KR20120037100A (ko) | 발광 소자 및 발광 소자 패키지 | |
KR101735672B1 (ko) | 발광 소자 및 발광 소자 패키지 | |
KR20120042289A (ko) | 발광 소자 | |
KR20120039953A (ko) | 발광 소자 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |