CN113227465A - SiC半导体衬底及其制造方法和制造装置 - Google Patents

SiC半导体衬底及其制造方法和制造装置 Download PDF

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Abstract

本发明的目的是提供一种能够降低生长层中的基面位错(BPD)的密度的SiC半导体衬底及其制造方法及其制造装置。其特征在于包括：应变层去除步骤(S10)，用于去除导入到SiC衬底(10)的表面的应变层(11)；和外延生长步骤(S20)，用于在使SiC衬底(10)的平台宽度W增大的条件下进行生长。通过以这样的步骤制造SiC半导体衬底(14)，可以减少生长层(13)中的基面位错BPD，并且可以提高SiC半导体装置的成品率。

Description

SiC半导体衬底及其制造方法和制造装置
技术领域
本发明涉及SiC半导体衬底及其制造方法和制造装置。
背景技术
在SiC(碳化硅)衬底上使SiC外延生长得到的外延晶片存在许多晶体缺陷和位错，它们对SiC半导体装置的特性产生不良影响。
特别地，进行外延生长得到的层(以下称为外延层)中的基面位错(BPD：BasalPlane Dislocation)当使SiC半导体装置进行双极动作时扩展为层叠缺陷。由于该层叠缺陷使SiC半导体装置的导通电压上升，并导致双极劣化的发生，因而非常需要用于减少外延层中的BPD的技术。
BPD通常以数百～数千个/cm2的密度存在于SiC衬底中。已知，这些BPD中的大多数在外延生长中会转换为刃型位错(TED：Threading Edge Dislocation)。但是，存在的问题是，BPD的一部分(例如以0.1～数个/cm2的密度)延续到外延层的问题。
针对这样的问题，已经提出了各种用于提高向TED的转换率的技术。例如，在专利文献1和专利文献2中记载了这样的技术：通过形成与SiC衬底中包含的位错相对应的凹坑，之后对形成有凹坑的表面实施外延生长，能够降低外延层内的BPD的密度。
然而，在非专利文献1中指出了这样的问题：当在形成有凹坑的表面上进行外延生长时，在外延生长时的凹坑的形状被继承，并且外延层的表面变得粗糙。
而且，在非专利文献2中作了以下报导：在这样的外延层中内置的pn结二极管中，通过减少BPD密度，确实提高了导通状态的特性的可靠性，但是截止特性反而恶化。
现有技术文献
专利文献
专利文献1：日本特表2007-506289号公报
专利文献2：日本特开2017-71525号公报
非专利文献
非专利文献1：Appl.Phys.Lett(应用物理快报).2006,89(8),No.081910.
非专利文献2：Mater.Sci.Forum(材料科学论坛).527-529,(2006)第1329-1334页
发明内容
发明要解决的问题
本发明的目的是提供一种能够降低外延层中的BPD密度的SiC半导体衬底的制造方法及其制造装置。
此外，本发明的目的是提供一种具有BPD的转换率大于99.95％的生长层的SiC半导体衬底及其制造方法及其制造装置。
用于解决问题的手段
为了解决上述问题，本发明的一实施方式的SiC半导体衬底的制造方法包括：应变层去除步骤，用于去除SiC衬底的应变层；和外延生长步骤，用于在所述SiC衬底的平台宽度增大的条件下进行生长。
这样，通过包括用于使去除了应变层的SiC衬底在增大平台宽度的条件下外延生长的外延生长步骤，可以降低生长层中的BPD密度。
在该方式中，所述外延生长步骤在SiC-C平衡蒸气压环境下进行生长。
这样，通过包括用于使SiC衬底在SiC-C平衡蒸气压环境下生长的外延生长步骤，可以降低生长层中的BPD密度。
在该方式中，所述外延生长步骤配置Si原子供给源和C原子供给源来进行生长，使得原料供给空间内的原子数比Si/C为1以下。
这样，通过配置Si原子供给源和C原子供给源，可以在原料供给空间内形成SiC-C平衡蒸气压环境。
在该方式中，所述外延生长步骤使用CVD法来使所述SiC衬底在富含C的环境下生长。
这样，通过包括用于使用CVD法来使SiC衬底在富含C的环境下生长的外延生长步骤，可以降低生长层中的BPD密度。
在该方式中，所述外延生长步骤使未形成有宏台阶聚簇的SiC衬底生长。
这样，通过包括用于使未形成有宏台阶聚簇的表面生长的外延生长步骤，可以使生长层中的BPD转换率大于99.95％。
在该方式中，所述外延生长步骤当使偏离方向为<11-20>的SiC衬底生长时，在形成有台阶端形状为锯齿形状的宏台阶聚簇的生长条件下进行外延生长。
在该方式中，所述外延生长步骤在1600℃以上的温度进行。
通过在这样的温度区域进行外延生长，可以高品质且高速地形成生长层。
在该方式中，在所述外延生长步骤之后，还包括分解宏台阶聚簇的聚簇分解步骤。
这样，由于包括分解生长层上的MSB的聚簇分解步骤，因而可以提供对SiC半导体器件优选的表面。
此外，本发明还涉及一种SiC半导体衬底。即，本发明的一方式的SiC半导体衬底包括：主体层(bulk layer)，具有基面位错；和生长层，用于将所述基面位错转换为基面位错以外，其中，所述生长层中的所述基面位错的转换率大于99.95％。
这样，由于生长层中的所述基面位错的转换率大于99.95％，因而可以抑制由BPD引起的层叠缺陷的发生。
在该方式中，所述主体层的表面排列有一个单位晶格高度的台阶。
这样，由于主体层的表面排列有一个单位晶格高度的台阶，因而生长层中所述基面位错的转换率大于99.95％。即，可以抑制由BPD引起的层叠缺陷的发生。
此外，本发明还涉及上述的SiC半导体衬底的制造装置。即，本发明的一方式的SiC半导体衬底的制造装置，其包括：原料供给空间，用于向SiC衬底供给Si原子和C原子并使其生长；和高温真空炉，能够加热所述原料供给空间，其中，所述原料供给空间具有Si原子供给源和C原子供给源，并且所述Si原子供给源和所述C原子供给源配置成使所述原料供给空间内的原子数比Si/C为1以下。
通过采用这样的结构，可以在原料供给空间内形成SiC-C平衡蒸气压环境来使SiC衬底生长。结果，可以减少生长层中的BPD。
在该方式中，还包括形成有Si蒸气压环境的Si蒸气压空间，其中，所述原料供给空间通过所述Si蒸气压空间被排气。
这样，原料供给空间由于通过Si蒸气压空间被排气(抽真空)，因而可以长时间保持原料供给空间内的SiC-C平衡蒸气压环境。
在该方式中，包括：原料容器，具有所述原料供给空间；和浸碳容器，具有所述Si蒸气压空间。
在该方式中，在所述原料供给空间内设置有温度向着所述SiC衬底下降的温度梯度。
通过设置这样的温度梯度，可以将原料高效地输送到SiC衬底。
在该方式中，所述高温真空炉具有：主加热室，能够加热所述原料供给空间；预加热室，连接到所述主加热室；以及移动装置，用于使所述原料供给空间移动，其中，所述移动装置构成为能够在所述主加热室和所述预加热室之间移动。
这样，通过采用能够将原料供给空间从主加热室移动到预加热室的结构，能够使SiC衬底急速升温和降温。
此外，本发明还涉及一种用于减少SiC半导体衬底的基面位错的方法。即，本发明的一方式的一种用于减少SiC半导体衬底的基面位错的方法是这样的方法：在包括用于使单晶SiC在SiC衬底处生长的外延生长步骤的SiC半导体衬底的制造方法中，包括用于在SiC衬底的平台宽度增大的条件下进行生长的外延生长步骤。
本发明的一实施方式的用于减少SiC半导体衬底的基面位错的方法是这样的方法：在包括用于使单晶SiC在SiC衬底处生长的外延生长步骤的SiC半导体衬底的制造方法中，通过使所述SiC衬底在SiC-C平衡蒸气压环境下外延生长，减少SiC半导体衬底的基面位错。
在该方式中，所述外延生长步骤使平台宽度小于40nm的所述SiC衬底外延生长。
在该方式中，所述外延生长步骤配置Si原子供给源和C原子供给源来进行生长，使得原料供给空间内的原子数比Si/C为1以下。
在该方式中，所述外延生长步骤使未形成有宏台阶聚簇的SiC衬底生长。
此外，本发明还涉及一种SiC半导体衬底的制造方法。即，本发明的一实施方式的SiC半导体衬底的制造方法，包括用于使SiC衬底在SiC-C平衡蒸气压环境下生长的外延生长步骤。
在该方式中，所述外延生长步骤使平台宽度小于40nm的所述SiC衬底外延生长。
在该方式中，所述外延生长步骤配置Si原子供给源和C原子供给源来进行生长，使得原料供给空间内的原子数比Si/C为1以下。
在该方式中，所述外延生长步骤使未形成有宏台阶聚簇的SiC衬底生长。
此外，本发明的一实施方式的SiC半导体衬底包括：主体层，具有基面位错；和生长层，用于将所述基面位错转换为基面位错以外，其中，所述主体层的表面的基面位错的密度为2000个/cm2以上，并且所述生长层的表面的基面位错的密度为100个/cm2以下。
此外，本发明的一实施方式的SiC半导体衬底包括：主体层，具有基面位错；和生长层，用于将所述基面位错转换为基面位错以外，其中，所述主体层的表面的基面位错的密度为2000个/cm2以上，并且所述生长层的表面的基面位错的密度小于1个/cm2。
此外，本发明的一实施方式的SiC半导体衬底包括：主体层，具有基面位错；和生长层，用于将所述基面位错转换为基面位错以外，其中，所述主体层的表面的基面位错的密度为2000个/cm2以上，并且所述生长层的表面的基面位错的密度为0个/cm2。
发明的效果
根据所公开的技术，可以提供一种能够减小生长层中的基面位错(BPD)的密度的SiC半导体衬底的制造方法及其装置。
其他问题、特征和优点将通过在结合附图和权利要求书时阅读以下描述的用于实施本发明的方式而变得显而易见。
附图说明
图1是示出根据一实施方式的SiC半导体衬底的制造步骤的示意图。
图2是示出在一实施方式的SiC半导体衬底的制造步骤中从应变层去除步骤到聚簇分解步骤的说明图。
图3是一实施方式的SiC半导体衬底的制造步骤的应变层去除步骤的说明图。
图4是一实施方式的SiC半导体衬底的制造步骤的应变层去除步骤的说明图。
图5是一实施方式的SiC半导体衬底的制造步骤的应变层去除步骤的说明图。
图6是一实施方式的SiC半导体衬底的制造步骤的外延生长步骤的说明图。
图7是一实施方式的SiC半导体衬底的制造步骤的外延生长步骤的说明图。
图8是一实施方式的SiC半导体衬底的制造步骤的外延生长步骤的说明图。
图9是一实施方式的SiC半导体衬底的制造步骤的求出BPD转换率的方法的说明图。
图10是在一实施方式的SiC半导体衬底的制造步骤中使用的高温真空炉的示意图。
图11是示出一实施方式的SiC半导体衬底的制造步骤的BPD转换率与平台宽度增大率之间的关系的曲线图。
具体实施方式
以下，使用图1～图11对附图示出本发明的优选的一实施方式进行详细说明。本发明的技术范围不限于附图所示的实施方式，并且可以在权利要求书记载的范围内适当改变。
[SiC半导体衬底的制造方法]
以下，对本发明的一实施方式的SiC半导体衬底的制造方法进行详细说明。
如图1所示，本发明的一实施方式的SiC半导体衬底的制造方法包括：应变层去除步骤(步骤S10)，用于去除导入SiC衬底10的表面处的应变层11；外延生长步骤(步骤S20)，用于在SiC衬底10的平台宽度W增大的条件下进行生长；以及聚簇分解步骤(步骤S30)，用于使在外延生长步骤S20中形成的宏台阶聚簇(MSB：Macro Step Bunching)分解。
这样，通过使去除了应变层11的SiC衬底10在平台宽度W增大的条件下生长，可以提高将BPD转换为其他缺陷/位错的转换率(BPD转换率)，并且可以降低生长层13中的BPD密度。该平台宽度W增大的条件是与生长前的平台宽度W1相比生长后的平台宽度W2增大的条件，例如，可以通过在SiC-C平衡蒸气压环境或富含C的环境中生长来实现。
另外，在应变层去除步骤S10中，期望的是使用去除应变层11并分解SiC衬底10表面的MSB的方法。此外，在用于去除应变层11的应变层去除步骤S10之后，也可以还包括用于单独使MSB分解的聚簇分解步骤S11(参照图1)。
<SiC衬底>
作为SiC衬底10，可以使用任何多型的SiC衬底。作为SiC半导体装置的衬底，使用从通过升华法等制造的块体晶体加工而成的SiC衬底10。
如图2所示，通常，经过机械加工(切片、抛光和研磨)的SiC衬底10具有：导入了应变111、刮擦112、潜在刮擦113等加工损伤的应变层11，和未导入这种加工损伤的主体层12。
该应变层11的有无可以通过SEM-EBSD、TEM、μXRD等来确认。
在本说明书中的说明中，将SiC衬底10的用于制作半导体元件的面(具体地，用于淀积生长层13的面)称为主面，并且将与该主面相对的面称为背面。此外，将主表面和背表面统称为表面。
另外，作为主面，可以例示从(0001)面或(000-1)面设定了数度(例如0.4至8°)的偏离角的表面。(另外，在本说明书中，在米勒指数的表示法中，“-”是表示附于紧随其后的指数的短划)。
在以原子能级平坦化的SiC衬底10和淀积有生长层13的SiC半导体衬底14的表面处确认了台阶-平台结构。该台阶-平台结构成为将一个分子层以上的台阶部位即台阶15和{0001}表面露出的平坦部位即平台16交替排列而成的阶梯结构。
在台阶15中，一个分子层(0.25nm)为最小高度(最小单位)，并且该1个分子层重叠多层，从而形成各种台阶高度。在本说明书中的说明中，将台阶15聚簇(bunching)而巨大化并且具有超过各多型体的一个单位晶格的高度的称为宏台阶聚簇(MSB：Macro StepBunching)。
即，MSB在4H-SiC的情况下是超过4个分子层(5个分子层以上)聚簇而成的台阶15，并且在6H-SiC的情况下是超过6个分子层(7个分子层以上)聚簇而成的台阶15。
<应变层去除步骤>
应变层去除步骤S10是用于去除存在于SiC衬底10的表面处的应变层11的步骤。应变层去除步骤S10只要是能够去除应变层11的方法，就当然可以采用，可以例示Si蒸气压蚀刻法、H2蚀刻法等。
以下，对本步骤的实施方式进行说明。
(1)Si蒸气压蚀刻法
Si蒸气压蚀刻法(SiVE：Si-Vapor Etching)是通过在Si气氛下将SiC衬底10的温度加热至约1400至2300℃来蚀刻SiC衬底10的表面的方法。
在根据本发明的实施方式的Si蒸气压蚀刻方法中，如图的3(a)所示，将SiC衬底10收纳在具有C原子吸蔵功能(浸碳功能)的浸碳容器20内进行加热。在浸碳容器20中，可以将容器内的C原子从内壁表面引入浸碳容器20内，并且可以在浸碳容器20内形成Si蒸气压空间S1。由此，将SiC衬底10布置在Si蒸气压空间S1中，并且实现了SiC衬底10的表面的蚀刻。
浸碳容器20只要是能够将SiC衬底10收纳在Si蒸气压空间S1内的结构即可，例如包括上容器21和能够与该上容器21嵌合的下容器22。在该浸碳容器20中，在上容器21和下容器22的嵌合部处形成有微小的间隙23，并且通过该间隙23将浸碳容器20内部进行排气。
浸碳容器20的内壁表面由多层构成，并且从Si蒸气压空间S1侧向外部侧依次具有硅化钽层24(TaSi2或Ta5Si3等)、碳化钽层25(TaC和Ta2C)、钽层26(Ta)。
该硅化钽层24通过加热将Si原子供给到浸碳容器20的Si蒸气压空间S1内。而且，由于浸碳容器20内侧形成有硅化钽层24、碳化钽层25、钽层26，因而可以将存在于Si蒸气压空间S1内的C原子引入(浸碳)到容器自身内。结果，可以使Si蒸气压空间S1内部处于高纯度的Si气氛中。
这样，只要能够引入C原子并在Si蒸气压空间S1中形成Si蒸气压环境，就可以用作浸碳容器20。
此外，取代设置硅化钽层24，也可以将Si衬底等Si原子供给源配置在Si蒸气压空间S1内。在该情况下，由于在加热时Si原子升华，因而可以使Si蒸气压空间S1内部处于高纯度的Si气氛中。
该方法中的Si蒸气压空间S1内的原子数比Si/C可以通过选择硅化钽层24的组成来控制。即，向浸碳容器20的Si蒸气压空间S1内的Si供给量根据碳化硅钽层24的组成而不同。例如，Ta5Si3与TaSi2相比在加热时的Si供给量较多。因此，通过选择Ta5Si3，可以增大Si蒸气压空间S1内的原子数比Si/C，并且可以提高SiC衬底10的蚀刻速度。
此外，向Si蒸气压空间S1的Si供给量根据浸碳容器20的加热温度而不同。具体地，由于越是高温加热，Si供给量就越多，因而可以提高SiC衬底10的蚀刻速度。
这样，通过选择形成在浸碳容器20内的硅化钽层24的种类和浸碳容器20的加热温度，可以调整Si蒸气压空间S1的Si蒸气压量，并且可以控制SiC衬底的蚀刻速度。
本方法中的加热温度优选设定在1400～2200℃的范围内，更优选设定在1400～2000℃的范围内。
本方法中的硅化钽层24的组成优选选择TaSi2、Ta5Si3等，更优选选择Ta5Si3。
本方法中的蚀刻速度可以根据上述加热温度和硅化钽层24的组成来控制，并且能够设定在1～10000nm/min的范围内(参照图4)。
本方法中的蚀刻量设定在能够去除导入到SiC衬底10中的应变层11的范围内。作为该蚀刻量，可以例示1～5μm作为导入市销的CMP后的SiC晶片中的应变层11的厚度。
另外，蚀刻时间可以设定可获得期望的蚀刻量的任意时间。例如，在蚀刻速度为1μm/min的条件下，在要将蚀刻量设定为3μm的情况下，蚀刻时间为3分钟。
本方法中使用的高温真空炉40(主加热室41)的真空度为10-5～10Pa，更优选为10-4～10-2Pa。
在本方法中，还能够在蚀刻中导入惰性气体。该惰性气体可以选择Ar等，并且通过在10-5～10000Pa的范围内导入该惰性气体，可以调整高温真空炉40(主加热室41)的真空度。
图3的(b)是示出蚀刻机构的概要的说明图。通过将配置有SiC衬底10的Si蒸气压空间S1在1400℃以上且2300℃以下的温度范围内加热，持续进行以下1)～4)的反应，结果认为进行蚀刻。
1)SiC(s)→Si(v)I+C(s)
2)TaxSiy→Si(v)II+Tax’Siy’
3)2C(s)+Si(v)I+II→SiC2(v)
4)C(s)+2Si(v)I+II→Si2C(v)
1)的说明：由于在Si蒸气压下加热SiC衬底10(SiC(s))，因而Si原子(Si(v)I)通过热分解从SiC脱离。
2)的说明：从硅化钽层(TaxSy)供给Si蒸气(Si(v)II)。
3)和4)的说明：由于Si原子(Si(v)I)通过热分解脱离而残留的C(C(s))通过与Si蒸气(Si(v)I和Si(v)II)反应，成为Si2C或SiC2等并升华。
如上所述，在Si蒸气压蚀刻法中，可以调整Si蒸气压空间S1的Si蒸气压量，由此可以控制在SiC衬底10的表面的MSB的形成和分解。
图4是示出在Si蒸气压蚀刻法中的加热温度与蚀刻速度之间关系的曲线图。该曲线图的横轴是温度的倒数，纵轴是蚀刻速度的对数表示。在该曲线图中，使用具有Ta5Si3的硅化钽层24的浸碳容器20实施Si蒸气压蚀刻后的结果由○标记和△标记表示，并且使用具有TaSi2的硅化钽层24的浸碳容器20实施Si蒸气压蚀刻后的结果由●标记和▲标记表示。未形成有MSB的条件由○标记和●标记表示，并且形成有MSB的条件由△标记和▲标记表示。图4中的虚线是硅化钽层24为Ta5Si3的结果的阿累尼乌斯图，双点划线是硅化钽层24为TaSi2的结果的阿累尼乌斯图。
图5的(a)是图4的○标记部位的一例，并且是使用具有Ta5Si3的硅化钽层24的浸碳容器20在1800℃下进行加热处理得到的4H-SiC(0001)表面侧的SEM图像。在该表面中，形成有平台宽度为14nm、台阶高度为1.0nm(全单位晶格)的台阶-平台结构，并且未形成有MSB。
另一方面，图5的(b)是图4的▲标记部位的一例，并且是使用具有TaSi2的硅化钽层24的浸碳容器20在1800℃下进行加热处理得到的4H-SiC(0001)表面侧的SEM图像。在该表面中，例如，形成有平台宽度为40～200nm、台阶高度为3～14nm的台阶-平台结构，并且形成有MSB。
此外，通过适当地改变加热温度、加热时间、硅化钽层的种类、Ar气的导入有无等条件，可以获得平台宽度不同的SiC衬底10。
另外，该台阶高度和平台宽度可以使用原子间力显微镜(AFM)或日本特开2015-179082号公报记载的扫描型电子显微镜(SEM)图像对比度评价方法来确认。
如上所述，在Si蒸气压蚀刻中，通过适当地选择形成在浸碳容器20内的硅化钽层24的组成和加热温度，可以调整Si蒸气压空间S1的Si蒸气压量来控制MSB的形成和分解。
此外，即使是相同的加热温度，也可以控制平台宽度和MSB的形成/分解。
此外，即使是MSB能够分解的Si蒸气压量条件，也能够通过导入Ar气来降低蚀刻速度以形成MSB。
根据本发明的应变层去除步骤S10通过采用Si蒸气压蚀刻法，能够从SiC衬底10去除应变层11。在Si蒸气压蚀刻法中，由于不实施机械加工，因而不会导入新的应变层11。结果，可以获得去除了应变层11的SiC衬底10。
此外，根据本发明的应变层去除步骤S10通过采用Si蒸气压蚀刻法，可以去除应变层11并且可以分解存在于SiC衬底10的表面处的MSB。
(2)H2蚀刻法
H2蚀刻法是通过在氢气氛下将SiC衬底10的温度加热至1400～1700℃来蚀刻SiC衬底10的表面的方法。也可以使用该H2蚀刻法来去除应变层11。
另外，在通过应变层去除步骤S10形成了MSB的情况下，也可以在外延生长步骤S20之前单独实施能够分解MSB的聚簇分解步骤S11(参照图1)。该聚簇分解步骤S11可以采用与后述的聚簇分解步骤S30相同的方法。
<外延生长步骤>
外延生长步骤S20是在去除了应变层11的SiC衬底10上使生长层13外延生长的步骤(参照图2)。该外延生长步骤S20只要是能够使SiC衬底10在SiC-C平衡蒸气压环境下或在富C环境下生长的方法，就当然可以采用，例如可以是升华法或化学气相淀积法(CVD：Chemical Vapor Deposition)等。
以下，对本步骤的实施方式进行说明。
另外，实施外延生长步骤S20的SiC衬底10的平台宽度W1优选小于40nm，更优选小于30nm，再优选小于20nm，还再优选小于15nm。
(1)升华法
升华法是将原料和SiC衬底10配置在生长空间内并加热来将从原料升华的原料气体输送到SiC衬底10上以进行再结晶和生长的方法。
在根据本发明的实施方式的升华法中，在通过Si蒸气压空间S1被排气的原料供给空间S2中配置有SiC衬底10。即，如图6(a)所示，在具有Si蒸气压空间S1的浸碳容器20内配置有具有原料供给空间S2的原料容器30，并且进一步在该原料容器30内配置有SiC衬底10。
在该原料供给空间S2内配置有Si原子供给源和C原子供给源，并且通过加热原料容器30，将成为SiC衬底10的原料的Si原子和C原子供给到原料供给空间S2内。由于该Si原子和C原子被输送到SiC衬底10的表面并再结晶，因而进行外延生长。
浸碳容器20可以采用与在应变层去除步骤S10中使用的浸碳容器20相同的浸碳容器。即，浸碳容器20包括上容器21和能够与该上容器21嵌合的下容器22，并且从内部侧向外部侧依次具有硅化钽层24(TaSi2或Ta5Si3等)、碳化钽层25(TaC或Ta2C)和钽层26(Ta)。因此，可以通过加热在浸碳容器20内形成Si蒸气压空间S1。
原料容器30与浸碳容器20一样，包括上容器31和能够与该上容器31嵌合的下容器32，并且在容器内具有用于SiC衬底10生长的原料供给空间S2。此时，在上容器31和下容器32的嵌合部处形成有微小的间隙33，并且从该间隙33排气。
作为Si原子供给源和C原子供给源，可以采用Si衬底等的能够供给Si原子的材料、石墨等的能够供给C原子的材料、SiC衬底等的能够供给Si原子和C原子的材料。此外，通过用多晶SiC(Poly-SiC)形成原料容器30的至少一部分，可以将原料容器30本身用作Si原子供给源和C原子供给源。
图6的(a)示出了采用多晶SiC制的原料容器30、并且该原料容器30将Si原子和C原子供给到原料供给空间S2内的形式。该Si原子供给源和C原子供给源的配置不限于该形式，并且只要是能够将Si原子和C原子供给到原料供给空间S2内的形式即可。例如，原料容器30既可以采用多晶SiC以外的材料，也可以采用在原料供给空间S2内配置Si材料、C材料、SiC材料的形式。
另外，在原料使用多晶SiC的情况下，可以将多晶SiC(原料)与单晶SiC(SiC衬底10)之间的蒸气压差(化学势差)用作生长驱动力。
此外，期望的是，在原料供给空间S2内设置有使温度朝SiC衬底10下降的温度梯度。使用该温度梯度作为生长驱动力，引起Si原子和C原子向SiC衬底10的输送，因而生长层13的生长速度上升。
即，在原料容器30和浸碳容器20内设置有略微的温度梯度，使得由于微小的热量从支撑浸碳容器20的基座部分(移动装置43)与浸碳容器20的接触部(底面附近)逸出，温度朝底面方向(从上到下)下降。使用该温度梯度作为生长驱动力，发生原料从上容器31向SiC衬底10的输送，可以进行外延生长。
另外，作为温度梯度，示出了温度从上向下下降的情况，然而不限于此，也可以设计高温真空炉40，在任意方向上形成温度梯度。
而且，为了使Si原子和C原子有效地到达SiC衬底10，也可以使Si原子供给源和C原子供给源接近SiC衬底10。在图6(a)中示出了将成为Si原子供给源和C原子供给源的多晶SiC制的上容器31与SiC衬底10平行接近配置的形式。
该SiC衬底10的主面与上容器31的顶面之间的距离L优选设定在0.5～20mm的范围，更优选设定在0.7～10mm的范围。
在该距离L为0.5mm以上的情况下，SiC衬底10的主面与上容器31的顶面之间的温度差变大。结果，生长驱动力变大，并且生长速度加快。
另一方面，在距离L为20mm以下的情况下，原料与衬底之间的距离变近，原料气体的输送效率高，并且生长速度加快。
本方法中的加热温度优选设定在1400～2200℃的范围内，更优选设定在1600～2000℃的范围内。
本方法中的生长速度可以根据上述温度范围或生长环境来控制，并且能够在0.001～1μm/min的范围内选择。
本方法中的生长量优选为5～15μm，更优选为8～10μm。
本方法中的生长时间可以设定为任意时间以达到期望的生长量。例如，当生长速度为10nm/min时，在要将生长量设定为10μm的情况下，生长时间只要生长100分钟即可。
本方法中的真空度(主加热室41中)为10-5～10Pa，更优选为10-3～1Pa。
在本方法中，还能够在生长中导入惰性气体。该惰性气体可以选择Ar等，并且通过在10-5～10000Pa的范围内导入该惰性气体，可以调整高温真空炉40(主加热室41)的真空度。
图6的(b)是示出生长机构的概要的说明图。通过在1400℃以上且2200℃以下的温度范围内加热配置有SiC衬底10的原料供给空间S2，持续进行以下1)～5)的反应，结果认为进行生长。
1)Poly-SiC(s)→Si(v)+C(s)
2)2C(s)+Si(v)→SiC2(v)
3)C(s)+2Si(v)→Si2C(v)
4)Si(v)+SiC2(v)→2SiC(s)
5)Si2C(v)→Si(v)+SiC(s)
1)的说明：由于原料容器30(Poly-SiC(s))被加热，因而Si原子(Si(v))通过热分解从SiC脱离。
2)和3)的说明：由于Si原子(Si(v))脱离而残留的C(C(s))通过与原料供给空间S2内的Si蒸气(Si(v))反应，变为Si2C或SiC2等并在原料供给空间S2内升华。
4)和5)的说明：所升华的Si2C或SiC2等由于温度梯度(和化学势差)而到达并扩散到SiC衬底10的平台16，并到达台阶15，从而继承底部的SiC衬底10的多型并生长(台阶流生长)。
根据本发明的实施方式的生长步骤中的生长环境的特征在于SiC-C平衡蒸气压环境。以下，对SiC-C平衡蒸气压环境和SiC-Si平衡蒸气压环境进行详细说明。另外，本说明书中的SiC-C平衡蒸气压环境和SiC-Si平衡蒸气压环境包括满足从理论热平衡环境导出的生长速度和生长温度之间的关系的近热平衡蒸气压环境。
SiC-Si平衡蒸气压环境是指SiC(固相)、Si(液相)和气相的三相处于平衡状态时的蒸气压环境。
换句话说，本说明书中的“SiC-Si蒸气压环境”是指当SiC(固相)和Si(液相)通过气相处于相平衡状态时的蒸气压环境。
SiC-Si平衡蒸气压环境例如是通过对原子数比Si/C超过1的准闭锁空间进行热处理而形成的。具体地，当在满足化学计量比1∶1的SiC制的原料容器30内配置了满足化学计量比1∶1的SiC衬底10和Si蒸气供给源(Si衬底、Si粒料等)的情况下，原料容器30内的原子数比Si/C超过1。
另外，本说明书中的“准闭锁空间”是指容器内能够抽真空、但能够将容器内产生的蒸气的至少一部分封入的空间。该准闭锁空间可以形成在原料容器30内或浸碳容器20内。
此外，SiC-C平衡蒸气压环境是指SiC(固相)、C(固相)和气相的三相处于平衡状态时的蒸气压环境。
换句话说，本说明书中的“SiC-C平衡蒸气压环境”是指当SiC(固相)和C(固相)通过气相处于相平衡状态时的蒸气压环境。
SiC-C平衡蒸气压环境例如是通过对原子数比Si/C为1以下的准闭锁空间进行热处理而形成的。具体地，当在满足化学计量比1∶1的SiC制的原料容器30内配置了满足化学计量比1∶1的SiC衬底10的情况下，原料容器30内的原子数比Si/C为1。此外，也可以配置C蒸气供给源(C粒料等)以将原子数比Si/C设定为1以下。
SiC-C平衡蒸气压环境的气相中的原子数比Si/C小于SiC-Si平衡蒸气压环境的气相中的原子数比Si/C。
在本方法中，在SiC原料与SiC衬底之间的蒸气压环境成为SiC-C平衡蒸气压环境的条件下，将多晶SiC(SiC原料)与单晶SiC(SiC衬底10)之间的蒸气压差(化学势差)或温度梯度用作生长驱动力，使SiC衬底10生长。
在此，在将SiC原料与SiC衬底之间的蒸气压差设定为生长量的情况下，可以通过以下的式1求出SiC的生长速度。
[式1]
Figure BDA0003049417150000161
在此，T为SiC原料侧的温度，mi为气相种(SixCy)的一个分子的质量，k为玻尔兹曼常数。
此外，P原料i-P衬底i是当原料气体处于过饱和状态并且作为SiC析出的生长量，并且设想SiC、Si2C、SiC2作为原料气体。
在本方法中，SiC-C平衡蒸气压环境可以通过配置Si原子供给源和C原子供给源以使原料供给空间S2内的原子数比Si/C为1来形成。而SiC-Si平衡蒸气压环境通过配置成使原料供给空间S2内的原子数比Si/C超过1来形成。
图7是示出使用根据本发明的SiC半导体衬底的制造方法进行生长得到的加热温度与生长速度之间的关系的曲线图。该曲线图的横轴是温度的倒数，纵轴是生长速度的对数表示。配置成使原料供给空间S2内的原子数比Si/C为1或小于1而进行生长得到的结果由○表示，并且配置成使原料供给空间S2内的原子数比Si/C超过1而进行生长得到的结果由×表示。
此外，在图7的曲线图中，SiC-Si平衡蒸气压环境中的SiC衬底生长的热力学计算结果由虚线(阿累尼乌斯图)表示，并且SiC-C平衡蒸气压环境中的SiC衬底生长的热力学计算结果由双点划线(阿累尼乌斯图)表示。
即，虚线是在SiC(固相)、Si(液相)和气相的三相处于平衡状态的蒸气压环境中以多晶SiC为原料使单晶SiC生长时的热力学计算结果。具体地，使用式1在以下的条件(i)～(iv)下进行热力学计算。(i)是体积恒定的SiC+Si系；(ii)生长驱动力是原料供给空间S2内的温度梯度和多晶SiC与单晶SiC之间的蒸气压差(化学势差)；(iii)原料气体为SiC、Si2C、SiC2；(iv)原料吸附到台阶15的吸附系数为0.001。
此外，双点划线是在SiC(固相)、C(固相)和气相的三相处于平衡状态的蒸气压环境中以多晶SiC为原料使单晶SiC生长时的热力学计算结果。具体地，使用式1在以下的条件(i)～(iv)下进行热力学计算。(i)是体积恒定的SiC+C系；(ii)生长驱动力是原料供给空间S2内的温度梯度和多晶SiC与单晶SiC之间的蒸气压差(化学势差)；(iii)原料气体为SiC、Si2C、SiC2；(iv)原料吸附到台阶15的吸附系数为0.001。
另外，在热力学计算中使用的各化学种类的数据采用JANAF热化学表的值。
图8的(a)是将SiC衬底10配置成使原料供给空间S2内的原子数比Si/C为1以下并且在1800℃下实施了外延生长的4H-SiC(0001)表面侧的SEM图像。即，是图7的○标记部位的一例，并且是使SiC衬底10在SiC-C平衡蒸气压环境下进行生长得到的表面的一例。在该表面中，例如，形成有平台宽度为40～200nm、台阶高度为3～14nm的台阶-平台结构，并且形成有台阶端的形状为锯齿形状的MSB。
另一方面，图8的(b)是将SiC衬底10配置成使原料供给空间S2内的原子数比Si/C超过1以下并且在1800℃实施了外延生长的4H-SiC(0001)表面侧的SEM图像。即，是图7的×标记部位的一例，并且是在SiC-Si平衡蒸气压环境下进行生长得到的表面的一例。在该表面中，形成有平台宽度为14nm、台阶高度为1.0nm(全单位晶格)的台阶-平台结构，并且未形成MSB。
另外，该台阶高度或平台宽度可以使用AFM或日本特开2015-179082号公报记载的SEM图像对比度的评价方法来确认。
(2)CVD法
CVD法是通过将SiC衬底10的温度加热至1400～1700℃并使用氢气作为载气供给SiH4气和C3H8气而在SiC衬底10上形成生长层13的方法。该CVD方法可以根据SiH4气和C3H8气的供给量控制生长环境中的原子数比Si/C。因此，可以在富含C环境下使SiC衬底10生长。另外，本说明书中的富C环境是指生长中的原料气体的原子数比Si/C为1以下。
在该CVD法中，在使SiC衬底在富含C环境下生长的情况下，可以获得如图8(a)所示的形成有MSB的表面。
<聚簇分解步骤>
聚簇分解步骤S30是分解形成在SiC半导体衬底14的表面处的MSB的步骤(参照图2)。在根据本发明的一实施方式的SiC半导体衬底的制造方法中，作为聚簇分解步骤S30，可以采用上述的Si蒸气压蚀刻法或升华法。此外，除了这些方法以外，只要是能够分解MSB的方法，就当然可以采用。
(1)硅蒸气压蚀刻法
通过在图4的由○标记和●标记表示的条件下实施利用Si蒸气压蚀刻法进行的蚀刻，可以分解在外延生长步骤S20中形成的MSB(参照图5的(a))。
(2)升华法
通过在图8的由×标记表示的条件下实施利用升华法进行的外延生长，可以分解在外延生长步骤S20中形成的MSB(参照图8的(b))。
这样，聚簇分解步骤S30可以通过采用接近升华法或Si蒸气压蚀刻法来分解在外延生长步骤S20中形成的MSB。另外，该聚簇分解步骤S30可以使用与应变层去除步骤S10或外延生长步骤S20相同的制造装置来执行，并且可以制造去除了MSB的SiC半导体衬底14。
<生长层中的BPD转换率>
图9是用于求出在外延生长步骤S20中从BPD转换为其他缺陷/位错(TED等)的转换率的方法的说明图。
图9的(a)示出了具有应变层11的SiC衬底10。在该阶段中，从主体层12到应变层11存在BPD。
图9的(b)示出了通过应变层去除步骤S10去除了应变层11得到的SiC衬底10。在该阶段中，在主体层12处存在BPD。
图9的(c)示出了通过外延生长步骤S20使生长层13进行生长得到的SiC半导体衬底14。在该步骤中存在于主体层12处的BPD以一定的概率被转换为TED。在此，除非进行100％转换，否则TED和BPD在生长层13的表面处混合存在。
图9的(d)示出了针对外延生长步骤S20之后的SiC半导体衬底14使用KOH溶解蚀刻法来确认生长层13中的缺陷的状况。该KOH溶解蚀刻法是将SiC衬底浸入加热至约500℃的溶解盐(KOH等)中，在位错或缺陷部分处形成蚀刻坑，并且根据该蚀刻坑的尺寸和形状判别位错的种类的方法。通过该方法，获得在外延生长步骤S20之后在生长层13中传播的BPD的数量。
图9的(e)示出了在KOH溶解蚀刻法之后去除生长层13的状况。在本方法中，在通过机械抛光、CMP等平坦化至刻蚀坑的深度之后，通过Si蒸气压蚀刻法去除生长层13，使主体层12露出。
图9的(f)示出了针对去除了生长层13得到的主体层12使用KOH溶解蚀刻法来确认主体层12中的缺陷的状况。通过该方法，获得在生长层13正下方的主体层12处存在的BPD的数量。
通过按图9所示的一系列的顺序将图9的(d)中的生长层13中传播的BPD的数量与图9的(f)中的主体层12的表面处存在的BPD的数量进行比较，可以在外延生长步骤S20中获得从BPD转换成其他缺陷/位错的BPD转换率。
根据本发明的SiC半导体衬底的制造方法，通过包括用于去除导入到SiC衬底10的表面的应变层11的应变层去除步骤S10和用于使SiC衬底10在SiC-C平衡蒸气压环境下生长的外延生长步骤S20，可以提高生长层13中的BPD转换率。
此外，根据本发明的SiC半导体衬底的制造方法，外延生长步骤S20通过使未形成有MSB的SiC衬底10外延生长，可以将生长层13中的BPD转换率设定为约100％。
此外，根据本发明的SiC半导体衬底的制造方法，在外延生长步骤S20之后，还包括用于使MSB分解的聚簇分解步骤S30。由此，可以提供用于抑制在成为耐压层的外延层的表面处发生由台阶聚簇引起的缺陷的SiC半导体衬底14。此外，可以提供去除了对MOSFET的工作性能和可靠性产生致命影响的MSB的SiC半导体衬底14。
此外，根据本发明的SiC半导体衬底的制造方法，通过包括用于使SiC衬底10在SiC-C平衡蒸气压环境下生长的外延生长步骤S20，可以提高生长层13中的BPD转换率。
此外，根据本发明的SiC半导体衬底的制造方法，所述外延生长步骤使平台宽度小于40nm的所述SiC衬底外延生长。这样，通过使平台宽度小于40nm的所述SiC衬底在SiC-C平衡蒸气压环境下生长，可以使所述SiC衬底的平台宽度增大的同时进行生长。
此外，本发明是在一种包括用于使单晶SiC在SiC衬底10处进行生长的外延生长步骤S20的SiC半导体衬底的制造方法中包括用于在SiC衬底10的平台宽度W增大的条件下进行生长的外延生长步骤的、用于减少SiC半导体衬底的基面位错的方法。
此外，本发明是在一种包括用于使单晶SiC在SiC衬底10处进行生长的外延生长步骤S20的SiC半导体衬底的制造方法中包括用于使所述SiC衬底10在SiC-C平衡蒸气压环境下外延生长的外延生长步骤的、用于减少SiC半导体衬底的基面位错的方法。
[SiC半导体衬底]
本发明的一实施方式的SiC半导体衬底14包括具有BPD的主体层12和用于将BPD转换为除BPD以外的位错/缺陷的生长层13，并且生长层13中的BPD的转换率为约100％。具体地，所述转换率大于99.95％，优选为99.96％以上，更优选为99.97％以上，更优选为99.98％以上，更优选为99.99％以上。
即，SiC半导体衬底14由于存在于主体层12处的BPD在外延生长步骤S20中被转换成其他位错/缺陷，因而具有在表面处不存在BPD的生长层13。
具体地，在SiC半导体衬底14中，主体层12的BPD密度为2000个/cm2以上，并且生长层13的表面的BPD密度小于1个/cm2。
例如，在本发明的SiC半导体衬底14中，在10mm×5mm的面积时，主体层12的表面的BPD的个数为1200个以上，并且生长层13的表面的BPD的个数为0。
即，在SiC半导体衬底14中，主体层12的BPD密度为2400个/cm2以上，并且生长层13的表面的BPD密度为0个/cm2。
本发明的另一实施方式的SiC半导体衬底14包括具有BPD的主体层12和用于将BPD转换成BPD以外的生长层13，并且该生长层13中的BPD转换率大于99.5％。
具体地，在SiC半导体衬底14中，主体层12的BPD密度为1000个/cm2以上，并且生长层13的表面的BPD密度小于5个/cm2。
例如，在本发明的另一实施方式的SiC半导体衬底14中，在10mm×5mm的面积时，主体层12的表面的BPD的个数为669个以上，并且生长层13的表面的BPD的个数为2个以下。即，在SiC半导体衬底14中，主体层12的BPD密度为1338个/cm2以上，并且生长层13的表面的BPD密度为4个/cm2。
本发明的另一实施方式的SiC半导体衬底14包括具有BPD的主体层12和用于将BPD转换成BPD以外的生长层13，并且该生长层13中的BPD转换率大于95％。
具体地，在SiC半导体衬底14中，主体层12的BPD密度为2000个/cm2以上，并且生长层13的表面的BPD密度为100个/cm2以下。
此外，在SiC半导体衬底14中，主体层12的BPD密度为1000个/cm2以上，并且生长层13的表面的BPD密度为50个/cm2以下。
此外，在SiC半导体衬底14中，主体层12的BPD密度为500个/cm2以上，并且生长层13的表面的BPD密度为25个/cm2以下。
此外，在SiC半导体衬底14中，主体层12的BPD密度为100个/cm2以上，并且生长层13的表面的BPD密度为5个/cm2以下。
例如，在本发明的另一实施方式的SiC半导体衬底14中，在10mm×5mm的面积时，主体层12的表面的BPD的个数为1200个以上，并且生长层13的表面的BPD的个数为0。即，在SiC半导体衬底14中，主体层12的BPD密度为2400个/cm2以上，并且生长层13的表面的BPD密度为0个/cm2。
此外，在本发明的另一实施方式的SiC半导体衬底14中，在10mm×5mm的面积时，主体层12的表面的BPD的个数为669个以上，并且生长层13的表面的BPD的个数为2个。即，在SiC半导体衬底14中，主体层12的BPD密度为1338个/cm2以上，并且生长层13的表面的BPD密度为4个/cm2。
例如，在本发明的另一实施方式的SiC半导体衬底14中，在10mm×5mm的面积时，主体层12的表面的BPD的个数为276个以上，并且生长层13的表面的BPD的个数为12个。即，在SiC半导体衬底14中，主体层12的BPD密度为552个/cm2以上，并且生长层13的表面的BPD密度为24个/cm2以下。
例如，在本发明的另一实施方式的SiC半导体衬底14中，在10mm×5mm的面积时，主体层12的表面的BPD的个数为62个以上，并且生长层13的表面的BPD的个数为2。即，在SiC半导体衬底14中，主体层12的BPD密度为124个/cm2以上，并且生长层13的表面的BPD密度为4个/cm2以下。
根据本发明的SiC半导体衬底，主体层12的表面排列有一个单位晶格高度的台阶15。即，如图(a)所示，其特征在于，在排列有1nm(一个单位晶格)高度的台阶15的表面处进行外延生长。该主体层12的台阶高度或平台宽度可以利用SiC半导体衬底14的截面SEM图像等来确认。
这样，在主体层12的表面处布置有相同高度的台阶15，从而可以使生长层13中的BPD的转换率大于99.95％。
此外，根据本发明的SiC半导体衬底，生长层13的表面排列有一个单位晶格高度的台阶15。该台阶高度和平台宽度可以使用AFM或日本特开2015-179082号公报记载的SEM图像对比度的评价方法来确认。此外，也可以使用升华法或CVD法等在该生长层13上进一步形成成为耐压层的外延层。
[SiC半导体衬底的制造装置]
以下，参照图1对根据本发明的SiC半导体衬底的制造装置进行详细说明。根据本实施方式的制造装置包括：具有Si蒸气压空间S1的浸碳容器20；具有原料供给空间S2的原料容器30；以及能够加热原料供给空间S2的高温真空炉40。另外，在相同实施方式中，对与上述的SiC半导体衬底及其制造方法基本相同的构成要素赋予相同的附图标记并且简化其说明。
原料供给空间S2具有Si原子供给源和C原子供给源，并且Si原子供给源和所述碳原子供给源配置成使原料供给空间S2内的原子数比Si/C为1以下。由此，可以在原料供给空间S2内形成SiC-C平衡蒸气压环境以使SiC衬底10生长。
高温真空炉40包括：主加热室41；预加热室42；以及能够将浸碳容器20从预加热室42移动到主加热室41的移动装置43(移动台)。主加热室41可以将SiC衬底10加热到1000℃以上2300℃以下的温度。预加热室42是用于在利用主加热室41加热SiC衬底10之前对其进行预加热的空间。
主加热室41连接有真空形成用阀44、惰性气体注入用阀45和真空计46。真空形成用阀44与用于对主加热室41内部进行排气并抽真空的抽真空泵连接，并且可以调整主加热室41内的真空度。此外，惰性气体注入用阀45可以将惰性气体(例如，Ar等)导入到主加热室41内并调整其压力。真空计46可以测量主加热室41内的真空度。
此外，在主加热室41的内部配备有加热器47。而且，在主加热室41的侧壁和顶板处固定有热反射金属板(未图示)，并且该热反射金属板构成为将加热器47的热量朝主加热室41的大致中央部反射。
由此，可以将SiC衬底10加热并升温到1000℃以上2300℃以下的温度。另外，作为加热器47，例如可以使用电阻加热式的加热器或高频感应加热式的加热器。
预加热室42与主加热室41连接，并且构成为能够通过移动装置43移动浸碳容器20。由此，原料供给空间S2从主加热室41被输送到预加热室42，或者从预加热室42被输送到主加热室41。
另外，该预加热室42未设置有主加热室41那样的加热器47，并且利用主加热室41的余热来升温。例如，在主加热室41为2000℃的情况下，预加热室42构成为升温到约1000℃，并且可以进行浸碳容器20等的除气处理。
此外，由于主加热室41与预加热室42之间的输送通过移动装置43在最短约1分钟内完成，因而可以实现以1～1000℃/min的升温/降温。由于可以这样进行急速升温和急速降温，因而可以观察到在升温中和降温中不具有低温生长历史的表面形状，这在现有装置中是难以实现的。
此外，在图5中，在主加热室41的下方处配置有预加热室42，但不限于此，可以在任意方向上设置。
移动装置43是配置浸碳容器20的台，并且从与该浸碳容器20的接触部散发微小的热量。由此，在浸碳容器20内或在原料供给空间S2内产生温度梯度，并且该温度梯度成为SiC衬底10的生长驱动力。如图5所示，在从下方支撑浸碳容器20的情况下，设置有温度梯度，使得温度朝浸碳容器20的底面方向(自上而下)下降。
另外，该温度梯度可以通过改变移动装置43的设计而在任意方向上设置，例如，在移动装置43采用悬挂式等的情况下，热量在上方向上散发，因而温度梯度设置为温度朝浸碳容器20的顶面方向(自下而上)下降的少量的温度梯度。
根据本发明的SiC半导体衬底的制造装置，原料容器30配置在形成有Si蒸气压环境的Si蒸气压空间S1内。这样，在Si蒸气压空间S1内配置有原料供给空间S2，并且通过Si蒸气压空间S1将原料供给空间S2内部进行排气(抽真空)，从而可以抑制Si原子从原料供给空间S2内减少。由此，可以在原料供给空间S2内长时间保持对生长优选的原子数比Si/C。
即，在从原料供给空间S2直接排气的情况下，Si原子从上容器31和下容器32的嵌合部位(间隙33)被排气。在该情况下，原料供给空间S2内的原子数比Si/C显著减少，从而不能保持适于生长的环境。
另一方面，当通过Si蒸气压环境的Si蒸气压空间S1将原料容器30内部进行排气的情况下，可以抑制Si原子从原料供给空间S2被排气并保持原料供给空间S2内的原子数比Si/C。
实施例
以下，通过实施例更详细地说明本发明，但是本发明不限于这些实施例。
在表1所示的条件下制造了实施例1～4和比较例1的SiC半导体衬底。另外，在这些实施例和比较例中使用的SiC衬底10的应变层11的深度通过SEM-EBSD确认为约5μm。此外，所使用的浸碳容器20的尺寸为直径160mm×高度60mm，并且原料容器30的尺寸为直径60mm×高度4mm。
另外，作为平台宽度W(包括平台宽度W1和平台宽度W2)的值，绘制垂直于所拍摄的SEM图像的台阶15的直线，并且计算存在于该直线上的台阶15的数量，从而采用平台宽度的平均值(平台宽度W＝直线长度/直线上的台阶数量)。
此外，台阶高度使用AFM来测量。
[表1]
Figure BDA0003049417150000241
Figure BDA0003049417150000251
Figure BDA0003049417150000261
实施例1使用Si蒸气压蚀刻法在未形成有MSB的条件下去除应变层11(应变层去除步骤S10)，并且使用升华法在SiC-C平衡蒸气压环境下生长(外延生长步骤S20)。结果，生长层13的BPD转换率为100％。此时，外延生长步骤S20之前的平台宽度W1为14nm，外延生长步骤S20之后的平台宽度W2为55nm(平台宽度增减率＝292.86％)。
实施例2使用硅蒸气压蚀刻法在形成有MSB的条件下去除应变层11(应变层去除步骤S10)，并且在与实施例1相同的条件下(在SiC-C平衡蒸气压环境下)生长(外延生长步骤S20)。结果，生长层13的BPD转换率为99.7％。此时，外延生长步骤S20之前的平台宽度W1为26nm，外延生长步骤S20之后的平台宽度W2为40nm(平台宽度增减率＝53.85％)。
另外，从该结果可以看出，当在外延生长之前的SiC衬底10的表面处形成有MSB的情况下，与实施例1相比较，BPD转换率低下。
实施例3不执行用于去除应变层11的应变层去除步骤S10，并且在与实施例1和实施例2相同的条件下(在SiC-C平衡蒸气压环境下)生长(外延生长步骤S20)。结果，生长层13的BPD转换率为95.65％。此时，外延生长步骤S20之前的平台宽度W1为7nm，外延生长步骤S20之后的平台宽度W2为45nm(平台宽度增减率＝542.86％)。
从该结果可以看出，通过包括用于使SiC衬底10在SiC-C平衡蒸气压环境下生长的外延生长步骤S20，生长层13的BPD转换率达到95％以上。此外，可以看出，当在外延生长之前的SiC衬底10处残留有应变层11的情况下，与实施例1和实施例2相比较，BPD转换率低下。
实施例4在形成有MSB的条件下去除应变层11(应变层去除步骤S10)，并且在与实施例1和实施例2相同的条件下(在SiC-C平衡蒸气压环境下)生长(外延生长步骤S20)。结果，生长层13的BPD转换率为96.77％。此时，外延生长步骤S20之前的平台宽度W1为50nm，外延生长步骤S20之后的平台宽度W2为48nm(平台宽度增减率＝-4.00％)。
从该结果可以看出，通过包括用于使SiC衬底10在SiC-C平衡蒸气压环境下生长的外延生长步骤S20，生长层13的BPD转换率达到95％以上。此外，可以看出，在外延生长步骤S20中，当在SiC衬底的平台宽度增大的条件下不进行生长的情况下，与实施例1和实施例2相比较，BPD转换率低下。
根据实施例1，可以制造这样的SiC半导体衬底14：在10mm×5mm的面积时，主体层12的表面的BPD的个数为1200个，生长层13的表面的BPD的个数为0个。
即，根据实施例1，可以制造这样的SiC半导体衬底14：主体层12的表面的BPD密度为2400个/cm2，生长层13的表面的BPD密度为0个/cm2。
换句话说，根据实施例1，可以制造这样的SiC半导体衬底14：主体层12的表面的BPD密度为2000个/cm2以上，生长层13的表面的BPD密度小于1个/cm2。
根据实施例2，可以制造这样的SiC半导体衬底14：在10mm×5mm的面积时，主体层12的表面的BPD的个数为669个，生长层13的表面的BPD的个数为2个。
即，根据实施例2，可以制造这样的SiC半导体衬底14：主体层12的表面的BPD密度为1338个/cm2，生长层13的表面的BPD密度为4个/cm2。
换句话说，根据实施例2，可以制造这样的SiC半导体衬底14：主体层12的表面的BPD密度为1000个/cm2以上，生长层13的表面的BPD密度小于25个/cm2。
根据实施例3，可以制造这样的SiC半导体衬底14：在10mm×5mm的面积时，主体层12的表面的BPD的个数为276个，生长层13的表面的BPD的个数为12个。
即，根据实施例3，可以制造这样的SiC半导体衬底14：主体层12的表面的BPD密度为552个/cm2，生长层13的表面的BPD密度为24个/cm2。
换句话说，根据实施例3，可以制造这样的SiC半导体衬底14：主体层12的表面的BPD密度为500个/cm2，生长层13的表面的BPD密度小于25个/cm2。
根据实施例4，可以制造这样的SiC半导体衬底14：在10mm×5mm的面积时，主体层12的表面的BPD的个数为62个，生长层13的表面的BPD的个数为2个。
即，根据实施例4，可以制造这样的SiC半导体衬底14：主体层12的表面的BPD密度为552个/cm2，生长层13的表面的BPD密度为4个/cm2。
换句话说，根据实施例4，可以制造这样的SiC半导体衬底14：主体层12的表面的BPD密度为100个/cm2，生长层13的表面的BPD密度为5个/cm2。
另外，在实施例2的应变层去除步骤S10中，通过导入10000Pa的Ar气而形成MSB，而在该比较例2的应变层去除步骤S10中，通过在硅化钽层处采用TaSi2而形成MSB。
比较例1与实施例1同样，在未形成有MSB的条件下去除应变层11(应变层去除步骤S10)，并且使用升华法在SiC-Si平衡蒸气压环境下生长(外延生长步骤S20)。另外，该SiC-Si平衡蒸气压环境是通过在原料供给空间S2内配置Si衬底而形成的。结果，生长层13的BPD转换率为93.24％。
从该结果可以看出，当在SiC-Si平衡蒸气压环境下生长的情况下，与实施例1～4相比较，BPD转换率低下。
此外，本发明人等通过对BPD转换率有无规律性进行积极探讨和实验之后发现，如图11所示，BPD转换率与外延生长之前和外延生长之后的平台宽度W的增减率(平台宽度增大率)有很大关系。
图11是在横轴上绘制平台宽度增大率((生长前的平台宽度W2-生长后的平台宽度W1)/生长后的平台宽度W1)并在纵轴上绘制了BPD转换率的曲线图。该图11所示的曲线图示出了使去除了应变层11的具有不同的平台宽度W1的多个SiC衬底10在1700℃、1800℃、1900℃中任一生长温度下且在SiC-Si平衡蒸气压环境下或SiC-C平衡蒸气压环境下生长3μm得到的多个实验结果。
根据该结果，在平台宽度增大率大于0的情况下，即，在使去除了应变层11的SiC衬底10在外延生长中平台宽度W增大的条件下生长的情况下，BPD转换率为99.00％以上。
即，根据本发明的SiC半导体衬底的制造方法，通过包括用于去除SiC衬底10的应变层11的应变层去除步骤S10和用于在SiC衬底10的平台宽度增大的条件下进行生长的外延生长步骤S20，可以减小生长层13中的BPD密度。而且，通过在富含C的环境下使未形成有MSB的SiC衬底10外延生长，可以将BPD转换率设定为100％。
另外，在外延生长步骤S20中，在使SiC衬底10在SiC-C平衡蒸气压环境下生长的情况下，形成有平台宽度W2为40～200nm、台阶高度为3～14nm的台阶-平台结构。因此，外延生长步骤S20之前的SiC衬底10的平台宽度W1优选小于40nm，更优选小于30nm，还更优选小于20nm，再优选小于15nm，还再优选为14nm。
附图标记说明
S10 应变层去除步骤 S20 外延生长步骤
S30 聚簇分解步骤 10 SiC衬底
11 应变层 12 主体层
13 生长层 14 SiC半导体衬底
15 台阶 16 平台
20 浸碳容器 30 原料容器
40 高温真空炉 41 主加热室
42 预加热室 43 移动装置
S1 Si蒸气压空间 S2 原料供给空间
BPD 基面位错 MSB 宏台阶聚簇
W 平台宽度

Claims (28)

1.一种SiC半导体衬底的制造方法，其包括：
应变层去除步骤，用于去除SiC衬底的应变层；和
外延生长步骤，用于在所述SiC衬底的平台宽度增大的条件下进行生长。
2.根据权利要求1所述的SiC半导体衬底的制造方法，其中，所述外延生长步骤是在SiC-C平衡蒸气压环境下进行生长。
3.根据权利要求1或2所述的SiC半导体衬底的制造方法，其中，所述外延生长步骤配置Si原子供给源和C原子供给源来进行生长，使得原料供给空间内的原子数比Si/C为1以下。
4.根据权利要求1所述的SiC半导体衬底的制造方法，其中，所述外延生长步骤使用CVD法来使所述SiC衬底在富含C的环境下生长。
5.根据权利要求1至4任一项所述的SiC半导体衬底的制造方法，其中，所述外延生长步骤使未形成有宏台阶聚簇的SiC衬底生长。
6.根据权利要求1至5任一项所述的SiC半导体衬底的制造方法，其中，所述外延生长步骤当使偏离方向为<11-20>的SiC衬底生长时，在形成有台阶端形状为锯齿形的宏台阶聚簇的生长条件下进行外延生长。
7.根据权利要求1至6任一项所述的SiC半导体衬底的制造方法，其中，所述外延生长步骤在1600℃以上的温度进行。
8.根据权利要求1至7任一项所述的SiC半导体衬底的制造方法，其中，在所述外延生长步骤之后，还包括分解宏台阶聚簇的聚簇分解步骤。
9.一种SiC半导体衬底，其包括：
主体层，具有基面位错；和
生长层，用于将所述基面位错转换为基面位错以外，
其中，所述生长层中的所述基面位错的转换率大于99.95％。
10.根据权利要求9所述的SiC半导体衬底，其中，所述主体层的表面排列有一个单位晶格高度的台阶。
11.一种SiC半导体衬底的制造装置，包括：
原料供给空间，用于向SiC衬底供给Si原子和C原子并使其生长；和
高温真空炉，能够加热所述原料供给空间，
其中，所述原料供给空间具有Si原子供给源和C原子供给源，
所述Si原子供给源和所述C原子供给源配置成使所述原料供给空间内的原子数比Si/C为1以下。
12.根据权利要求11所述的SiC半导体衬底，还包括形成有Si蒸气压环境的Si蒸气压空间，
其中，所述原料供给空间通过所述Si蒸气压空间被排气。
13.根据权利要求12所述的SiC半导体衬底的制造装置，包括：
原料容器，具有所述原料供给空间；和
浸碳容器，具有所述Si蒸气压空间。
14.根据权利要求11至13任一项所述的SiC半导体衬底的制造装置，其中，在所述原料供给空间内设置有温度向着所述SiC衬底下降的温度梯度。
15.根据权利要求11至14任一项所述的SiC半导体衬底的制造装置，其中，所述高温真空炉具有：
主加热室，能够加热所述原料供给空间；
预加热室，连接到所述主加热室；以及
移动装置，用于使所述原料供给空间移动，
其中，所述移动装置构成为能够在所述主加热室和所述预加热室之间移动。
16.一种用于减少SiC半导体衬底的基面位错的方法，包括用于在SiC衬底的平台宽度增大的条件下进行生长的外延生长步骤。
17.一种用于减少SiC半导体衬底的基面位错的方法，包括用于使SiC衬底在SiC-C平衡蒸气压环境下外延生长的外延生长步骤。
18.根据权利要求16或17所述的用于减少SiC半导体衬底的基面位错的方法，其中，所述外延生长步骤是在平台宽度小于40nm的所述SiC衬底外延生长。
19.根据权利要求16～18任一项所述的用于减少SiC半导体衬底的基面位错的方法，其中，所述外延生长步骤配置Si原子供给源和C原子供给源来进行生长，使得原料供给空间内的原子数比Si/C为1以下。
20.根据权利要求16～19任一项所述的用于减少SiC半导体衬底的基面位错的方法，其中，所述外延生长步骤使未形成有宏台阶聚簇的SiC衬底生长。
21.一种SiC半导体衬底的制造方法，包括用于使SiC衬底在SiC-C平衡蒸气压环境下生长的外延生长步骤。
22.根据权利要求21所述的SiC半导体衬底的制造方法，其中，所述外延生长步骤在平台宽度小于40nm的所述SiC衬底外延生长。
23.根据权利要求21或22所述的SiC半导体衬底的制造方法，其中，所述外延生长步骤配置Si原子供给源和C原子供给源来进行生长，使得原料供给空间内的原子数比Si/C为1以下。
24.根据权利要求21～23任一项所述的SiC半导体衬底的制造方法，其中，所述外延生长步骤使未形成有宏台阶聚簇的SiC衬底生长。
25.一种SiC半导体衬底，其包括：
主体层，具有基面位错；和
生长层，用于将所述基面位错转换为基面位错以外，
其中，所述主体层的表面的基面位错的密度为2000个/cm2以上，并且所述生长层的表面的基面位错的密度为100个/cm2以下。
26.一种SiC半导体衬底，包括：
主体层，具有基面位错；和
生长层，用于将所述基面位错转换为基面位错以外，
其中，所述主体层的表面的基面位错的密度为2000个/cm2以上，并且所述生长层的表面的基面位错的密度小于1个/cm2。
27.一种SiC半导体衬底，包括：
主体层，具有基面位错；和
生长层，用于将所述基面位错转换为基面位错以外，
其中，所述主体层的表面的基面位错的密度为2000个/cm2以上，并且所述生长层的表面的基面位错的密度为0个/cm2。
28.一种SiC半导体衬底，其使用根据权利要求1至8和21至23任一项所述的制造方法来制造。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113668052A (zh) * 2021-08-13 2021-11-19 厦门大学 非平衡条件下化学势调控生长单体的SiC台阶流快速生长方法
CN114174565A (zh) * 2019-03-05 2022-03-11 学校法人关西学院 SiC外延衬底的制造方法及其制造装置
CN114207195A (zh) * 2019-03-05 2022-03-18 学校法人关西学院 SiC衬底的制造方法及其制造装置和减少SiC衬底的宏观台阶聚束的方法
CN114430781A (zh) * 2019-08-06 2022-05-03 学校法人关西学院 SiC籽晶及其制造方法、使该SiC籽晶进行生长而得到的SiC晶锭及其制造方法、以及由该SiC晶锭制造的SiC晶片、具有外延膜的SiC晶片及它们的制造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4239112A4 (en) * 2020-10-28 2024-07-17 Kwansei Gakuin Educational Found HEAT TREATMENT ENVIRONMENT EVALUATION METHOD AND SILICON CARBIDE SUBSTRATE
WO2023058493A1 (ja) 2021-10-05 2023-04-13 学校法人関西学院 エピタキシャル層のキャリア濃度を均一化する方法及びそれらの方法により作製された構造
JPWO2023058492A1 (zh) 2021-10-05 2023-04-13
WO2023058491A1 (ja) 2021-10-05 2023-04-13 学校法人関西学院 炭化ケイ素の積層欠陥を低減する方法及びその方法により作製された構造
WO2024034448A1 (ja) * 2022-08-09 2024-02-15 学校法人関西学院 フォトルミネッセンス測定におけるバックグラウンドの発光強度のバラツキを抑制する方法及び半導体基板の評価方法
WO2024057845A1 (ja) * 2022-09-13 2024-03-21 住友電気工業株式会社 炭化珪素基板、炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004193631A (ja) * 2004-03-19 2004-07-08 Matsushita Electric Ind Co Ltd 炭化珪素薄膜の製造方法
US20040237879A1 (en) * 2001-06-04 2004-12-02 Tadaaki Kaneko Single crystal silicon carbide and method for producing the same
JP2008108824A (ja) * 2006-10-24 2008-05-08 Matsushita Electric Ind Co Ltd 炭化珪素半導体素子およびその製造方法
JP2008205296A (ja) * 2007-02-21 2008-09-04 Matsushita Electric Ind Co Ltd 炭化珪素半導体素子及びその製造方法
JP2011219298A (ja) * 2010-04-07 2011-11-04 Nippon Steel Corp 炭化珪素エピタキシャル膜の製造方法
US20160118257A1 (en) * 2013-06-13 2016-04-28 Kwansei Gakuin Educational Foundation Method for treating surface of silicon-carbide substrate
WO2017018533A1 (ja) * 2015-07-29 2017-02-02 新日鐵住金株式会社 エピタキシャル炭化珪素単結晶ウェハの製造方法
JP2017059670A (ja) * 2015-09-16 2017-03-23 ローム株式会社 ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造装置、ＳｉＣエピタキシャルウェハの製造方法、および半導体装置
WO2017188381A1 (ja) * 2016-04-28 2017-11-02 学校法人関西学院 気相エピタキシャル成長方法及びエピタキシャル層付き基板の製造方法
JP2018113303A (ja) * 2017-01-10 2018-07-19 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7018554B2 (en) 2003-09-22 2006-03-28 Cree, Inc. Method to reduce stacking fault nucleation sites and reduce forward voltage drift in bipolar devices
WO2014125508A1 (en) 2013-02-12 2014-08-21 Massimo Papucci Method for the production of semifinished textile products for felt like hats, hats and semifinished products so obtained
WO2014125550A1 (ja) 2013-02-13 2014-08-21 三菱電機株式会社 ＳｉＣエピタキシャルウエハの製造方法
US10241564B2 (en) 2013-06-07 2019-03-26 Seiko Epson Corporation Electronic apparatus and method of detecting tap operation
JP6525189B2 (ja) 2014-02-28 2019-06-05 学校法人関西学院 走査型電子顕微鏡用標準試料、その製造方法、走査型電子顕微鏡の評価方法、及びＳｉＣ基板の評価方法。
JP2017071525A (ja) 2015-10-06 2017-04-13 住友電気工業株式会社 半導体積層体の製造方法
CN110431654B (zh) * 2017-03-22 2023-07-21 丰田通商株式会社 改性SiC晶片的制造方法、附有外延层的SiC晶片、其制造方法、及表面处理方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040237879A1 (en) * 2001-06-04 2004-12-02 Tadaaki Kaneko Single crystal silicon carbide and method for producing the same
JP2004193631A (ja) * 2004-03-19 2004-07-08 Matsushita Electric Ind Co Ltd 炭化珪素薄膜の製造方法
JP2008108824A (ja) * 2006-10-24 2008-05-08 Matsushita Electric Ind Co Ltd 炭化珪素半導体素子およびその製造方法
JP2008205296A (ja) * 2007-02-21 2008-09-04 Matsushita Electric Ind Co Ltd 炭化珪素半導体素子及びその製造方法
JP2011219298A (ja) * 2010-04-07 2011-11-04 Nippon Steel Corp 炭化珪素エピタキシャル膜の製造方法
US20160118257A1 (en) * 2013-06-13 2016-04-28 Kwansei Gakuin Educational Foundation Method for treating surface of silicon-carbide substrate
WO2017018533A1 (ja) * 2015-07-29 2017-02-02 新日鐵住金株式会社 エピタキシャル炭化珪素単結晶ウェハの製造方法
JP2017059670A (ja) * 2015-09-16 2017-03-23 ローム株式会社 ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造装置、ＳｉＣエピタキシャルウェハの製造方法、および半導体装置
WO2017188381A1 (ja) * 2016-04-28 2017-11-02 学校法人関西学院 気相エピタキシャル成長方法及びエピタキシャル層付き基板の製造方法
JP2018113303A (ja) * 2017-01-10 2018-07-19 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114174565A (zh) * 2019-03-05 2022-03-11 学校法人关西学院 SiC外延衬底的制造方法及其制造装置
CN114207195A (zh) * 2019-03-05 2022-03-18 学校法人关西学院 SiC衬底的制造方法及其制造装置和减少SiC衬底的宏观台阶聚束的方法
CN114430781A (zh) * 2019-08-06 2022-05-03 学校法人关西学院 SiC籽晶及其制造方法、使该SiC籽晶进行生长而得到的SiC晶锭及其制造方法、以及由该SiC晶锭制造的SiC晶片、具有外延膜的SiC晶片及它们的制造方法
CN114430781B (zh) * 2019-08-06 2024-04-30 学校法人关西学院 SiC籽晶、SiC晶锭、SiC晶片及它们的制造方法
CN113668052A (zh) * 2021-08-13 2021-11-19 厦门大学 非平衡条件下化学势调控生长单体的SiC台阶流快速生长方法

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