CN117529112A - 三维非易失性存储器件 - Google Patents

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朴珠用
赵栢衡
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Abstract

一种非易失性存储器件包括第一半导体层和第二半导体层。第一半导体层包括：存储单元，电连接到位线和字线，每一条位线沿第一方向延伸，每一条字线沿第二方向延伸并沿竖直方向堆叠；字线焊盘，分别对应于字线并以阶梯形布置；以及字线接触部，分别电连接到字线焊盘。第二半导体层包括：传输晶体管，分别电连接到字线接触部以在竖直方向上分别与字线焊盘重叠。每一个字线焊盘具有在第一方向上的第一宽度和在第二方向上的第二宽度。每一个传输晶体管具有在第一方向上的第一间距和在第二方向上的第二间距。

Description

三维非易失性存储器件
相关申请的交叉引用
本申请基于并要求于2022年8月5日向韩国知识产权局提交的韩国专利申请No.10-2022-0098125的优先权，该申请的公开内容通过引用整体并入本文。
技术领域
本发明构思涉及存储器件，更具体地涉及三维非易失性存储器件。
背景技术
存储器件是可以用于存储数据的器件。存储器件可以分类为易失性存储器件或非易失性存储器件。为了满足高容量和小型化的需要，非易失性存储器件可以设计为三维存储器件，在三维存储器件中，存储单元阵列和***电路沿竖直方向布置。为了实现高容量的非易失性存储器件，随着堆叠在衬底上的字线数量的增加，连接到字线的传输晶体管的数量会增加。因此，用于字线与传输晶体管之间的连接的连接布线的数量、长度和复杂性可能增加，并且由于此，存储器件的可靠性可能由于连接布线之间的耦接缺陷而降低。
发明内容
一种非易失性存储器件包括第一半导体层，该第一半导体层包括：多个存储单元，电连接到多条位线和多条字线，每一条位线沿第一方向延伸，每一条字线沿第二方向延伸并沿竖直方向堆叠。分别对应于多条字线的多个字线焊盘以阶梯形布置。多个字线接触部分别电连接到多个字线焊盘。包括多个传输晶体管的第二半导体层分别电连接到多个字线接触部，并且在竖直方向上分别与多个字线焊盘重叠。多个字线焊盘中的每一个具有在第一方向上的第一宽度和在第二方向上的第二宽度，并且多个传输晶体管中的每一个具有在第一方向上的第一间距和在第二方向上的第二间距。
一种非易失性存储器件包括在第一方向上彼此相邻的上存储块和下存储块。多个上字线焊盘电连接到上存储块并且以阶梯形在第二方向上与上存储块相邻布置。多个下字线焊盘电连接到下存储块并且以阶梯形在第二方向上与下存储块相邻布置。多个上字线接触部分别电连接到多个上字线焊盘。多个下字线接触部分别电连接到多个下字线焊盘。多个上传输晶体管分别电连接到多个上字线接触部，并且在竖直方向上分别与多个上字线焊盘重叠。多个下传输晶体管分别电连接到多个下字线接触部，并且在竖直方向上分别与多个下字线焊盘重叠。多个上字线焊盘和多个下字线焊盘在第二方向上具有相同的宽度，并且多个上传输晶体管和多个下传输晶体管中的每一个在第二方向上具有相同的间距。
一种非易失性存储器件包括：多个存储单元，电连接到多条位线和多条字线，每一条位线沿第一方向延伸，每一条字线沿第二方向延伸并沿竖直方向堆叠。分别对应于多条字线的多个字线焊盘以阶梯形布置。多个字线接触部分别电连接到多个字线焊盘。多个传输晶体管分别电连接到多个字线接触部，并且在竖直方向上分别与多个字线焊盘重叠。多个字线焊盘在第二方向上具有相同的宽度，并且多个字线接触部和多个传输晶体管中的每一个在第二方向上具有第一间距。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解实施例，在附图中：
图1是示出了根据实施例的存储器件的框图；
图2是示出了根据实施例的存储器件的结构的透视图；
图3是示出了根据实施例的存储单元阵列的透视图；
图4是示出了根据实施例的行解码器、传输晶体管电路和存储块的示意图；
图5是示出了根据实施例的传输晶体管电路和第一存储块的电路图；
图6是示出了根据实施例的存储器件的透视图；
图7A和图7B各自示出了根据实施例的字线焊盘结构；
图8是示出了根据实施例的图6的存储器件的平面图；
图9A是根据实施例的图6的存储器件在第二方向上的侧视图；
图9B是根据实施例的图6的存储器件在第一方向上的侧视图；
图9C是根据实施例的存储器件在第一方向上的侧视图；
图10A是根据实施例的存储器件在第二方向上的侧视图；
图10B是根据实施例的存储器件在第一方向上的侧视图；
图11A是根据实施例的存储器件在第二方向上的侧视图；
图11B是根据实施例的存储器件在第一方向上的侧视图；
图12A是根据实施例的存储器件在第二方向上的侧视图；
图12B是根据实施例的存储器件在第一方向上的侧视图；
图13是示出了根据实施例的存储器件的透视图；
图14A是根据实施例的图13的存储器件在第二方向上的侧视图；
图14B是根据实施例的图13的存储器件在第一方向上的侧视图；
图15A至图15C是示出了根据实施例的存储器件的截面图；
图16是示出了根据实施例的存储器件的透视图；
图17A是根据实施例的图16的存储器件的平面图；
图17B是根据实施例的图16的存储器件的侧视图；
图18A是根据实施例的存储器件的平面图；
图18B是根据实施例的图18A的存储器件的侧视图；
图19是示出了根据实施例的存储器件的透视图；
图20是根据实施例的图19的存储器件的侧视图；
图21是示出了根据实施例的存储器件的透视图；
图22是根据实施例的图21的存储器件的侧视图；
图23A和图23B是示出了根据实施例的布置在一个层级(stage)处的字线焊盘与传输晶体管之间的连接结构的平面图；
图24A至图24D是示出了根据实施例的布置在两个层级处的字线焊盘与传输晶体管之间的连接结构的平面图；
图25A和图25B是示出了根据实施例的布置在三个层级处的字线焊盘与传输晶体管之间的连接结构的平面图；
图25C是示出了根据实施例的布置在四个层级处的字线焊盘与传输晶体管之间的连接结构的平面图；
图26是示出了根据实施例的存储器件的透视图；
图27A至图27D是示出了根据实施例的字线焊盘结构的透视图；
图28是示出了根据实施例的存储器件的侧视图；
图29A是示出了根据实施例的传输晶体管的平面图；
图29B是示出了根据实施例的字线焊盘结构的平面图；
图30A和图30B是各自示出了根据实施例的存储器件的平面图；
图31A和图31B是各自示出了根据实施例的存储器件中的用于字线驱动信号的布线的平面图；
图32A至图32C是各自示出了根据实施例的存储器件的平面图；以及
图33是根据实施例的具有B-VNAND结构的存储器件的截面图。
具体实施方式
在下文中，将参照附图来详细描述实施例。
图1是示出了根据实施例的存储器件10的框图。
参照图1，存储器件10可以包括存储单元阵列11和***电路PECT，并且***电路PECT可以包括传输晶体管电路12、行解码器13、控制逻辑电路14和页缓冲器电路15。***电路PECT还可以包括电压生成器、数据输入/输出(I/O)电路、I/O接口、温度传感器、命令解码器或地址解码器。在实施例中，存储器件10可以包括非易失性存储器件。在下文中，“存储器件”可以被称为非易失性存储器件。
存储单元阵列11可以通过字线WL、串选择线SSL和地选择线GSL电连接到传输晶体管电路12，并且可以通过位线BL电连接到页缓冲器电路15。存储单元阵列11可以包括多个存储单元，并且例如，存储单元可以是闪存单元。在下文中，多个存储单元是NAND闪存单元的情况将被描述为实施例的示例。然而，本发明构思不一定限于此，并且在一些实施例中，多个存储单元可以是电阻式存储单元，例如，电阻式随机存取存储器(RAM)(ReRAM)存储单元、相变RAM(PRAM)存储单元、或磁RAM(MRAM)存储单元。
在实施例中，存储单元阵列11可以包括三维(3D)存储单元阵列，3D存储单元阵列可以包括多个NAND串，并且每个NAND串可以包括分别电连接到字线的存储单元，这些字线竖直地堆叠在衬底上。美国专利公开号7,679,133、8,553,466、8,654,587和8,559,235以及美国专利申请号2011/0233648(均通过引用并入本文)可以公开了3D存储阵列的适当元件，该3D存储阵列被配置成多个层级，并且在层级之间共享字线和/或位线。然而，本发明构思不一定限于此，并且在一些实施例中，存储单元阵列11可以包括二维(2D)存储单元阵列，并且二维存储单元阵列可以包括沿行方向和列方向布置的多个NAND串。
控制逻辑电路14可以基于命令CMD、地址ADDR和控制信号CTRL将数据编程在存储单元阵列11中，从存储单元阵列11中读取数据，或者产生用于擦除存储在存储单元阵列11中的数据的各种控制信号。例如，控制逻辑电路14可以输出行地址X-ADDR和列地址Y-ADDR。因此，控制逻辑电路14可以整体控制存储器件10的各种操作。
响应于行地址X-ADDR，行解码器13可以向块选择信号线BS输出用于从多个存储块中选择一个存储块的块选择信号。此外，响应于行地址X-ADDR，行解码器13可以向字线驱动信号线SI输出用于从所选存储块的字线WL中选择一条字线WL的字线驱动信号，可以向串选择线驱动信号线SS输出用于从串选择线SSL中选择一个串选择线SSL的串选择线驱动信号，并且可以向地选择线驱动信号线GS输出用于从地选择线GSL中选择一条地选择线GSL的地选择线驱动信号。在一些实施例中，字线驱动信号线SI可以称为“全局字线”。页缓冲器电路15可以响应于列地址Y-ADDR从位线BL中选择一些位线。例如，页缓冲器电路15可以基于操作模式作为写入驱动器或读出放大器操作。
传输晶体管电路12可以通过块选择信号线BS、串选择线驱动信号线SS、字线驱动信号线SI和地选择线驱动信号线GS电连接到行解码器13。串选择线驱动信号线SS、字线驱动信号线SI和地选择线驱动信号线GS可以称为“驱动信号线”。传输晶体管电路12可以包括多个传输晶体管(例如，图4的1211至1226)，多个传输晶体管可以由通过块选择信号线BS接收的块选择信号来控制，并且串选择线驱动信号、字线驱动信号和地选择线驱动信号可以分别提供给串选择线SSL、字线WL和地选择线GSL。
随着半导体工艺的进步，随着设置在存储单元阵列11中的存储单元的数量增加，例如，沿竖直方向堆叠的字线WL的数量增加，用于驱动字线WL的传输晶体管的数量可能增加，并且因此，传输晶体管12所占用的面积可能增加。根据实施例，***电路PECT可以沿竖直方向设置在存储单元阵列11的上方或下方，并且具体地，传输晶体管电路12可以沿竖直方向设置在字线WL的阶梯区或字线延伸区(例如，图2的SA)的上方或下方。因此，设置传输晶体管电路12的区域可以在竖直方向上与字线WL的阶梯区重叠，并且因此，尽管字线WL的堆叠数量的增加导致传输晶体管的数量增加，但可以防止存储器件10的芯片尺寸的增加。这将参照图2更详细地描述。
图2示意性地示出了根据实施例的存储器件10的结构。
参照图1和图2，存储器件10可以包括第一半导体层L1和第二半导体层L2，并且第一半导体层L1可以沿竖直方向Z堆叠在第二半导体层L2上。例如，第二半导体层L2可以沿竖直方向Z布置在第一半导体层L1下方。在实施例中，存储单元阵列11可以设置在第一半导体层L1中，并且***电路PECT可以设置在第二半导体层L2中。因此，存储器件10可以具有存储单元阵列11设置在一些***电路上的结构(例如，***上单元(COP)结构或接合VNAND(B-VNAND)结构)。
第一半导体层L1可以包括单元区CA和阶梯区SA，并且多个存储单元可以设置在单元区CA中。在第一半导体层L1中，多条位线BL可以沿第一方向Y延伸，并且多条字线WL可以沿第二方向X延伸。多条字线WL的端部可以实现为阶梯形，并且本文中，在第一半导体层L1中包括具有阶梯形的多条字线WL的区域可以称为“阶梯区SA”、“字线延伸区”或“延伸区”。在实施例中，多条字线WL的端部可以基于第一方向Y和第二方向X以阶梯形布置，并且阶梯形的端部可以称为“字线焊盘”。每个字线焊盘可以通过字线接触部电连接到对应的传输晶体管。
第二半导体层L2可以包括衬底，并且可以在衬底上形成用于互连元件和半导体器件(例如晶体管)的图案，并且因此，***电路PECT可以设置在第二半导体层L2中。第二半导体层L2可以包括与阶梯区SA相对应的第一区域R1和与单元区CA相对应的第二区域R2。在实施例中，传输晶体管电路12可以设置在第一区域R1中，但是本发明构思不一定限于此。
在实施例中，当存储器件10具有COP结构时，在***电路PECT形成在第二半导体层L2中之后，可以形成包括存储单元阵列11的第一半导体层L1，并且可以形成用于将存储单元阵列11的字线WL和位线BL电连接到设置在第二半导体层L2中的***电路PECT的图案。在实施例中，当存储器件10具有B-VNAND结构时，***电路PECT和底部接合焊盘可以形成在第二半导体层L2中，并且存储单元阵列11和顶部接合焊盘可以形成在第一半导体层L1中，并且然后，第一半导体层L1的顶部接合焊盘可以通过使用接合方案连接到第二半导体层L2的底部接合焊盘。
图3示意性地示出了根据实施例的存储单元阵列11。参照图3，存储单元阵列11可以包括多个存储块BLK0至BLKi(其中i是正整数)。多个存储块BLK0至BLKi中的每一个可以具有3D结构(或竖直结构)。例如，多个存储块BLK0至BLKi中的每一个可以包括沿竖直方向Z延伸的多个NAND串。在这种情况下，多个NAND串可以在第一方向X和第二方向Y上彼此间隔开特定距离。多个存储块BLK0至BLKi可以由行解码器(图1的13)选择。例如，行解码器13可以从多个存储块BLK0至BLKi中选择与块地址相对应的存储块。
图4示出了根据实施例的行解码器13、传输晶体管电路12、以及第一存储块BLK0和第二存储块BLK1。
参照图4，存储器件10可以包括传输晶体管电路12，并且传输晶体管电路12可以包括分别与多个存储块(例如，图3的BLK0至BLKi)相对应的多个传输晶体管电路。第一存储块BLK0和第二存储块BLK1可以彼此相邻地设置，并且第一存储块BLK0和第二存储块BLK1中的每一个可以包括地选择线GSL、多条字线WL0至WLm(其中m是正整数)、以及串选择线SSL。
行解码器13可以包括块解码器131和驱动信号线解码器132。传输晶体管电路12可以包括与第一存储块BLK0相对应的第一传输晶体管电路121和与第二存储块BLK1相对应的第二传输晶体管电路122。第一传输晶体管电路121可以包括多个传输晶体管1211至1216，并且第二传输晶体管电路122可以包括多个传输晶体管1221至1226。
块解码器131可以通过第一块选择信号线BS0电连接到第一传输晶体管电路121，并且可以通过第二块选择信号线BS1电连接到第二传输晶体管电路122。第一块选择信号线BS0可以电连接到多个传输晶体管1211至1216的栅极。例如，当通过第一块选择信号线BS0提供的第一块选择信号被激活时，多个传输晶体管1211至1216可以导通，并且因此可以选择第一存储块BLK0。此外，第二块选择信号线BS1可以电连接到多个传输晶体管1221至1226的栅极。例如，当通过第二块选择信号线BS1提供的第二块选择信号被激活时，多个传输晶体管1221至1226可以导通，并且因此可以选择第二存储块BLK1。
驱动信号线解码器132可以通过串选择线驱动信号线SS、字线驱动信号线SI1至SIm、以及地选择线驱动信号线GS电连接到第一传输晶体管电路121和第二传输晶体管电路122。例如，串选择线驱动信号线SS、字线驱动信号线SI0至SIm、以及地选择线驱动信号线GS可以分别电连接到多个传输晶体管1211至1216和1221至1226的源极。
第一传输晶体管电路121可以通过地选择线GSL、多条字线WL0至WLm、以及串选择线SSL电连接到第一存储块BLK0。传输晶体管1211可以电连接在地选择线驱动信号线GS与地选择线GSL之间。传输晶体管1212至1215可以分别电连接到字线驱动信号线SI1至SIm和多条字线WL0至WLm。传输晶体管1216可以电连接在串选择线驱动信号线SS与串选择线SSL之间。例如，当第一块选择信号被激活时，传输晶体管1211至1216可以分别向地选择线GSL、多条字线WL0至WLm、以及串选择线SSL提供驱动信号，该驱动信号通过地选择线驱动信号线GS、字线驱动信号线SI1至SIm、以及串选择线驱动信号线SS提供。第一传输晶体管电路121的描述可以应用于第二传输晶体管电路122，并且因此，在省略对元件的详细描述的程度上，可以假定该元件可以至少类似于在本公开的别处描述的对应的元件。
在图4中，示出了不对第一存储块BLK0和第二存储块BLK1执行块共享的示例。因此，第一传输晶体管电路121中包括的传输晶体管1211至1216的栅极可以电连接到第一块选择信号线BS0，并且第二传输晶体管电路122中包括的传输晶体管1221至1226的栅极可以电连接到第二块选择信号线BS1。在这种情况下，第一传输晶体管电路121中包括的每个传输晶体管(例如，1212)的源极和第二传输晶体管电路122中包括的每个传输晶体管(例如，1222)的源极可以电连接到相同的字线驱动信号线(例如SI0)。如上所述，在不执行块共享的情况下，每个传输晶体管上沿第一方向Y延伸的驱动信号线的数量可以对应于传输晶体管的与存储块在第一方向Y上的高度(即，块高度)相对应的层级数量。
在一些实施例中，可以对第一存储块BLK0和第二存储块BLK1执行块共享。因此，第一传输晶体管电路121中包括的传输晶体管1211至1216的栅极和第二传输晶体管电路122中包括的传输晶体管1221至1226的栅极可以电连接到相同的块选择信号线。在这种情况下，第一传输晶体管电路121中包括的每个传输晶体管(例如，1212)的源极和第二传输晶体管电路122中包括的每个传输晶体管(例如，1222)的源极可以分别电连接到不同的字线驱动信号线。如上所述，在执行块共享的情况下，每个传输晶体管上沿第一方向Y延伸的驱动信号线的数量可以对应于传输晶体管的层级数量乘以共享存储块的数量，传输晶体管的层级数量对应于存储块在第一方向Y上的高度(即，块高度)。这将在下面参照图31A和图31B更详细地描述。
图5是示出了根据实施例的传输晶体管电路121a和第一存储块BLK0的电路图。
参照图5，传输晶体管电路121a可以对应于图4的第一传输晶体管电路121的实施示例。在实施例中，第二传输晶体管电路122可以基本上类似于传输晶体管电路121a来实现，并且第二存储块BLK1可以基本上类似于第一存储块BLK0来实现。第一存储块BLK0可以包括多个NAND串NS11至NS33、多条字线WL0至WLm、多条地选择线GSL0至GSL2、多条串选择线SSL0至SSL2、以及公共源极线CSL。这里，NAND串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量可以根据实施例进行不同地改变。
NAND串NS11、NS21和NS31可以设置在位线BL0与公共源极线CSL之间，NAND串NS12、NS22和NS32可以设置在位线BL1与公共源极线CSL之间，并且NAND串NS13、NS23和NS33可以设置在位线BL2与公共源极线CSL之间。每个NAND串(例如，NS33)可以包括彼此串联电连接的串选择晶体管SST、多个存储单元MC和地选择晶体管GST。
串选择晶体管SST可以电连接到对应的串选择线SSL0至SSL2。多个存储单元MC中的每一个可以电连接到对应的字线WL0至WLm。地选择晶体管GST可以电连接到对应的地选择线GSL0至GSL2。串选择晶体管SST可以电连接到对应的位线BL0至BL2，并且地选择晶体管GST可以电连接到公共源极线CSL。
在实施例中，设置在相同水平处的字线(例如，WL1)可以彼此共同电连接，串选择线SSL0至SSL2可以彼此间隔开，并且地选择线GSL0至GSL2可以彼此间隔开。在图5中，示出了三条串选择线SSL0至SSL2共享设置在相同高度处的字线，但本发明构思不一定限于此。例如，两条串选择线可以共享设置在相同高度处的字线。作为示例，四条串选择线可以共享设置在相同高度处的字线。
传输晶体管电路121a可以包括分别电连接到地选择线GSL0至GSL2的传输晶体管1211a至1211c、分别电连接到字线WL0至WLm的传输晶体管1212至1215、以及分别电连接到串选择线SSL0至SSL2的传输晶体管1216a至1216c。传输晶体管1211a至1211c、1212至1215和1216a至1216c可以基于沿第一块选择信号线BS0提供的第一块选择信号而导通，并且可以分别向串选择线SSL0至SSL2、多条字线WL0至WLm、以及地选择线GSL0至GSL2提供驱动信号，该驱动信号通过串选择线驱动信号线SS0至SS2、字线驱动信号线SI0至SIm、以及地选择线驱动信号线GS0至SG2提供。
图6是示出了根据实施例的存储器件60的透视图。以上参照图1至图5给出的描述可以应用于本实施例，并且在省略对元件的详细描述的程度上，可以假定该元件可以至少类似于在本公开的别处描述的对应的元件。
参照图6，存储器件60可以包括沿第一方向Y和第二方向X布置的多个字线焊盘WLP以及沿第一方向Y和第二方向X布置的多个字线接触部WLC。多个字线焊盘WLP可以分别对应于多条字线(例如，图5的WL0至WLm)并且可以分别对应于多个字线接触部WLC。如上所述，每个字线焊盘WLP可以被定义为每条字线WL电连接到每个字线接触部WLC的区域。例如，每个字线焊盘WLP可以以矩形形状或正方形形状来实现。在实施例中，每个字线接触部WLC可以穿过每个字线焊盘WLP，并且因此，多个字线接触部WLC在竖直方向Z上的高度可以相等。
存储器件60还可以包括多个传输晶体管PTR。每个字线焊盘WLP可以电连接到每个字线接触部WLC，并且每个字线接触部WLC可以通过多个顶部金属层TM1和TM2、多个顶部金属接触部TMC1至TMC3、顶部接合焊盘TPAD、底部接合焊盘BPAD、多个底部金属层BM1至BM4、以及多个底部金属接触部BMC0至BMC4电连接到对应的传输晶体管PTR。每个传输晶体管PTR可以包括有源区ACT和栅极端子GT。每个字线焊盘WLP可以电连接到每个传输晶体管PTR的有源区ACT(例如，漏极端子)。例如，多个字线焊盘WLP、多个字线接触部WLC、多个顶部金属层TMl和TM2、多个顶部金属接触部TMC1至TMC3、以及顶部接合焊盘TPAD可以包括在第一半导体层(例如，图2的L1)中，并且底部接合焊盘BPAD、多个底部金属层BM1至BM4、多个底部金属接触部BMC0至BMC4、以及多个传输晶体管PTR可以包括在第二半导体层(例如，图2的L2)中。
在多个字线焊盘WLP中沿第一方向Y彼此相邻的字线焊盘可以在竖直方向Z上具有不同的高度，并且在多个字线焊盘WLP中沿第二方向X彼此相邻的字线焊盘可以在竖直方向Z上具有不同的高度。如上所述，多个字线焊盘WLP可以实现为阶梯形。例如，多个字线焊盘WLP可以通过阶梯分割图案化(SDP)工艺形成。例如，可以基于SDP工艺，通过使用第一方向Y和第二方向X之间的台阶以最小数量的层来形成最大数量的字线焊盘WLP。在下文中，将参照图7A和图7B更详细地描述字线焊盘结构。
图7A示出了根据实施例的字线焊盘结构70a。
参照图7A，字线焊盘结构70a可以通过2-SDP工艺形成，并且因此，可以包括在第一方向Y上的具有不同高度的两个字线焊盘以及在第二方向X上的具有不同高度的四个字线焊盘。在这种情况下，字线焊盘结构70a在第一方向Y上的长度可以对应于一个存储块在第一方向Y上的长度(即，块高度BLK_H)。相关技术的字线焊盘结构包括在第二方向X上的具有不同高度的八个字线焊盘。然而，根据实施例的字线焊盘结构70a可以包括在第一方向Y和第二方向X上的具有不同高度的八个字线焊盘WLP0至WLP7，并且因此，与相关技术相比，第二方向X上的长度可以减少一半。
图7B示出了根据实施例的字线焊盘结构70b。
参照图7B，字线焊盘结构70b可以通过4-SDP工艺形成，并且因此，可以包括在第一方向Y上的具有不同高度的四个字线焊盘和在第二方向X上的具有不同高度的两个字线焊盘。在这种情况下，字线焊盘结构70b在第一方向Y上的长度可以对应于一个存储块在第一方向Y上的长度(即，块高度BLK_H)。根据实施例的字线焊盘结构70b可以包括在第一方向Y和第二方向X上的具有不同高度的八个字线焊盘WLP0至WLP7，并且因此，与图7A的字线焊盘结构70a相比，第二方向X上的长度可以减少一半。
图8是示出了根据实施例的图6的存储器件60的平面图。
参照图6和图8，存储器件60可以包括沿第一方向Y和第二方向X布置的第一字线焊盘WLP0至第四字线焊盘WLP3。在第一方向Y上彼此相邻的第一字线焊盘WLP0和第二字线焊盘WLP1以及在第一方向Y上彼此相邻的第三字线焊盘WLP2和第四字线焊盘WLP3可以在第一方向Y上具有相同的宽度。例如，第一字线焊盘WLP0可以在第一方向Y上具有第一宽度Y1，第二字线焊盘WLP1可以在第一方向Y上具有第二宽度Y2，并且第一宽度Y1可以等于第二宽度Y2。在第二方向X上彼此相邻的第一字线焊盘WLP0和第三字线焊盘WLP2以及在第二方向X上彼此相邻的第二字线焊盘WLP1和第四字线焊盘WLP3可以在第二方向X上具有相同的宽度。例如，第三字线焊盘WLP2可以在第二方向X上具有第一宽度X1，第一字线焊盘WLP0可以在第二方向X上具有第二宽度X2，并且第一宽度X1可以等于第二宽度X2。然而，本发明构思不一定限于此，在第一方向Y上彼此相邻的第一字线焊盘WLP0和第二字线焊盘WLP1可以在第一方向Y上具有相同的间距(pitch)，并且在第二方向X上彼此相邻的第一字线焊盘WLP0和第三字线焊盘WLP2可以在第二方向X上具有相同的间距。
在实施例中，字线接触部WLC可以在第二方向X上具有第一间距P1x，并且传输晶体管PTR可以在第二方向X上具有第二间距P2x。在这种情况下，第一间距P1x和第二间距P2x可以彼此相等。例如，第一间距P1x和第二间距P2x可以分别等于第一宽度X1和第二宽度X2。如上所述，在存储器件60中，在第二方向X上彼此相邻的字线焊盘WLP、字线接触部WLC和传输晶体管PTR的间距可以彼此相等。然而，本发明构思不一定限于此，并且在一些实施例中，传输晶体管PTR在第二方向X上的间距可以相等，并且字线接触部WLC在第二方向X上的间距可以彼此相等。
在实施例中，字线接触部WLC可以在第一方向Y上具有第一间距P1y，并且传输晶体管PTR可以在第一方向Y上具有第二间距P2y。在这种情况下，第一间距P1y和第二间距P2y可以彼此相等。例如，第一间距P1y和第二间距P2y可以分别等于第一宽度Y1和第二宽度Y2。如上所述，在存储器件60中，在第一方向Y上彼此相邻的字线焊盘WLP、字线接触部WLC和传输晶体管PTR的间距可以彼此相等。然而，本发明构思不一定限于此，并且在一些实施例中，传输晶体管PTR在第一方向Y上的间距可以彼此相等，并且字线接触部WLC在第一方向Y上的间距可以彼此相等。
图9A是根据实施例的图6的存储器件60在第二方向X上的侧视图。图9B是根据实施例的图6的存储器件60在第一方向Y上的侧视图。
参照图9A和图9B，在第一方向Y上彼此相邻的第一字线焊盘WLP0和第二字线焊盘WLP1可以在竖直方向Z上具有不同的高度，并且在第二方向X上彼此相邻的第一字线焊盘WLP0和第三字线焊盘WLP2可以在竖直方向Z上具有不同的高度。第一字线接触部WLC0可以穿过第一字线焊盘WLP0并且可以沿竖直方向Z延伸，第二字线接触部WLC1可以穿过第二字线焊盘WLP1并且可以沿竖直方向Z延伸，并且第三字线接触部WLC2可以穿过第三字线焊盘WLP2并且可以沿竖直方向Z延伸。
第一字线接触部WLC0可以通过多个顶部金属层TM1和TM2、多个顶部金属接触部TMC1至TMC3、顶部接合焊盘TPAD、底部接合焊盘BPAD、多个底部金属层BM1至BM4、以及多个底部金属接触部BMC0a至BMC4，来电连接到第一传输晶体管PTR0的有源区ACT(例如，漏极端子)。例如，多个顶部金属接触部TMC1至TMC3可以在竖直方向Z上彼此对齐。例如，多个底部金属接触部BMC1至BMC3可以在竖直方向Z上对齐。
第二字线接触部WLC1可以通过多个顶部金属层TM1和TM2、多个顶部金属接触部TMC1至TMC3、顶部接合焊盘TPAD、底部接合焊盘BPAD、多个底部金属层BM1至BM4、多个底部金属接触部BMC0b至BMC4，来电连接到第二传输晶体管PTR1的有源区ACT(例如，漏极端子)。第三字线接触部WLC2可以通过多个顶部金属层TM1和TM2、多个顶部金属接触部TMC1至TMC3、顶部接合焊盘TPAD、底部接合焊盘BPAD、多个底部金属层BM1至BM4、以及多个底部金属接触部BMC0至BMC4，来电连接到第三传输晶体管PTR2的有源区ACT(例如，漏极端子)。
在实施例中，分别电连接到第一传输晶体管PTR0和第二传输晶体管PTR1的底部金属接触部BMC0a和BMC0b可以在第一方向Y上彼此相邻。如上所述，底部金属接触部BMC0a和BMC0b可以设置在面向彼此的结构中。例如，第一传输晶体管PTR0可以包括栅极端子GT和沿第一方向Y设置在栅极端子GT的一侧(例如，在第一方向Y上的右侧)并电连接到底部金属接触部BMC0a的源/漏极端子，并且第二传输晶体管PTR1可以包括栅极端子GT和沿第一方向Y设置在栅极端子GT的一侧(例如，在第一方向Y上的左侧)并电连接到底部金属接触部BMC0b的源/漏极端子。例如，电连接到底部金属接触部BMC0a的源/漏极端子和电连接到底部金属接触部BMC0b的源/漏极端子可以在第一方向Y上彼此相邻。
如上所述，第一字线焊盘WLP0和第一传输晶体管PTR0可以通过在竖直方向Z上与第一字线焊盘WLP0重叠的连接布线(例如，多个顶部金属层TM1和TM2、多个顶部金属接触部TMC1至TMC3、顶部接合焊盘TPAD、底部接合焊盘BPAD、多个底部金属层BM1至BM4、以及多个底部金属接触部BMC0至BMC4)而不是沿第一方向Y或第二方向X延伸的金属线，来电连接到第一传输晶体管PTR0的有源区ACT(例如，漏极端子)。因此，可以减少第一字线焊盘WLP0与第一传输晶体管PTR0之间的连接布线的数量、长度或复杂性。而且，与第一字线焊盘WLP0相对应的连接布线和与第二字线焊盘WLP1或第三字线焊盘WLP2相对应的连接布线之间的耦接缺陷可能不发生，并且因此，可以增强存储器件60的操作可靠性。此外，可以减小第一字线焊盘WLP0与第一传输晶体管PTR0之间的连接布线被设置的布线区域的尺寸，并且因此，可以增加布置其他布线的自由度。
图9C是根据实施例的存储器件60'在第一方向Y上的侧视图。
参照图9C，存储器件60'可以对应于图6的存储器件60的修改示例，并且以上参照图6至图9B给出的描述可以应用于本实施例。在实施例中，分别电连接到第一传输晶体管PTR0和第二传输晶体管PTR1的底部金属接触部BMC0a和BMC0b'可以在第一方向Y上彼此相邻。如上所述，底部金属接触部BMC0a和BMC0b'可以设置在不面向彼此的结构中。例如，第一传输晶体管PTR0可以包括栅极端子GT和沿第一方向Y设置在栅极端子GT的一侧(例如，在第一方向Y上的右侧)并电连接到底部金属接触部BMC0a的源/漏极端子，并且第二传输晶体管PTR1可以包括栅极端子GT和沿第一方向Y设置在栅极端子GT的一侧(例如，在第一方向Y上的右侧)并电连接到底部金属接触部BMC0b的源/漏极端子。例如，电连接到底部金属接触部BMC0a的源/漏极端子和电连接到底部金属接触部BMC0b’的源/漏极端子可以不在第一方向Y上彼此相邻。
图10A是根据实施例的存储器件100在第二方向X上的侧视图，并且图10B是根据实施例的存储器件100在第一方向Y上的侧视图。参照图10A和图10B，存储器件100可以对应于图9A和图9B所示的存储器件60的修改示例，并且以上参照图6至图9C给出的描述可以应用于本实施例。
在实施例中，存储器件100的顶部金属接触部TMC1至TMC3中的至少一个可以包括在第二方向X上的多个金属接触部。例如，顶部金属接触部TMC3可以用在第二方向X上的两个顶部金属接触部TMC3来实现，并且因此，两个顶部金属接触部TMC3可以设置在对应的顶部金属层TM2与对应的顶部接合焊盘TPAD之间。在实施例中，存储器件100的底部金属接触部BMC0至BMC4中的至少一个可以包括在第二方向X上的多个金属接触部。例如，底部金属接触部BMC4可以用在第二方向X上的两个底部金属接触部BMC4来实现，并且因此，两个底部金属接触部BMC4可以设置在对应的底部接合焊盘BPAD与对应的底部金属层BM4之间。例如，两个顶部金属接触部TMC3和两个底部金属接触部BMC4可以各自在竖直方向Z上对齐。
图11A是根据实施例的存储器件110在第二方向X上的侧视图，并且图11B是根据实施例的存储器件110在第一方向Y上的侧视图。参照图11A和图11B，存储器件110可以对应于图9A和图9B所示的存储器件60的修改示例，并且以上参照图6至图9C给出的描述可以应用于本实施例。
在实施例中，存储器件110的顶部金属接触部TMC1至TMC3中的至少一个可以包括在第一方向Y上的多个金属接触部。例如，顶部金属接触部TMC3可以用在第一方向Y上的两个顶部金属接触部TMC3来实现，并且因此，两个顶部金属接触部TMC3可以设置在对应的顶部金属层TM2与对应的顶部接合焊盘TPAD之间。在实施例中，存储器件110的底部金属接触部BMC0至BMC4中的至少一个可以包括在第一方向Y上的多个金属接触部。例如，底部金属接触部BMC4可以用在第一方向Y上的两个底部金属接触部BMC4来实现，并且因此，两个底部金属接触部BMC4可以设置在对应的底部接合焊盘BPAD与对应的底部金属层BM4之间。例如，两个顶部金属接触部TMC3和两个底部金属接触部BMC4可以各自在竖直方向Z上对齐。
图12A是根据实施例的存储器件120在第二方向X上的侧视图，并且图12B是根据实施例的存储器件120在第一方向Y上的侧视图。参照图12A和图12B，存储器件120可以对应于图9A和图9B所示的存储器件60的修改示例，并且以上参照图6至图9C给出的描述可以应用于本实施例。
在实施例中，存储器件120的顶部金属接触部TMC1至TMC3中的至少一个可以包括在第一方向Y和第二方向X上的多个金属接触部。例如，顶部金属接触部TMC3可以用在第一方向Y上的两个顶部金属接触部TMC3和在第二方向X上的两个顶部金属接触部TMC3来实现，并且因此，四个顶部金属接触部TMC3可以设置在对应的顶部金属层TM2与对应的顶部接合焊盘TPAD之间。在实施例中，存储器件120的底部金属接触部BMC0至BMC4中的至少一个可以包括在第一方向Y和第二方向X上的多个金属接触部。例如，底部金属接触部BMC4可以用在第一方向Y上的两个底部金属接触部BMC4和在第二方向X上的两个底部金属接触部BMC4来实现，并且因此，四个底部金属接触部BMC4可以设置在对应的底部接合焊盘BPAD与对应的底部金属层BM4之间。例如，两个顶部金属接触部TMC3和两个底部金属接触部BMC4可以各自在竖直方向Z上对齐。
图13是示出了根据实施例的存储器件130的透视图。参照图13，存储器件130可以包括沿第一方向Y和第二方向X布置的多个字线焊盘WLP以及沿第一方向Y和第二方向X布置的多个字线接触部WLC。存储器件130可以对应于图6所示的存储器件60的修改示例，并且在省略对元件的详细描述的程度上，可以假定该元件可以至少类似于在本公开的别处描述的相应元件。在实施例中，每个字线接触部WLC可以从对应的字线焊盘WLP沿竖直方向Z延伸，并且可以电连接到对应的顶部金属接触部TMC1。因此，多个字线接触部WLC的高度可以在竖直方向Z上彼此不同。
图14A是根据实施例的图13的存储器件130在第二方向X上的侧视图，并且图14B是根据实施例的图13的存储器件130在第一方向Y上的侧视图。参照图14A和图14B，在第一方向Y上彼此相邻的第一字线接触部WLC0和第二字线接触部WLC1可以在竖直方向Z上具有不同的高度，并且在第二方向X上彼此相邻的第一字线接触部WLC0和第三字线接触部WLC2可以在竖直方向Z上具有不同的高度。第一字线接触部WLC0可以从第一字线焊盘WLP0沿竖直方向Z延伸，第二字线接触部WLC1可以从第二字线焊盘WLP1沿竖直方向Z延伸，并且第三字线接触部WLC2可以从第三字线焊盘WLP2沿竖直方向Z延伸。
图15A是示出了根据实施例的存储器件150a的截面图。参照图15A，存储器件150a可以具有包括第一半导体层L1和第二半导体层L2在内的COP结构。第二半导体层L2可以包括设置在下衬底LSUB中的多个传输晶体管PTR，并且第一半导体层L1可以包括沿竖直方向Z堆叠在上衬底USUB上并沿第二方向X延伸的多条字线WL。层间绝缘层ILD可以设置在沿竖直方向Z彼此相邻的字线WL之间。
存储器件150a可以包括多个字线接触部WLCa，每个字线接触部WLCa沿竖直方向Z延伸。每条字线WL电连接到每个字线接触部WLCa的区域可以被定义为字线焊盘WLP。例如，多个字线接触部WLCa可以在竖直方向Z上具有相同的高度。多个字线接触部WLCa可以穿过多条字线WL并且可以电连接到底部金属层BML3。每个字线接触部WLCa可以通过多个底部金属层BML1至BML3和多个底部金属接触部BMC0至BMC2电连接到传输晶体管PTR的有源区(例如，漏区)。
图15B是示出了根据实施例的存储器件150b的截面图。参照图15B，存储器件150b可以具有包括第一半导体层L1和第二半导体层L2在内的B-VNAND结构。第二半导体层L2可以包括设置在下衬底LSUB中的多个传输晶体管PTR，并且第一半导体层L1可以包括沿竖直方向Z堆叠并沿第二方向X延伸的多条字线WL。层间绝缘层ILD可以设置在沿竖直方向Z彼此相邻的字线WL之间。
存储器件150b可以包括多个字线接触部WLCb，每个字线接触部WLCb沿竖直方向Z延伸。每个字线WL电连接到每个字线接触部WLCb的区域可以被定义为字线焊盘WLP。例如，多个字线接触部WLCb可以在竖直方向Z上具有相同的高度。多个字线接触部WLCb可以穿过多条字线WL并且可以电连接到顶部金属接触部TMC2。每个字线接触部WLCb可以通过多个顶部金属接触部TMC1和TMC2、顶部金属层TML、顶部接合焊盘TPAD、底部接合焊盘BPAD、多个底部金属层BML1和BML2、以及多个底部金属接触部BMC0至BMC2，来电连接到传输晶体管PTR的有源区。
图15C是示出了根据实施例的存储器件150c的截面图。参照图15C，存储器件150c可以具有包括第一半导体层L1和第二半导体层L2在内的B-VNAND结构。第二半导体层L2可以包括设置在下衬底LSUB中的多个传输晶体管PTR，并且第一半导体层L1可以包括沿竖直方向Z堆叠并沿第二方向X延伸的多条字线WL。层间绝缘层ILD可以设置在沿竖直方向Z彼此相邻的字线WL之间。
存储器件150c可以包括多个字线接触部WLCc，每个字线接触部WLCc沿竖直方向Z延伸。每个字线WL电连接到每个字线接触部WLCc的区域可以被定义为字线焊盘WLP。例如，多个字线接触部WLCc可以在竖直方向Z上具有不同的高度。每个字线接触部WLCc可以设置在对应的字线焊盘WLP与对应的顶部金属接触部TMC2之间。每个字线接触部WLCc可以通过多个顶部金属接触部TMC1和TMC2、顶部金属层TML、顶部接合焊盘TPAD、底部接合焊盘BPAD、多个底部金属层BML1和BML2、以及多个底部金属接触部BMC0至BMC2，来电连接到传输晶体管PTR的有源区。
图16是示出了根据实施例的存储器件160的透视图。图17A是根据实施例的图16的存储器件160的平面图，并且图17B是根据实施例的图16的存储器件160的侧视图。
参照图16至图17B，存储器件160可以对应于图6所示的存储器件60的修改示例，并且在省略对元件的详细描述的程度上，可以假定该元件可以至少类似于在本公开的别处描述的对应的元件。存储器件160可以包括沿第一方向Y和第二方向X布置的第一字线焊盘WLP0至第四字线焊盘WLP3。在第一方向Y上彼此相邻的第一字线焊盘WLP0和第二字线焊盘WLP1可以在第一方向Y上具有不同的宽度。例如，第一字线焊盘WLP0可以在第一方向Y上具有第一宽度Y1'，第二字线焊盘WLP1可以在第一方向Y上具有第二宽度Y2'，并且第一宽度Y1'可以不同于第二宽度Y2'。在第二方向X上彼此相邻的第一字线焊盘WLP0和第三字线焊盘WLP2可以在第二方向X上具有相同的宽度。例如，第三字线焊盘WLP2可以在第二方向X上具有第一宽度X1，第一字线焊盘WLP0可以在第二方向X上具有第二宽度X2，并且第一宽度X1可以等于第二宽度X2。
在实施例中，字线接触部WLC可以在第二方向X上具有第一间距P1x，并且传输晶体管PTR可以在第二方向X上具有第二间距P2x。在这种情况下，第一间距P1x和第二间距P2x可以彼此相等。例如，第一间距P1x和第二间距P2x可以等于第一宽度X1和第二宽度X2。如上所述，在存储器件160中，在第二方向X上彼此相邻的字线焊盘WLP、字线接触部WLC和传输晶体管PTR的间距可以彼此相等。
在实施例中，字线接触部WLC可以在第一方向Y上具有第一间距P1y。例如，第一间距P1y可以等于第一宽度Y1'和第二宽度Y2'。如上所述，在存储器件160中，即使当字线焊盘WLP在第一方向Y上具有不同的宽度时，字线接触部WLC也可以沿第一方向Y以相同的间距P1y布置。因此，第一字线接触部WLC0的中心可以在第一方向Y上与第一字线焊盘WLP0的中心对齐，但是第二字线接触部WLC1的中心可以在第一方向Y上不与第二字线焊盘WLP1的中心对齐。相应地，第二字线接触部WLC1的中心可以从第二字线焊盘WLP1的中心从其一侧(例如，右侧)倾斜。传输晶体管PTR可以在第一方向Y上具有相同的间距。
图18A是根据实施例的存储器件180的平面图，并且图18B是根据实施例的图18A的存储器件180的侧视图。参照图18A和图18B，存储器件180可以对应于图16所示的存储器件160的修改示例，并且在省略对元件的详细描述的程度上，可以假定该元件可以至少类似于在本公开的别处描述的对应的元件。在存储器件180中，在第一方向Y上彼此相邻的第一字线焊盘WLP0和第二字线焊盘WLP1可以在第一方向Y上具有不同的宽度，并且字线接触部WLC可以沿第一方向Y布置在字线焊盘WLP的中心处。因此，字线接触部WLC可以不具有恒定的间距。因此，第一字线接触部WLC0的中心可以在第一方向Y上与第一字线焊盘WLP0的中心对齐，此外，第二字线接触部WLC1的中心可以在第一方向Y上与第二字线焊盘WLP1的中心对齐。
图19是示出根据实施例的存储器件190的透视图，并且图20是根据实施例的图19的存储器件190的侧视图。参照图19和图20，存储器件190可以对应于图6所示的存储器件60的修改示例，并且在省略对元件的详细描述的程度上，可以假定该元件可以至少类似于在本公开的别处描述的对应的元件。在存储器件190中，每个字线焊盘WLP可以电连接到每个字线接触部WLC，并且每个字线接触部WLC可以通过多个顶部金属接触部TMC1至TMC3、顶部接合焊盘TPAD、底部接合焊盘BPAD、以及多个底部金属接触部BMC0至BMC4，来电连接到对应的传输晶体管PTR。如上所述，根据实施例，顶部金属层和/或底部金属层可以不设置在每个字线接触部WLC与对应的传输晶体管PTR之间。在这种情况下，顶部金属接触部TMC1至TMC3的数量可以不同地改变，此外，底部金属接触部BMC0至BMC4的数量可以不同地改变。
然而，本发明构思不一定限于此，并且在一些实施例中，每个字线接触部WLC可以通过多个顶部金属接触部TMC1至TMC3、多个顶部金属层TML1和TML2、顶部接合焊盘TPAD、底部接合焊盘BPAD、以及多个底部金属接触部BMC0至BMC4，来电连接到对应的传输晶体管PTR。在一些实施例中，每个字线接触部WLC可以通过多个顶部金属接触部TMC1至TMC3、顶部接合焊盘TPAD、底部接合焊盘BPAD、多个底部金属层BML1和BML2、以及多个底部金属接触部BMC0至BMC4，来电连接到对应的传输晶体管PTR。
图21是示出了根据实施例的存储器件210a的透视图，并且图22是根据实施例的图21的存储器件210a的侧视图。参照图21和图22，存储器件210a可以对应于图6所示的存储器件60的修改示例，并且在省略对元件的详细描述的程度上，可以假定该元件可以至少类似于在本公开的别处描述的对应的元件。在存储器件210a中，每个字线焊盘WLP可以电连接到每个字线接触部WLC，并且每个字线接触部WLC可以通过上直接金属接触部TDMC、顶部接合焊盘TPAD、底部接合焊盘BPAD、以及下直接金属接触部BDMC，来电连接到对应的传输晶体管PTR。如上所述，根据实施例，顶部金属层和/或底部金属层可以不设置在每个字线接触部WLC与对应的传输晶体管PTR之间，上直接金属接触部TDMC可以实现为单个直接接触部，并且下直接金属接触部BDMC也可以实现为单个直接接触部。
然而，本发明构思不一定限于此，并且在一些实施例中，每个字线接触部WLC可以通过上直接金属接触部TDMC、顶部接合焊盘TPAD、以及多个底部金属接触部BMC0至BMC4，来电连接到对应的传输晶体管PTR。在这种情况下，至少一个底部金属层可以设置在多个底部金属接触部BMC0至BMC4之间。在一些实施例中，每个字线接触部WLC可以通过多个顶部金属接触部TMC1至TMC3、顶部接合焊盘TPAD、底部接合焊盘BPAD、以及下直接金属接触部BDMC，来电连接到对应的传输晶体管PTR，并且在这种情况下，至少一个顶部金属层可以设置在多个顶部金属接触部TMC1至TMC3之间。
图23A和图23B示出了根据实施例的布置在一个层级处的字线焊盘与传输晶体管之间的连接结构。在图23A和图23B中，存储块可以在第一方向Y上具有第一高度H1。
参照图23A，根据实施例的存储器件230a可以包括基于第一高度H1的布置在一个层级处的第一字线焊盘WLP0和第二字线焊盘WLP1。例如，传输晶体管的有源区ACT可以设置为与对应的第一字线焊盘WLP0和第二字线焊盘WLP1中的每一个的下边缘区域相邻。第一字线焊盘WLP0和第二字线焊盘WLP1中的每一个可以通过对应的字线接触部WLC、对应的底部金属层BM1、以及对应的底部金属接触部BMC0，来电连接到对应的传输晶体管的有源区ACT。例如，与第一字线焊盘WLP0和第二字线焊盘WLP1中的每一个相对应的底部金属接触部BMC0可以在第二方向X上相邻设置。
参照图23B，根据实施例的存储器件230b可以包括基于第一高度H1的布置在一个层级处的第一字线焊盘WLP0和第二字线焊盘WLP1。例如，传输晶体管的有源区ACT可以设置为与对应的第一字线焊盘WLP0和第二字线焊盘WLP1中的每一个的中心区域相邻。第一字线焊盘WLP0和第二字线焊盘WLP1中的每一个可以通过对应的字线接触部WLC、对应的底部金属层BM1、以及对应的底部金属接触部BMC0，来电连接到对应的传输晶体管的有源区ACT。例如，与第一字线焊盘WLP0相对应的底部金属接触部BMC0可以设置在对应的栅极端子GT上，并且与第二字线焊盘WLP1相对应的底部金属接触部BMC0可以设置在对应的栅极端子GT下方。
图24A至图24D示出了根据一些实施例的布置在两个层级处的字线焊盘与传输晶体管之间的连接结构。在图24A至图24D中，存储块可以在第一方向Y上具有第二高度H2。
参照图24A，根据实施例的存储器件240a可以包括基于第二高度H2的布置在两个层级处的第一字线焊盘WLP0至第四字线焊盘WLP3。例如，第一层级STAGE0的每个传输晶体管的有源区ACT可以设置为与对应的第一字线焊盘WLP0和第三字线焊盘WLP2中的每一个的下边缘区域相邻，并且第二层级STAGE1的每个传输晶体管的有源区ACT可以设置为与对应的第二字线焊盘WLP1和第四字线焊盘WLP3中的每一个的上边缘区域相邻。例如，分别电连接到第一层级STAGE0的第一字线焊盘WLP0和第三字线焊盘WLP2的底部金属接触部BMC0可以在第一方向Y上设置在对应的栅极端子GT的一侧(例如，在第一方向Y上的上端)，并且分别电连接到第二层级STAGE1的第二字线焊盘WLP1和第四字线焊盘WLP3的底部金属接触部BMC0可以在第一方向Y上设置在对应的栅极端子GT的一侧(例如，在第一方向Y上的下端)。
参照图24B，根据实施例的存储器件240b可以包括基于第二高度H2的布置在两个层级处的第一字线焊盘WLP0至第四字线焊盘WLP3。例如，每一个传输晶体管的有源区ACT可以设置为与对应的第一字线焊盘WLP0至第四字线焊盘WLP3中的每一个字线焊盘的中心区域相邻。例如，分别电连接到第一层级STAGE0的第一字线焊盘WLP0和第三字线焊盘WLP2的底部金属接触部BMC0可以在第一方向Y上设置在对应的栅极端子GT的一侧(例如，在第一方向Y上的上端)，并且分别电连接到第二层级STAGE1的第二字线焊盘WLP1和第四字线焊盘WLP3的底部金属接触部BMC0可以在第一方向Y上设置在对应的栅极端子GT的一侧(例如，在第一方向Y上的上端)。
参照图24C，根据实施例的存储器件240c可以包括基于第二高度H2的布置在两个层级处的第一字线焊盘WLP0至第四字线焊盘WLP3。例如，每一个传输晶体管的有源区ACT可以设置为与对应的第一字线焊盘WLP0至第四字线焊盘WLP3中的每一个字线焊盘的中心区域相邻。例如，分别电连接到第一字线焊盘WLP0和第二字线焊盘WLP1的底部金属接触部BMC0可以在第一方向Y上设置在对应的栅极端子GT的一侧(例如，在第一方向Y上的下端)，并且分别电连接到第三字线焊盘WLP2和第四字线焊盘WLP3的底部金属接触部BMC0可以在第一方向Y上设置在对应的栅极端子GT的一侧(例如，在第一方向Y上的上端)。
参照图24D，根据实施例的存储器件240d可以包括基于第二高度H2的布置在两个层级处的第一字线焊盘WLP0至第四字线焊盘WLP3。例如，每一个传输晶体管的有源区ACT可以设置为与对应的第一字线焊盘WLP0至第四字线焊盘WLP3中的每一个字线焊盘的中心区域相邻。例如，分别电连接到第一层级STAGE0的第一字线焊盘WLP0和第三字线焊盘WLP2的底部金属接触部BMC0可以在第一方向Y上设置在对应的栅极端子GT的一侧(例如，在第一方向Y上的下端)，并且分别电连接到第二层级STAGE1的第二字线焊盘WLP1和第四字线焊盘WLP3的底部金属接触部BMC0可以在第一方向Y上设置在对应的栅极端子GT的一侧(例如，在第一方向Y上的上端)。
图25A和图25B示出了根据一些实施例的布置在三个层级处的字线焊盘与传输晶体管之间的连接结构。在图25A和图25B中，存储块可以在第一方向Y上具有第三高度H3。
参照图25A，根据实施例的存储器件250a可以包括基于第三高度H3的布置在三个层级处的第一字线焊盘WLP0至第六字线焊盘WLP5。例如，第一层级STAGE0至第三层级STAGE2的传输晶体管的有源区ACT可以分别设置在对应的第一字线焊盘WLP0至第六字线焊盘WLP5的中心区域处。例如，电连接到第一层级STAGE0至第三层级STAGE2的第一字线焊盘WLP0至第六字线焊盘WLP5中的每一个字线焊盘的底部金属接触部BMC0可以在第一方向Y上设置在对应的栅极端子GT的一侧(例如，在第一方向Y上的上端)。
参照图25B，根据实施例的存储器件250b可以包括基于第三高度H3的布置在三个层级处的第一字线焊盘WLP0至第六字线焊盘WLP5。例如，传输晶体管的有源区ACT可以分别设置在对应的第一字线焊盘WLP0至第六字线焊盘WLP5的中心区域处。例如，分别电连接到第一字线焊盘WLP0至第三字线焊盘WLP2的底部金属接触部BMC0可以在第一方向Y上设置在对应的栅极端子GT的一侧(例如，在第一方向Y上的下端)，并且分别电连接到第四字线焊盘WLP3至第六字线焊盘WLP5的底部金属接触部BMC0可以在第一方向Y上设置在对应的栅极端子GT的一侧(例如，在第一方向Y上的上端)。
图25C示出了根据实施例的布置在四个层级处的字线焊盘与传输晶体管之间的连接结构。在图25C中，存储块可以在第一方向Y上具有第四高度H4。存储器件250c可以包括基于第四高度H4的布置在四个层级处的第一字线焊盘WLP0至第八字线焊盘WLP7。例如，第一层级STAGE0至第四层级STAGE3的传输晶体管的有源区ACT可以分别设置在对应的第一字线焊盘WLP0至第八字线焊盘WLP7的中心区域处。例如，电连接到第一层级STAGE0至第四层级STAGE3的第一字线焊盘WLP0至第八字线焊盘WLP7中的每一个字线焊盘的底部金属接触部BMC0可以在第一方向Y上设置在对应的栅极端子GT的一侧(例如，在第一方向Y上的上端)。
图26是示出了根据实施例的存储器件260的透视图。参照图26，存储器件260可以包括与第一存储块BLK0和第二存储块BLK1相对应的多个字线焊盘WLP、多个字线接触部WLC和多个传输晶体管PTR。第一存储块BLK0和第二存储块BLK1可以在第一方向Y上彼此相邻，第一存储块BLK0可以称为“下存储块”，并且第二存储块BLK1可以称为“上存储块”。多个字线焊盘WLP可以以阶梯形实现。例如，多个字线焊盘WLP可以通过SDP工艺形成。在下文中，将参照图27A和图27B更详细地描述字线焊盘结构。
图27A示出了根据实施例的字线焊盘结构270A。参照图27A，字线焊盘结构270A可以通过2-SDP工艺形成，并且因此，基于第一存储块BLK0和第二存储块BLK1中的每一个，字线焊盘结构270A可以包括在第一方向Y上的具有不同高度的两个字线焊盘和在第二方向X上的具有不同高度的四个字线焊盘。例如，在第一存储块BLK0和第二存储块BLK1的每一个中，字线焊盘WLP0和WLP1可以在第一方向Y上彼此相邻，并且字线焊盘WLPO、WLP2、WLP4和WLP6可以在第二方向X上彼此相邻。例如，字线焊盘(例如，WLP1)可以在第一存储块BLK0与第二存储块BLK1之间的边界处具有相同的高度。如上所述，与第一存储块BLK0相对应的字线焊盘和与第二存储块BLK1相对应的字线焊盘可以镜像对称地形成。
图27B示出了根据实施例的字线焊盘结构270B。参照图27B，字线焊盘结构270B可以通过2-SDP工艺形成，并且因此，基于第一存储块BLK0和第二存储块BLK1中的每一个，字线焊盘结构270B可以包括在第一方向Y上的具有不同高度的两个字线焊盘和在第二方向X上的具有不同高度的四个字线焊盘。例如，在第一存储块BLK0和第二存储块BLK1的每一个中，字线焊盘WLP0和WLP1可以在第一方向Y上彼此相邻，并且字线焊盘WLPO、WLP2、WLP4和WLP6可以在第二方向X上彼此相邻。例如，字线焊盘(例如，WLP0和WLP1)可以在第一存储块BLK0与第二存储块BLK1之间的边界处具有不同的高度。如上所述，与第一存储块BLK0相对应的字线焊盘和与第二存储块BLK1相对应的字线焊盘可以形成为移位型(shift type)。
图27C示出了根据实施例的字线焊盘结构270C。参照图27C，字线焊盘结构270C可以通过4-SDP工艺形成，并且因此，基于第一存储块BLK0和第二存储块BLK1中的每一个，字线焊盘结构270C可以包括在第一方向Y上的具有不同高度的四个字线焊盘和在第二方向X上的具有不同高度的两个字线焊盘。如上所述，与第一存储块BLK0相对应的字线焊盘和与第二存储块BLK1相对应的字线焊盘可以镜像对称地形成。
图27D示出了根据实施例的字线焊盘结构270D。参照图27D，字线焊盘结构270D可以通过4-SDP工艺形成，并且因此，基于第一存储块BLK0和第二存储块BLK1中的每一个，字线焊盘结构270D可以包括在第一方向Y上的具有不同高度的四个字线焊盘和在第二方向X上的具有不同高度的两个字线焊盘。在这种情况下，与第一存储块BLK0相对应的字线焊盘和与第二存储块BLK1相对应的字线焊盘可以形成为移位型。
图28是示出了根据实施例的存储器件280的侧视图。参照图26和图28，与第一存储块BLK0相对应的字线焊盘WLP0a和WLP1a可以沿第一方向Y布置在两个层级处，并且在第一方向Y上彼此相邻的字线焊盘WLP0a和WLP1a可以在竖直方向Z上具有不同的高度。同样，与第二存储块BLK1相对应的字线焊盘WLP0b和WLP1b可以沿第一方向Y布置在两个层级处，并且在第一方向Y上彼此相邻的字线焊盘WLP0b和WLP1b可以在竖直方向Z上具有不同的高度。例如，与第一存储块BLK0相对应的字线焊盘WLP0a和WLP1a和与第二存储块BLK1相对应的字线焊盘WLP0b和WLP1b可以镜像对称地形成，并且因此，相邻的字线焊盘WLP1a和WLP1b的高度可以在第一存储块BLK0与第二存储块BLK1之间的边界处相等。
传输晶体管PTR0a的栅极端子GT的右侧可以对应于字线节点(例如，图4的BLK0的WL0)，并且栅极端子GT的左侧可以对应于驱动信号线节点(例如，图4的SI0)。例如，传输晶体管PTR0a可以对应于图4的传输晶体管1212。传输晶体管PTR1a的栅极端子GT的左侧可以对应于字线节点(例如，图4的BLK0的WL1)，并且栅极端子GT的右侧可以对应于驱动信号线节点(例如，图4的SI1)。例如，传输晶体管PTR1a可以对应于图4的传输晶体管1213。
传输晶体管PTR1b的栅极端子GT的右侧可以对应于字线节点(例如，图4的BLK1的WL1)，并且栅极端子GT的左侧可以对应于驱动信号线节点(例如，图4的SI1)。例如，传输晶体管PTR1b可以对应于图4的传输晶体管1223。在这种情况下，传输晶体管PTR1a和PTR1b可以共享有源区，并且因此可以共享驱动信号线节点(例如，图4的SI1)。传输晶体管PTR0b的栅极端子GT的左侧可以对应于字线节点(例如，图4的BLK1的WL0)，并且栅极端子GT的右侧可以对应于驱动信号线节点(例如，图4的SI0)。例如，传输晶体管PTR0b可以对应于图4的传输晶体管1222。
在实施例中，与第一存储块BLK0相对应的字线焊盘WLP0a和WLP1a在第一方向Y上的宽度可以相等，并且与第二存储块BLK1相对应的字线焊盘WLP0b和WLP1b在第一方向Y上的宽度可以彼此相等。然而，本发明构思不一定限于此，在实施例中，与第一存储块BLK0相对应的字线焊盘WLP0a和WLP1a在第一方向Y上的宽度可以相等，并且与第二存储块BLK1相对应的字线焊盘WLP0b和WLP1b在第一方向Y上的宽度可以彼此不同。此外，在实施例中，与第一存储块BLK0相对应的字线焊盘WLP0a和WLP1a在第一方向Y上的宽度可以彼此不同，并且与第二存储块BLK1相对应的字线焊盘WLP0b和WLP1b在第一方向Y上的宽度可以彼此相等。进一步地，在实施例中，与第一存储块BLK0相对应的字线焊盘WLP0a和WLP1a在第一方向Y上的宽度可以彼此不同，并且与第二存储块BLK1相对应的字线焊盘WLP0b和WLP1b在第一方向Y上的宽度可以彼此不同。上面参照图16至图18B描述的实施例可以应用于本实施例。
图29A是示出了根据实施例的传输晶体管结构290a的平面图，并且图29B是示出了根据实施例的字线焊盘结构290b的平面图。
参照图29A，具有两个层级结构的传输晶体管可以设置在第一存储块BLK0和第二存储块BLK1的每一个中。设置在第一存储块BLK0的第二层级STAGE1中的传输晶体管可以与设置在第二存储块BLK1的第一层级STAGE0中的传输晶体管共享有源区。因此，设置在第一存储块BLK0的第二层级STAGE1中的传输晶体管和设置在第二存储块BLK1的第一层级STAGE0中的传输晶体管可以共同接收相同的字线驱动信号。
第一存储块BLK0和第二存储块BLK1可以在第一方向Y上彼此相邻，第一存储块BLK0可以称为“下存储块”，并且第二存储块BLK1可以称为“上存储块”。与第一存储块BLK0相对应的字线焊盘WLP可以称为“下字线焊盘”，并且与第二存储块BLK1相对应的字线焊盘可以称为“上字线焊盘”。与第一存储块BLK0相对应的字线接触部WLC可以称为“下字线接触部”，并且与第二存储块BLK1相对应的字线接触部WLC可以称为“上字线接触部”。与第一存储块BLK0相对应的传输晶体管可以称为“下传输晶体管”，并且与第二存储块BLK1相对应的传输晶体管可以称为“上传输晶体管”。
参照图29B，具有两个层级结构的传输晶体管可以镜像对称地布置在第一存储块BLK0和第二存储块BLK1的每一个中。与第一存储块BLK0的第二层级STAGE1相对应的字线焊盘BLK0_WLP1、BLK0_WLP3、BLK0_WLP5、BLK0_WLP7、BLK0_WLP9以及与第二存储块BLK1的第一层级STAGE0相对应的字线焊盘BLK1_WLP1、BLK1_WLP3、BLK1_WLP5、BLK1_WLP7和BLK1_WLP9可以分别接收相同的字线驱动信号。进一步地，与第一存储块BLK0的第一层级STAGE0相对应的字线焊盘BLK0_WLP0、BLK0_WLP2、BLK0_WLP4、BLK0_WLP6和BLK0_WLP8以及与第二存储块BLK1的第二层级STAGE1相对应的字线焊盘BLK1_WLP0、BLK1_WLP2、BLK1_WLP4、BLK1_WLP6和BLK1_WLP8可以分别接收相同的字线驱动信号。
图30A是示出了根据实施例的存储器件300a的平面图。参照图30A，存储器件300a可以包括与沿第一方向Y布置的第一存储块BLK0至第四存储块BLK3中的每一个相对应的字线焊盘WLP和传输晶体管PTR。与第一存储块BLK0和第二存储块BLK1中的每一个相对应的字线焊盘WLP和传输晶体管PTR可以镜像对称地布置，并且与第三存储块BLK2和第四存储块BLK3中的每一个相对应的字线焊盘WLP和传输晶体管PTR可以镜像对称地布置。
图30B是示出了根据实施例的存储器件300b的平面图。参照图30B，存储器件300b可以包括与沿第一方向Y布置的第一存储块BLK0至第四存储块BLK3中的每一个相对应的字线焊盘WLP和传输晶体管PTR。与第一存储块BLK0和第二存储块BLK1中的每一个相对应的字线焊盘WLP和传输晶体管PTR可以布置为移位型，并且与第三储块BLK2和第四存储块BLK3中的每一个相对应的字线焊盘WLP和传输晶体管PTR可以布置为移位型。
图31A是示出了根据实施例的存储器件310a中的用于字线驱动信号的布线的平面图。参照图31A，存储器件310a可以包括沿第一方向Y和第二方向X布置的多个字线焊盘WLP和多个传输晶体管PTR。第一字线驱动信号线SIa和第二字线驱动信号线SIb可以设置在沿第一方向Y布置的多个传输晶体管PTR上。在实施例中，第一字线驱动信号线SIa和第二字线驱动信号线SIb可以相对于字线接触部WLC横向对称。
例如，第一字线驱动信号线SIa可以在多个传输晶体管PTR上方设置在字线接触部WLC的左侧，并且可以电连接到第一存储块BLK0与第二存储块BLK1之间的边界的驱动信号线节点，即，第一存储块BLK0的第二层级STAGE1的驱动信号线节点和第二存储块BLK1的第一层级STAGE0的驱动信号线节点。例如，第二字线驱动信号线SIb可以在多个传输晶体管PTR上方设置在字线接触部WLC的右侧，并且可以电连接到第一存储块BLK0的第一层级STAGE0的驱动信号线节点和第二存储块BLK1的第二层级STAGE1的驱动信号线节点。
在一些实施例中，第一字线驱动信号线SIa和第二字线驱动信号线SIb可以交替地布置。在实施例中，在奇数列(例如，设置在最左侧的列(即，在第一方向Y上彼此相邻的传输晶体管))上，第一字线驱动信号线SIa可以设置在字线接触部WLC的左侧并且第二字线驱动信号线SIb可以设置在字线接触部WLC的右侧，并且在偶数列(例如，设置在次左侧的列(即，在第一方向Y上彼此相邻的传输晶体管))上，第二字线驱动信号线SIb可以设置在字线接触部WLC的左侧并且第一字线驱动信号线SIa可以设置在字线接触部WLC的右侧。
图31B是示出了根据实施例的存储器件310b中的用于字线驱动信号的布线的平面图。参照图31B，存储器件310b可以包括沿第一方向Y和第二方向X布置的多个字线焊盘WLP和多个传输晶体管PTR。第一字线驱动信号线SIa和第二字线驱动信号线SIb可以设置在沿第一方向Y布置的多个传输晶体管PTR上。在实施例中，第一字线驱动信号线SIa和第二字线驱动信号线SIb可以相对于字线接触部WLC横向对称。
第一字线驱动信号线SIa和第二字线驱动信号线SIb可以在多个传输晶体管PTR上设置在字线接触部WLC的一侧(例如，右侧)。第一字线驱动信号线SIa可以电连接到第一存储块BLK0与第二存储块BLK1之间的边界的驱动信号线节点，即，第一存储块BLK0的第二层级STAGE1的驱动信号线节点和第二存储块BLK1的第一层级STAGE0的驱动信号线节点。例如，第二字线驱动信号线SIb可以电连接到第一存储块BLK0的第一层级STAGE0的驱动信号线节点和第二存储块BLK1的第二层级STAGE1的驱动信号线节点。
在一些实施例中，第一字线驱动信号线SIa和第二字线驱动信号线SIb可以交替地布置。在实施例中，在奇数列(例如，布置在最左侧的列(即，在第一方向Y上彼此相邻的传输晶体管))上，第一字线驱动信号线SIa和第二字线驱动信号线SIb可以按照第一字线驱动信号线SIa和第二字线驱动信号线SIb的顺序设置，并且在偶数列(例如，布置在次左侧的列(即，在第一方向Y上彼此相邻的传输晶体管))上，第一字线驱动信号线SIa和第二字线驱动信号线SIb可以按照第二字线驱动信号线SIb和第一字线驱动信号线SIa的顺序设置。
图31A和图31B示出了不对第一存储块BLK0和第二存储块BLK1执行块共享的情况的实施例。然而，如上参照图4所述，可以对多个存储块中的一些存储块(例如，图3的BLK0至BLKi)执行块共享。在这种情况下，在每个传输晶体管上沿第一方向Y延伸的字线驱动信号线的数量可以对应于共享存储块的数量和传输晶体管的与块高度相对应的阶梯数量的乘积。
例如，在对第一存储块BLK0和第二存储块BLK1执行块共享的情况下，在每个传输晶体管PTR上沿第一方向Y延伸的字线驱动信号线的数量可以为4，4对应于共享存储块的数量(即，2)和传输晶体管的与块高度相对应的阶梯数量(即，2)的乘积。在实施例中，四条字线驱动信号线可以相对于字线接触部WLC布置成对称结构，并且例如，两条字线驱动信号线可以设置在字线接触部WLC的左侧，并且两条字线驱动信号线可以设置在字线接触部WLC的右侧。在实施例中，四条字线驱动信号线可以相对于字线接触部WLC布置成非对称结构，并且例如，一条字线驱动信号线可以设置在字线接触部WLC的左侧，并且三条字线驱动信号线可以设置在字线接触部WLC的右侧。
例如，在对包括第一存储块BLK0和第二存储块BLK1在内的三个存储块执行块共享的情况下，在每个传输晶体管PTR上沿第一方向Y延伸的字线驱动信号线的数量可以为6，6对应于传输晶体管的与块高度相对应的阶梯数量(即，2)和共享存储块的数量(即，3)的乘积。在实施例中，六条字线驱动信号线可以相对于字线接触部WLC布置成对称结构，并且例如，三条字线驱动信号线可以设置在字线接触部WLC的左侧，并且三条字线驱动信号线可以设置在字线接触部WLC的右侧。在实施例中，六条字线驱动信号线可以相对于字线接触部WLC布置成非对称结构，并且例如，两条字线驱动信号线可以设置在字线接触部WLC的左侧，并且四条字线驱动信号线可以设置在字线接触部WLC的右侧。
图32A是示出了根据实施例的存储器件320a的平面图。参照图32A，存储器件320a可以包括沿第一方向Y和第二方向X布置的多个字线焊盘WLP和多个传输晶体管PTR。存储器件320a还可以包括多个接合焊盘，该多个接合焊盘在第一方向Y上具有间距Py并且在第二方向X上具有间距Px。多个接合焊盘可以包括分别电连接到多个字线焊盘WLP的第一接合焊盘PAD1和未分别电连接到多个字线焊盘WLP的第二接合焊盘PAD2。
第一接合焊盘PAD1和第二接合焊盘PAD2在第一方向Y上的间距Py和第一接合焊盘PAD1和第二接合焊盘PAD2在第二方向X上的间距Px都可以小于字线焊盘WLP的间距。第一接合焊盘PAD1可以对应于例如图6的底部接合焊盘BPAD，但不一定限于此。在实施例中，第二接合焊盘PAD2中的至少一个可以是浮置的，并且因此可以用作虚设接合焊盘。在实施例中，第二接合焊盘PAD2中的至少一个可以用于其他目的，例如***电路信号和电力连接。在实施例中，第二接合焊盘PAD2中的至少一个可以电连接到地选择线GSL、串选择线SSL、擦除控制信号线GIDL或虚设字线。
图32B是示出了根据实施例的存储器件320b的平面图。参照图32B，存储器件320b可以对应于图32A的存储器件320a的修改示例，并且存储器件320b还可以包括多个接合焊盘，该多个接合焊盘在第一方向Y上具有间距Py，并且在第二方向X上具有间距Px'。
第一接合焊盘PAD1和第二接合焊盘PAD2在第一方向Y上的间距Py和第一接合焊盘PAD1和第二接合焊盘PAD2在第二方向X上的间距Px’都可以小于字线焊盘WLP的间距。此外，第一接合焊盘PAD1和第二接合焊盘PAD2在第二方向X上的间距Px'可以小于图32A所示的第一接合焊盘PAD1和第二接合焊盘PAD2在第二方向X上的间距Px。而且，第一接合焊盘PAD1可以对应于例如图6的底部接合焊盘BPAD，但不一定限于此。在实施例中，第二接合焊盘PAD2中的至少一个可以是浮置的，因此可以用作虚设接合焊盘。在实施例中，第二接合焊盘PAD2中的至少一个可以用于其他目的，例如***电路信号和电力连接。在实施例中，第二接合焊盘PAD2中的至少一个可以电连接到地选择线GSL、串选择线SSL、擦除控制信号线GIDL或虚设字线。
图32C是示出了根据实施例的存储器件320c的平面图。参照图32C，存储器件320c可以对应于图32B的存储器件320b的修改示例，并且存储器件320c还可以包括多个接合焊盘，该多个接合焊盘在第一方向Y上具有间距Py’并且在第二方向X上具有间距Px'。
第一接合焊盘PAD1和第二接合焊盘PAD2在第一方向Y上的间距Py’和第一接合焊盘PAD1和第二接合焊盘PAD2在第二方向X上的间距Px’都可以小于字线焊盘WLP的间距。此外，第一接合焊盘PAD1和第二接合焊盘PAD2在第一方向Y上的间距Py'可以小于图32B的第一接合焊盘PAD1和第二接合焊盘PAD2在第一方向Y上的间距Py，并且第一接合焊盘PAD1和第二接合焊盘PAD2在第二方向X上的间距Px'可以等于图32B的第一接合焊盘PAD1和第二接合焊盘PAD2在第二方向X上的间距Px'。此外，第一接合焊盘PAD1可以对应于例如图6的底部接合焊盘BPAD，但不一定限于此。在实施例中，第二接合焊盘PAD2中的至少一个可以是浮置的，因此可以用作虚设接合焊盘。在实施例中，第二接合焊盘PAD2中的至少一个可以用于其他目的，例如***电路信号和电力连接。在实施例中，第二接合焊盘PAD2中的至少一个可以电连接到地选择线GSL、串选择线SSL、擦除控制信号线GIDL或虚设字线。
图33是示出了根据本发明构思的一些实施例的存储器件500的图。
参照图33，存储器件500可以具有芯片到芯片(C2C)结构。包括单元区的至少一个上芯片和包括***电路区PERI的下芯片可以分开制造，并且然后，可以通过接合方法将至少一个上芯片和下芯片电连接以实现C2C结构。例如，接合方法可以指将形成在上芯片的最上金属层中的接合金属图案电连接或物理连接到形成在下芯片的最上金属层中的接合金属图案的方法。例如，在接合金属图案由铜(Cu)形成的情况下，接合方法可以是Cu-Cu接合方法。备选地，接合金属图案可以由铝(Al)或钨(W)形成。
存储器件500可以包括包含了单元区的至少一个上芯片。例如，如图33所示，存储器件500可以包括两个上芯片。然而，上芯片的数量不一定限于此。在存储器件500包括两个上芯片的情况下，包括第一单元区CELL1的第一上芯片、包括第二单元区CELL2的第二上芯片、以及包括***电路区PERI的下芯片可以分别制造，并且然后，第一上芯片、第二上芯片和下芯片可以通过接合方法彼此电连接以制造存储器件500。第一上芯片可以翻转然后可以通过接合方法电连接到下芯片，并且第二上芯片也可以翻转然后可以通过接合方法电连接到第一上芯片。在下文中，第一上芯片和第二上芯片中的每一个的上部和下部将基于其在第一上芯片和第二上芯片中的每一个被翻转之前的布置来命名。例如，下芯片的上部可以指基于+Z轴方向定义的上部，并且第一上芯片和第二上芯片中的每一个的上部可以指基于图33中的-Z轴方向定义的上部。然而，本发明构思的实施例不一定限于此。在某些实施例中，第一上芯片和第二上芯片之一可以被翻转，然后可以通过接合方法电连接到对应的芯片。
存储器件500的***电路区PERI以及第一单元区CELL1和第二单元区CELL2中的每一个可以包括外部焊盘接合区PA、字线接合区WLBA和位线接合区BLBA。
***电路区PERI可以包括第一衬底210和形成在第一衬底210上的多个电路元件220a、220b和220c。包括一个或多个绝缘层的层间绝缘层215可以设置在多个电路元件220a、220b和220c上，并且电连接到多个电路元件220a、220b和220c的多条金属线可以设置在层间绝缘层215中。例如，多条金属线可以包括电连接到多个电路元件220a、220b和220c的第一金属线230a、230b和230c、以及形成在第一金属线230a、230b和230c上的第二金属线240a、240b和240c。多条金属线可以由各种导电材料中的至少一种形成。例如，第一金属线230a、230b和230c可以由具有相对高电阻率的钨形成，并且第二金属线240a、240b和240c可以由具有相对低电阻率的铜形成。
在本实施例中示出并描述了第一金属线230a、230b、230c和第二金属线240a、240b、240c。然而，本发明构思的实施例不一定限于此。在某些实施例中，还可以在第二金属线240a、240b和240c上形成一条或多条附加金属线。在这种情况下，第二金属线240a、240b和240c可以由铝形成，并且形成在第二金属线240a、240b和240c上的至少一些附加金属线可以由电阻率低于第二金属线240a、240b和240c的铝的电阻率的铜形成。
层间绝缘层215可以设置在第一衬底210上并且可以包括诸如氧化硅和/或氮化硅之类的绝缘材料。
第一单元区CELL1和第二单元区CELL2中的每一个可以包括至少一个存储块。第一单元区CELL1可以包括第二衬底310和公共源极线320。多条字线330(331至338)可以沿垂直于第二衬底310的顶表面的方向(即，Z轴方向)堆叠在第二衬底310上。串选择线和地选择线可以设置在字线330上方和下方，并且多条字线330可以设置在串选择线与地选择线之间。同样地，第二单元区CELL2可以包括第三衬底410和公共源极线420，并且多条字线430(431至438)可以沿垂直于第三衬底410的顶表面的方向(即，Z轴方向)堆叠在第三衬底410上。第二衬底310和第三衬底410中的每一个可以由各种材料中的至少一种形成并且可以是例如硅衬底、硅锗衬底、锗衬底、或者具有在单晶硅衬底上生长的单晶外延层的衬底。多个沟道结构CH可以形成在第一单元区CELL1和第二单元区CELL2中的每一个中。
在一些实施例中，如区域“A1”所示，沟道结构CH可以设置在位线接合区BLBA中，并且可以沿垂直于第二衬底310的顶表面的方向延伸以穿透字线330、串选择线和地选择线。沟道结构CH可以包括数据存储层、沟道层和填充绝缘层。沟道层可以电连接到位线接合区BLBA中的第一金属线350c和第二金属线360c。例如，第二金属线360c可以是位线并且可以通过第一金属线350c电连接到沟道结构CH。位线360c可以沿平行于第二衬底310的顶表面的第一方向(例如，Y轴方向)延伸。沟道层可以电连接到位线接合区BLBA中的第一金属线450c和第二金属线460c。
在一些实施例中，如区域“A2”中所示，沟道结构CH可以包括彼此电连接的下沟道LCH和上沟道UCH。例如，沟道结构CH可以通过形成下沟道LCH的工艺和形成上沟道UCH的工艺形成。下沟道LCH可以沿垂直于第二衬底310的顶表面的方向延伸以穿透公共源极线320和下字线331和332。下沟道LCH可以包括数据存储层、沟道层和填充绝缘层，并且可以电连接到上沟道UCH。上沟道UCH可以穿透上字线333至338。上沟道UCH可以包括数据存储层、沟道层和填充绝缘层，并且上沟道UCH的沟道层可以电连接到第一金属线350c和第二金属线360c。随着沟道长度的增加，由于制造工艺的特性，可能难以形成具有基本均匀宽度的沟道。由于通过顺序执行的工艺而形成的下沟道LCH和上沟道UCH，根据本实施例的存储器件500可以包括具有更大宽度均匀性的沟道。
在沟道结构CH包括如区域“A2”中所示的下沟道LCH和上沟道UCH的情况下，位于下沟道LCH与上沟道UCH之间的边界附近的字线可以是虚设字线。例如，与下沟道LCH与上沟道UCH之间的边界相邻的字线332和333可以是虚设字线。在这种情况下，数据可以不存储在电连接到虚设字线的存储单元中。备选地，与电连接到虚设字线的存储单元相对应的页的数量可以小于与电连接到一般字线的存储单元相对应的页的数量。施加到虚设字线的电压电平可以不同于施加到一般字线的电压电平，从而可以减少下沟道LCH与上沟道UCH之间的不均匀沟道宽度对存储器件的操作的影响。
区域“A2”中下沟道LCH穿透的下字线331和332的数量少于上沟道UCH穿透的上字线333至338的数量。然而，本发明构思的实施例不一定限于此。在某些实施例中，下沟道LCH穿透的下字线的数量可以等于或大于上沟道UCH穿透的上字线的数量。此外，设置在第二单元区CELL2中的沟道结构CH的结构特征和连接关系可以与设置在第一单元区CELL1中的沟道结构CH的结构特征和连接关系基本相同。
在位线接合区BLBA中，第一贯通电极THV1可以设置在第一单元区CELL1中，并且第二贯通电极THV2可以设置在第二单元区CELL2中。如图33所示，第一贯通电极THV1可以穿透公共源极线320和多条字线330。在某些实施例中，第一贯通电极THV1还可以穿透第二衬底310。第一贯通电极THV1可以包括导电材料。备选地，第一贯通电极THV1可以包括被绝缘材料包围的导电材料。第二贯通电极THV2可以具有与第一贯通电极THV1相同的形状和结构。
在一些实施例中，第一贯通电极THV1和第二贯通电极THV2可以通过第一贯通金属图案372d和第二贯通金属图案472d彼此电连接。第一贯通金属图案372d可以形成在包括第一单元区CELL1的第一上芯片的底端处，并且第二贯通金属图案472d可以形成在包括第二单元区CELL2的第二上芯片的顶端处。第一贯通电极THV1可以电连接到第一金属线350c和第二金属线360c。第二贯通电极THV2可以电连接到第一金属线450c和第二金属线460c。下过孔371d可以形成在第一贯通电极THV1与第一贯通金属图案372d之间，并且上过孔471d可以形成在第二贯通电极THV2与第二贯通金属图案472d之间。第一贯穿金属图案372d和第二贯穿金属图案472d可以通过接合方法彼此连接。
此外，在位线接合区BLBA中，顶部金属图案252可以形成在***电路区PERI的最上金属层中，具有与顶部金属图案252相同形状的顶部金属图案392可以形成在第一单元区CELL1的最上金属层中。第一单元区CELL1的顶部金属图案392和***电路区PERI的顶部金属图案252可以通过接合方法彼此电连接。在位线接合区BLBA中，位线360c可以电连接到***电路区PERI中包括的页缓冲器。例如，***电路区PERI中的一些电路元件220c可以构成页缓冲器，并且位线360c可以通过第一单元区CELL1的顶部接合金属图案370c和***电路区PERI的顶部接合金属图案270c电连接到构成页缓冲器的电路元件220c。
继续参照图33，在字线接合区WLBA中，第一单元区CELL1的字线330可以沿平行于第二衬底310的顶表面的第二方向(例如，X轴方向)延伸并且可以电连接到多个单元接触插塞340(341到347)。第一金属线350b和第二金属线360b可以顺序地电连接到与字线330电连接的单元接触插塞340上。在字线接合区WLBA中，单元接触插塞340可以通过第一单元区CELL1的顶部接合金属图案370b和***电路区PERI的顶部接合金属图案270b电连接到***电路区PERI。
单元接触插塞340可以电连接到***电路区PERI中包括的行解码器。例如，***电路区PERI中的一些电路元件220b可以构成行解码器，并且单元接触插塞340可以通过第一单元区CELL1的顶部接合金属图案370b和***电路区PERI的顶部接合金属图案270b电连接到构成行解码器的电路元件220b。在一些实施例中，构成行解码器的电路元件220b的操作电压可以不同于构成页缓冲器的电路元件220c的操作电压。例如，构成页缓冲器的电路元件220c的操作电压可以大于构成行解码器的电路元件220b的操作电压。
同样，在字线接合区WLBA中，第二单元区CELL2的字线430可以沿平行于第三衬底410的顶表面的第二方向(例如，X轴方向)延伸并且可以电连接到多个单元接触插塞440(441至447)。单元接触插塞440可以通过第二单元区CELL2的顶部金属图案以及第一单元区CELL1的下金属图案和顶部金属图案以及单元接触插塞348电连接到***电路区PERI。
在字线接合区WLBA中，顶部接合金属图案370b可以形成在第一单元区CELL1中，并且顶部接合金属图案270b可以形成在***电路区PERI中。第一单元区CELL1的顶部接合金属图案370b和***电路区PERI的顶部接合金属图案270b可以通过接合方法彼此电连接。顶部接合金属图案370b和顶部接合金属图案270b可以由铝、铜或钨形成。
在外部焊盘接合区PA中，底部金属图案371e可以形成在第一单元区CELL1的下部中，并且顶部金属图案472a可以形成在第二单元区CELL2的上部中。第一单元区CELL1的底部金属图案371e和第二单元区CELL2的顶部金属图案472a可以通过接合方法在外部焊盘接合区PA中彼此电连接。同样，顶部金属图案372a可以形成在第一单元区CELL1的上部中，并且顶部金属图案272a可以形成在***电路区PERI的上部中。第一单元区CELL1的顶部金属图案372a和***电路区PERI的顶部金属图案272a可以通过接合方法彼此连接。
公共源极线接触插塞380和480可以设置在外部焊盘接合区PA中。公共源极线接触插塞380和480可以由诸如金属、金属化合物和/或掺杂多晶硅等的导电材料形成。第一单元区CELL1的公共源极线接触插塞380可以电连接到公共源极线320，并且第二单元区CELL2的公共源极线接触插塞480可以电连接到公共源极线420。第一金属线350a和第二金属线360a可以顺序堆叠在第一单元区CELL1的公共源极线接触插塞380上，并且第一金属线450a和第二金属线460a可以顺序堆叠在第二单元区CELL2的公共源极线接触插塞480上。
输入/输出焊盘205、405和406可以设置在外部焊盘接合区PA中。参照图33，下绝缘层201可以覆盖第一衬底210的底表面，并且第一输入/输出焊盘205可以形成在下绝缘层201上。第一输入/输出焊盘205可以通过第一输入/输出接触插塞203电连接到设置在***电路区PERI中的多个电路元件220a中的至少一个，并且可以通过下绝缘层201与第一衬底210分开。此外，侧绝缘层可以设置在第一输入/输出接触插塞203与第一衬底210之间以将第一输入/输出接触插塞203与第一衬底210电隔离。
覆盖第三衬底410的顶表面的上绝缘层401可以形成在第三衬底410上。第二输入/输出焊盘405和/或第三输入/输出焊盘406可以设置在上绝缘层401上。第二输入/输出焊盘405可以通过第二输入/输出接触插塞403和303电连接到设置在***电路区PERI中的多个电路元件220a中的至少一个，并且第三输入/输出焊盘406可以通过第三输入/输出接触插塞404和304电连接到设置在***电路区PERI中的多个电路元件220a中的至少一个。
在一些实施例中，第三衬底410可以不设置在设置有输入/输出接触插塞的区域中。例如，如区域“B”所示，第三输入/输出接触插塞404可以在平行于第三衬底410的顶表面的方向上与第三衬底410分开，并且可以穿透第二单元区CELL2的层间绝缘层415以电连接到第三输入/输出焊盘406。在这种情况下，第三输入/输出接触插塞404可以通过各种工艺中的至少一种形成。
在一些实施例中，如区域“B1”所示，第三输入/输出接触插塞404可以沿第三方向(例如，Z轴方向)延伸，并且第三输入/输出接触插塞404的直径可以朝向上绝缘层401逐渐变大。例如，在区域“A1”中描述的沟道结构CH的直径可以朝向上绝缘层401逐渐变小，但是第三输入/输出接触插塞404的直径可以朝向上绝缘层401逐渐变大。例如，第三输入/输出接触插塞404可以在第二单元区CELL2和第一单元区CELL1通过接合方法彼此接合之后形成。
在某些实施例中，如区域“B2”所示，第三输入/输出接触插塞404可以沿第三方向(例如，Z轴方向)延伸，并且第三输入/输出接触插塞404的直径可以朝向上绝缘层401逐渐变小。例如，与沟道结构CH一样，第三输入/输出接触插塞404的直径可以朝向上绝缘层401逐渐变小。例如，第三输入/输出接触插塞404可以在第二单元区CELL2和第一单元区CELL1彼此接合之前与单元接触插塞440一起形成。
在某些实施例中，输入/输出接触插塞可以与第三衬底410重叠。例如，如区域“C”所示，第二输入/输出接触插塞403可以沿第三方向(例如，Z轴方向)穿透第二单元区CELL2的层间绝缘层415，并且可以通过第三衬底410电连接到第二输入/输出焊盘405。在这种情况下，第二输入/输出接触插塞403和第二输入/输出焊盘405的连接结构可以通过各种方法实现。
在一些实施例中，如区域“C1”中所示，开口408可以穿透第三衬底410，并且第二输入/输出接触插塞403可以通过形成在第三衬底410中的开口408直接电连接到第二输入/输出焊盘405。在这种情况下，如区域“C1”所示，第二输入/输出接触插塞403的直径可以朝向第二输入/输出焊盘405逐渐变大。然而，本发明构思的实施例不一定限于此，并且在某些实施例中，第二输入/输出接触插塞403的直径可以朝向第二输入/输出焊盘405逐渐变小。
在某些实施例中，如区域“C2”中所示，可以形成穿透第三衬底410的开口408，并且可以在开口408中形成接触部407。接触部407的一端可以电连接到第二输入/输出焊盘405，并且接触部407的另一端可以电连接到第二输入/输出接触插塞403。因此，第二输入/输出接触插塞403可以通过开口408中的接触部407电连接到第二输入/输出焊盘405。在这种情况下，如区域“C2”中所示，接触部407的直径可以朝向第二输入/输出焊盘405逐渐变大，并且第二输入/输出接触插塞403的直径可以朝向第二输入/输出焊盘405逐渐变小。例如，第二输入/输出接触插塞403可以在第二单元区CELL2和第一单元区CELL1彼此结合之前与单元接触插塞440一起形成，并且接触部407可以在第二单元区CELL2和第一单元区CELL1彼此接合之后形成。
在区域“C3”所示的某些实施例中，与区域“C2”的实施例相比，阻挡部(stopper)409可以进一步形成在第三衬底410的开口408的底端上。阻挡部409可以是与公共源极线420形成在相同层中的金属线。备选地，阻挡部409可以是与至少一条字线430形成在相同层中的金属线。第二输入/输出接触插塞403可以通过接触部407和阻挡部409电连接到第二输入/输出焊盘405。
与第二单元区CELL2的第二输入/输出接触插塞403和第三输入/输出接触插塞404一样，第一单元区CELL1的第二输入/输出接触插塞303和第三输入/输出接触插塞304中的每一个的直径可以朝向底部金属图案371e逐渐变小或者可以朝向底部金属图案371e逐渐变大。
在一些实施例中，狭缝411可以形成在第三衬底410中。例如，狭缝411可以形成在外部焊盘接合区PA的特定位置处。例如，如区域“D”所示，当在平面图中观察时，狭缝411可以位于第二输入/输出焊盘405与单元接触插塞440之间。备选地，当在平面图中观察时，第二输入/输出焊盘405可以位于狭缝411与单元接触插塞440之间。
在一些实施例中，如区域“D1”中所示，狭缝411可以穿透第三衬底410。例如，狭缝411可以用于防止第三衬底410在形成开口408时出现细微裂纹。然而，本发明构思的实施例不一定限于此，在某些实施例中，狭缝411的深度可以在第三衬底410的厚度的约60％至约70％的范围内。
在某些实施例中，如区域“D2”中所示，导电材料412可以形成在狭缝411中。例如，导电材料412可以用于将驱动外部焊盘接合区PA中的电路元件时发生的漏电流释放到外部。在这种情况下，导电材料412可以电连接到外部地线。
在某些实施例中，如区域“D3”中所示，绝缘材料413可以形成在狭缝411中。例如，绝缘材料413可以用于将设置在外部焊盘接合区PA中的第二输入/输出焊盘405和第二输入/输出接触插塞403与字线接合区WLBA电隔离。由于绝缘材料413形成在狭缝411中，所以可以防止通过第二输入/输出焊盘405提供的电压影响设置在字线接合区WLBA中的第三衬底410上的金属层。
在某些实施例中，可以选择性地形成第一至第三输入/输出焊盘205、405和406。例如，存储器件500可以仅包括设置在第一衬底210上的第一输入/输出焊盘205，以仅包括设置在第三衬底410上的第二输入/输出焊盘405，或仅包括设置在上绝缘层401上的第三输入/输出焊盘406。
在一些实施例中，第一单元区CELL1的第二衬底310或第二单元区CELL2的第三衬底410中的至少一个可以用作牺牲衬底并且可以在接合工艺之前或之后被完全或部分地去除。在去除衬底之后可以堆叠附加层。例如，第一单元区CELL1的第二衬底310可以在***电路区PERI与第一单元区CELL1的接合工艺之前或之后去除，并且然后，可以形成覆盖公共源极线320的顶表面的绝缘层或用于连接的导电层。同样地，第二单元区CELL2的第三衬底410可以在第一单元区CELL1和第二单元区CELL2的接合工艺之前或之后去除，并且然后，可以形成覆盖公共源极线420的顶表面的上绝缘层401或用于连接的导电层。
在上文中，已经在附图和说明书中描述了示例实施例。已经通过使用本文中描述的术语描述了实施例，但是这仅用于描述本发明构思并且不必用于限制含义或限制本发明构思的范围。因此，本领域的普通技术人员可以理解，在不脱离本发明构思的精神和范围的情况下，可以根据本发明构思实施各种修改和其他等效实施例。

Claims (20)

1.一种非易失性存储器件，包括：
第一半导体层，包括：多个存储单元，电连接到多条位线和多条字线，所述多条位线中的每一条沿第一方向延伸，所述多条字线沿竖直方向堆叠，所述多条字线中的每一条沿第二方向延伸，所述第二方向不同于所述第一方向；多个字线焊盘，分别对应于所述多条字线并布置成阶梯形；以及多个字线接触部，分别电连接到所述多个字线焊盘；以及
第二半导体层，包括：多个传输晶体管，分别电连接到所述多个字线接触部，并且在所述竖直方向上分别与所述多个字线焊盘重叠，
其中，所述多个字线焊盘中的每一个具有在所述第一方向上的第一宽度和在所述第二方向上的第二宽度，并且
其中，所述多个传输晶体管具有在所述第一方向上的第一间距和在所述第二方向上的第二间距。
2.根据权利要求1所述的非易失性存储器件，其中，所述多个字线接触部中的每一个具有在所述第一方向上的所述第一间距和在所述第二方向上的所述第二间距。
3.根据权利要求1所述的非易失性存储器件，其中，所述第一宽度对应于所述第一间距，并且所述第二宽度对应于所述第二间距。
4.根据权利要求1所述的非易失性存储器件，其中，所述多个字线接触部沿所述竖直方向穿过所述多条字线，所述多个字线接触部中的每一个沿所述竖直方向延伸，并且分别电连接到所述多个传输晶体管。
5.根据权利要求1所述的非易失性存储器件，其中，所述多个字线接触部分别从所述多条字线沿所述竖直方向延伸，并且分别电连接到所述多个传输晶体管，并且
其中，所述多个字线接触部在所述竖直方向上的高度彼此不同。
6.根据权利要求1所述的非易失性存储器件，其中，所述多个字线焊盘包括在所述第一方向上彼此相邻的第一字线焊盘和第二字线焊盘，
其中，所述第一字线焊盘和所述第二字线焊盘在所述竖直方向上的高度不同，并且
其中，所述多个传输晶体管包括在所述第一方向上彼此相邻的第一传输晶体管和第二传输晶体管，所述第一传输晶体管通过第一字线接触部电连接到所述第一字线焊盘，并且所述第二传输晶体管通过第二字线接触部电连接到所述第二字线焊盘。
7.根据权利要求6所述的非易失性存储器件，其中，所述多个字线焊盘还包括在所述第二方向上与所述第二字线焊盘相邻的第三字线焊盘，所述第二字线焊盘和所述第三字线焊盘在所述竖直方向上的高度彼此不同，并且
其中，所述多个传输晶体管还包括在所述第二方向上与所述第二传输晶体管相邻的第三传输晶体管，并且所述第三传输晶体管通过第三字线接触部电连接到所述第三字线焊盘。
8.根据权利要求6所述的非易失性存储器件，其中，所述第一传输晶体管包括第一栅极端子和电连接到所述第一字线接触部的第一源/漏极端子，
其中，所述第二传输晶体管包括第二栅极端子和电连接到所述第二字线接触部的第二源/漏极端子，并且
其中，所述第一源/漏极端子和所述第二源/漏极端子在所述第一方向上彼此相邻。
9.根据权利要求6所述的非易失性存储器件，其中，所述第一传输晶体管包括第一栅极端子和电连接到所述第一字线接触部的第一源/漏极端子，
其中，所述第二传输晶体管包括第二栅极端子和电连接到所述第二字线接触部的第二源/漏极端子，并且
其中，所述第一源/漏极端子和所述第二源/漏极端子在所述第一方向上不彼此相邻。
10.根据权利要求1所述的非易失性存储器件，其中，所述第一半导体层还包括分别电连接到所述多个字线接触部的多个顶部接合焊盘，
其中，所述第二半导体层还包括分别电连接到所述多个传输晶体管的多个底部接合焊盘，并且
其中，所述多个顶部接合焊盘和所述多个底部接合焊盘具有相同的间距。
11.根据权利要求10所述的非易失性存储器件，其中，所述第一半导体层还包括：
至少一个顶部金属层，包括分别电连接到所述多个字线接触部的多个顶部金属图案；以及
多个顶部金属接触部，分别电连接到所述多个顶部金属图案，
其中，所述第二半导体层还包括：
多个底部金属接触部，分别电连接到所述多个底部接合焊盘；以及
至少一个底部金属层，包括分别电连接到所述多个底部金属接触部的多个底部金属图案，
其中，所述多个字线接触部、所述多个顶部金属图案和所述多个顶部金属接触部具有彼此相同的间距，或者，所述多个底部金属接触部、所述多个底部金属图案和所述多个传输晶体管具有彼此相同的间距。
12.根据权利要求11所述的非易失性存储器件，其中，所述多个顶部金属接触部包括多个第一顶部金属接触部，所述多个第一顶部金属接触部设置在所述多个顶部金属图案中的对应的第一顶部金属图案与所述多个顶部接合焊盘中的对应的第一顶部接合焊盘之间，或者
所述多个底部金属接触部包括多个第一底部金属接触部，所述多个第一底部金属接触部设置在所述多个底部金属图案中的对应的第一底部金属图案与所述多个底部接合焊盘中的对应的第一底部接合焊盘之间。
13.根据权利要求10所述的非易失性存储器件，其中，所述第一半导体层还包括分别电连接到所述多个字线接触部的多个顶部金属接触部，
其中，所述第二半导体层还包括分别电连接到所述多个底部接合焊盘的多个底部金属接触部，并且
其中，所述多个字线接触部和所述多个顶部金属接触部具有彼此相同的间距，或者，所述多个底部金属接触部和所述多个传输晶体管具有彼此相同的间距。
14.所述权利要求1所述的非易失性存储器件，其中，所述多个字线接触部沿所述竖直方向穿过所述多条字线，
其中，所述第二半导体层还包括：
至少一个底部金属层，包括分别电连接到所述多个字线接触部的多个底部金属图案；以及
多个底部金属接触部，分别电连接到所述多个底部金属图案，
其中，所述多个底部金属图案、所述多个底部金属接触部和所述多个传输晶体管具有相同的间距。
15.一种非易失性存储器件，包括：
在第一方向上彼此相邻的上存储块和下存储块；
多个上字线焊盘，电连接到所述上存储块并且以阶梯形在第二方向上与所述上存储块相邻布置，所述第二方向不同于所述第一方向；
多个下字线焊盘，电连接到所述下存储块并且以阶梯形在所述第二方向上与所述下存储块相邻布置；
多个上字线接触部，分别电连接到所述多个上字线焊盘；
多个下字线接触部，分别电连接到所述多个下字线焊盘；
多个上传输晶体管，分别电连接到所述多个上字线接触部，并且在竖直方向上分别与所述多个上字线焊盘重叠；以及
多个下传输晶体管，分别电连接到所述多个下字线接触部，并且在所述竖直方向上分别与所述多个下字线焊盘重叠，
其中，所述多个上字线焊盘和所述多个下字线焊盘在所述第二方向上具有彼此相同的宽度，并且
其中，所述多个上传输晶体管和所述多个下传输晶体管中的每一个在所述第二方向上具有彼此相同的间距。
16.根据权利要求15所述的非易失性存储器件，其中，所述多个上字线接触部和所述多个下字线接触部中的每一个在所述第二方向上具有彼此相同的间距。
17.根据权利要求15所述的非易失性存储器件，其中，所述多个上字线焊盘和所述多个下字线焊盘在所述第一方向上具有彼此相同的宽度。
18.根据权利要求15所述的非易失性存储器件，其中，所述多个上字线焊盘包括在所述第一方向上彼此相邻的第一字线焊盘和第二字线焊盘，
其中，所述多个下字线焊盘包括在所述第一方向上彼此相邻的第三字线焊盘和第四字线焊盘，
其中，所述第一字线焊盘和所述第二字线焊盘在所述竖直方向上的高度彼此不同，
其中，所述第三字线焊盘和所述第四字线焊盘在所述竖直方向上的高度不同，并且
其中，所述第二字线焊盘和所述第三字线焊盘在所述第一方向上彼此相邻并且在所述竖直方向上具有相同的高度。
19.根据权利要求18所述的非易失性存储器件，其中，所述多个上传输晶体管包括在所述第一方向上彼此相邻的第一传输晶体管和第二传输晶体管，
其中，所述多个下传输晶体管包括在所述第一方向上彼此相邻的第三传输晶体管和第四传输晶体管，
其中，所述第二传输晶体管和所述第三传输晶体管共享被提供有字线驱动信号的第一源/漏极端子，
其中，所述第二传输晶体管包括所述第一源/漏极端子和电连接到第二字线接触部的第二源/漏极端子，并且
其中，所述第三传输晶体管包括所述第一源/漏极端子和电连接到第三字线接触部的第三源/漏极端子。
20.根据权利要求19所述的非易失性存储器件，其中，所述第一传输晶体管包括第四源/漏极端子，所述第四源/漏极端子电连接到所述第一字线焊盘并且与所述第二源/漏极端子相邻设置，并且
其中，所述第四传输晶体管包括第五源/漏极端子，所述第五源/漏极端子电连接到所述第四字线焊盘并且与所述第三源/漏极端子相邻设置。
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