CN112669757A - 显示面板以及显示装置 - Google Patents

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Abstract

本发明公开了一种显示面板以及显示装置。包括驱动电路，驱动电路包括相互级联的N级移位寄存器，移位寄存器包括第一控制单元、第二控制单元、第三控制单元和第四控制单元。第一控制单元接收输入信号响应于第一时钟信号控制第一节点的信号；第二控制单元接收第一电压信号和第二电压信号，响应于第一节点的信号、第一时钟信号、第二时钟信号而控制第二节点的信号；第三控制单元接收第一电压信号响应于第三节点的信号，或，第二电压信号响应于第二节点的信号，产生输出信号；第四控制单元连接于第三节点，在第一节点为低电平信号时内的至少第一时间段，控制第三节点的电位为第一低电平信号，第一低电平信号的电位低于第一电压信号的电位。

Description

显示面板以及显示装置
技术领域
本发明涉及显示面板领域，尤其涉及一种显示面板以及显示装置。
背景技术
在显示领域，为了实现扫描显示或其他功能，常常需要用到移位寄存器。然而，由于移位寄存器工作时，其内部控制节点的电压不可避免的存在阈值损失，使得对应移位寄存器中的晶体管不能够充分导通，导致移位寄存器输出端的电平达不到目标电压，产生拖尾现象，影响显示效果。
移位寄存器中的PMOS晶体管的输出信号从高电平跳变为低电平时，PMOS晶体管的栅极电位为Vgl电位，而PMOS晶体管的源极电位也为Vgl电位，也即PMOS晶体管的栅极与源极均为Vgl电位，PMOS晶体管工作于不饱和状态，这会导致漏极输出的电压为∣Vgl∣-∣Vth∣，其中Vth为PMOS晶体管的阈值电压。
由于PMOS晶体管的漏极输出的电压达不到预定输出Vgl的效果，因此目前的移位寄存器的输出脉冲信号在高电平跳变为低电平时存在拖尾现象。
发明内容
本发明实施例提供一种显示面板以及显示装置，以解决移位寄存器输出信号拖尾问题。
第一方面，本发明实施例提供了一种一种显示面板，包括：
驱动电路，所述驱动电路包括相互级联的N级移位寄存器，N≥2；
所述移位寄存器包括：
第一控制单元，所述第一控制单元用于接收输入信号并响应于第一时钟信号而控制第一节点的信号；
第二控制单元，所述第二控制单元用于接收第一电压信号和第二电压信号，并响应于所述第一节点的信号、所述第一时钟信号、第二时钟信号而控制第二节点的信号；
第三控制单元，所述第三控制单元用于接收所述第一电压信号并响应于第三节点的信号，或者，接收所述第二电压信号并响应于所述第二节点的信号，产生输出信号，其中，所述第三节点与所述第一节点连接，所述第一电压信号为低电平信号，所述第二电压信号为高电平信号；
第四控制单元，所述第四控制单元连接于所述第三节点，用于在所述第一节点为低电平信号时内的至少第一时间段，控制所述第三节点的电位为第一低电平信号，其中，所述第一低电平信号的电位低于所述第一电压信号的电位。
第二方面，本发明实施例还提供了一种显示装置，包括第一方面所述的显示面板。
本发明实施例提供的显示面板包括驱动电路，该驱动电路包括相互级联的N级移位寄存器，并且移位寄存器包括第一控制单元、第二控制单元、第三控制单元以及第四控制单元。其中第三控制单元用于接收第一电压信号并响应于第三节点的信号，或者，接收第二电压信号并响应于第二节点的信号，产生输出信号。由于第四控制单元连接于第三节点，并且可以在第一节点为低电平信号时内的至少第一时间段，控制第三节点的电位为第一低电平信号，第一低电平信号的电位低于第一电压信号的电位，即第三节点电位比第一电压信号的电位更低，以使第三控制单元中的晶体管迅速趋于饱和状态，输出第一电压信号，避免产生拖尾问题。
附图说明
图1为现有技术中的一种移位寄存器的结构示意图；
图2为图1所示移位寄存器的时序图；
图3为本发明实施例提供的显示面板的移位寄存器的结构示意图；
图4为本发明实施例提供的又一种显示面板的移位寄存器的结构示意图；
图5为本发明实施例提供的又一种显示面板的移位寄存器的结构示意图；
图6为本发明实施例提供的又一种显示面板的移位寄存器的结构示意图；
图7为本发明实施例提供的又一种显示面板的移位寄存器的结构示意图；
图8为本发明实施例提供的又一种显示面板的移位寄存器的结构示意图；
图9为本发明实施例提供的又一种显示面板的移位寄存器的结构示意图；
图10为本发明实施例提供的又一种显示面板的移位寄存器的结构示意图；
图11为本发明实施例提供的又一种显示面板的移位寄存器的结构示意图；
图12为本发明实施例提供的又一种显示面板的移位寄存器的结构示意图；
图13为本发明实施例提供的又一种显示面板的移位寄存器的结构示意图；
图14为图13所示电路结构的时序图；
图15为本发明实施例提供的又一种显示面板的移位寄存器的结构示意图；
图16为图15所示电路结构的时序图；
图17为本发明实施例提供的又一种显示面板的移位寄存器的结构示意图；
图18为图17所示电路结构的时序图；
图19为本发明实施例提供的又一种显示面板的移位寄存器的结构示意图；
图20为图19所示电路结构的时序图；
图21为本发明实施例提供的又一种显示面板的移位寄存器的结构示意图；
图22为图21所示电路结构的时序图；
图23为本发明实施例提供的又一种显示面板的移位寄存器的结构示意图；
图24为图23所示电路结构的时序图；
图25为本发明实施例提供的又一种显示面板的移位寄存器的结构示意图；
图26是本发明实施例提供的一种显示装置的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1为现有技术中的一种移位寄存器的结构示意图，图2为图1所示移位寄存器的时序图。参见图1以及图2，当移位寄存器需实现从高电平跳变为低电平时，需要晶体管P1断开，晶体管P2导通。此时晶体管P2的栅极电位为Vgl电位，而晶体管P2的源极电位也为Vgl电位，也即晶体管P2的栅极与源极均为Vgl电位，晶体管P2工作于不饱和状态，这会导致晶体管P2漏极输出的电压为∣Vgl∣-∣Vth∣，其中Vth为晶体管P2的阈值电压。由于晶体管P2的漏极输出的电压达不到预定输出Vgl的效果，因此如图2所示，目前的移位寄存器的输出脉冲信号在高电平跳变为低电平时存在拖尾现象(如图2中箭头所示位置)。
有鉴于此，本发明实施例提供一种显示面板，包括驱动电路，该驱动电路包括相互级联的N级移位寄存器。N为大于等于2的正整数。该驱动电路用于向显示面板逐行输出脉冲信号。例如向显示面板的各扫描线输出扫描脉冲信号，或者向显示面板的各行发光控制信号线输出发光控制脉冲信号。图3为本发明实施例提供的显示面板的移位寄存器的结构示意图，如图3所示，本发明实施例提供的显示面板的移位寄存器包括第一控制单元01、第二控制单元02、第三控制单元03以及第四控制单元04。其中，第一控制单元01用于接收输入信号IN并响应于第一时钟信号CK1而控制第一节点N1的信号。第二控制单元02用于接收第一电压信号Vgl和第二电压信号Vgh，并响应于第一节点N1的信号、第一时钟信号CK1、第二时钟信号CK2而控制第二节点N2的信号。第三控制单元03用于接收第一电压信号Vgl并响应于第三节点N3的信号，或者，接收第二电压信号Vgh并响应于第二节点N2的信号，产生输出信号OUT。其中，第三节点N3与第一节点N1连接，第一电压信号Vgl为低电平信号，第二电压信号Vgh为高电平信号。本发明实施例还设置有第四控制单元04，第四控制单元04连接于第三节点N3。在第一节点N1为低电平信号时内的至少第一时间段，第四控制单元04可以控制第三节点N3的电位为第一低电平信号V1，其中第一低电平信号V1的电位低于所述第一电压信号Vgl的电位。因此第三控制单元03中控制产生输出信号OUT的晶体管的栅极电位小于第一电压信号Vgl的电位，源极电位为第一电压信号Vgl的电位，从而使得第三控制单元03中控制产生输出信号OUT的晶体管迅速趋于饱和状态，使得第三控制单元03中控制产生输出信号OUT的晶体管源极电压和漏极电压趋于相等，因此可以减弱拖尾现象。
可选的，在上述实施例的基础上，第四控制单元还可以包括第一电容，第一电容的第一极板连接于第三节点，第二极板接收第一控制信号；其中，述第一时间段内，第一控制信号为低电平信号。例如参见图4，第四控制单元04中设置有第一电容C1，第一电容C1的第一极板连接于第三节点N3，第二极板接收第一控制信号A1。在第一时间段内，第一节点N1为低电平，第一控制信号A1为低电平信号，第一电容C1快速充电，以使第三节点N3的电位迅速下降，并低于第一电压信号Vgl的电位。
可选的，例如参见图5，第四控制单元04还可以包括第一晶体管M1，第一晶体管M1的源极接收第一控制信号A1，漏极与第一电容C1的第二极板连接，栅极接收第二控制信号A2；其中，在第一时间段内，第二控制信号A2控制第一晶体管M1开启，第一控制信号A1传输至第一电容C1，此时第一节点N1为低电位。在第一电容C1和第一控制信号A1的低电平控制下，第三节点N3的电位迅速下降到低于第一电压信号Vgl。由于在第三控制单元03接收第二电压信号Vgh并响应于第二节点N2的信号，产生输出信号OUT时，需要第三节点N3一直保持高电位。也即不需要第四控制模块04时刻控制第三节点N3节点小于第一电压信号Vgl的电位。因此，本发明实施例设置第一晶体管M1，可以使得在第一时间段，第一晶体管M1导通，控制第三节点N3节点小于第一电压信号Vgl的电位，在其他时间段，第一晶体管M1可以关闭，避免对第三节点N3的电位造成干扰，影响移位寄存器的输出信号。
可选的，还可以设置第一控制信号与第二控制信号为同一信号。例如如图6所示，第一晶体管M1的源极以及栅极电连接，均接收第一控制信号A1(或第二控制信号A2)。这样设置可以减少显示面板中信号线的数量。
可选的，还可以设置第一时钟信号CK1与第一控制信号A1为同一信号。如图7所示，本发明实施例可以进一步减少显示面板中的信号线的数量。通过调整移位寄存器的时序，保证第一时钟信号CK1在第一时间段低电平信号，以使第四控制单元能够控制第三节点的电位为第一低电平信号，即低于第一电压信号Vgl的电位即可。
可选的，还可以设置第二控制信号为第一节点的信号。如图8所示，第一晶体管M1的栅极连接第一节点N1，因此第二控制信号A2为第一节点N1的信号。当第一节点N1为低电平时，第一晶体管M1导通，第一控制信号A1传输至第一电容C1，进而在第一时间段内控制第三节点N3的电位低于第一电压信号Vgl的电位。
可选的，本发明实施例中的第四控制单元还可以包括第二电容，第二电容的第一极板连接至第一晶体管的栅极，第二极板接收第二电压信号。例如如图9所示，第四控制单元04包括第二电容C2，第二电容C2的第一极板连接至第一晶体管M1的栅极，第二极板接收第二电压信号Vgh。当第二控制信号A2为第一节点N1节点的信号时，本发明实施可以通过第二电压信号Vgh和第二电容C2来稳定第一节点N1节点的电位，避免第一节点N1电位的浮动影响第三节点N3的电位。
可选的，第一电容的电容值小于第二电容的电容值。由于第一电容C1用于控制第三节点电位的下拉，根据电容C、电荷Q、电压U三者之间的关系U＝Q/C，可知，在电荷相同的情况下，若要使得电压迅速下降，则需要较小的电容值，电容越小，第三节点电位的下拉速度越快，就越容易提升减弱拖尾现象的效果。因此第一电容C1需要较小的电容值。而第二电容C2主要用于稳定第一节点N1和第三节点N3的电位，因此，第二电容C2需要大一些的电容值，以避免在电容充放电的过程中导致第一节点N1的电位发生太大的变化，提升节点电位的稳定性。所以本发明实施例设置第一电容的电容值小于第二电容的电容值。
可选的，第四控制单元还可以包括第二晶体管，第二晶体管的源极连接于第一节点，漏极连接于第三节点，栅极接收第一控制信号；其中，在第一时间段，第一控制信号控制第二晶体管开启。如图10所示，第四控制单元04包括第一电容C1、第一晶体管M1和第二晶体管M2。第一晶体管M1的源极接收第一控制信号A1，漏极连接于第三节点N3，栅极接收第二控制信号A2；第一电容位于第一晶体管M1的漏极与第三节点N3之间。在第一时间段内，第二控制信号A2控制第一晶体管M1开启，且在第一时间段内，第一控制信号A1为低电平信号。第二晶体管M2的源极连接于第一节点N1，漏极连接于第三节点N3，栅极接收第一控制信号A1；其中，在第一时间段，第一控制信号A1控制第二晶体管M2开启。
若第一控制信号A1还未下降为低电平时，第一节点N1的电位就传输至第三节点N3，那么就无法避免移位寄存器的拖尾问题。本发明实施例在第一节点N1和第三节点N3之间设置第二晶体管M2,由于第二晶体管M2的栅极接收第一控制信号A1，只有在第一控制信号A1为低电平，且第一晶体管M1导通时，同时第二晶体管M2导通，从而实现第三节点N3电位的下拉，可以防止未经第四控制单元04的下拉作用，第一节点N1的电位直接传输至第三控制单元03，从而产生输出信号拖尾的问题。
可选的，第四控制单元还可以包括第三晶体管，第三晶体管的源极接收第二电压信号，漏极连接于第三节点，栅极连接于第二节点；其中，在第一时间段内，第二节点控制第三晶体管关断。例如如图11所示，第四控制单元04包括第一电容C1、第一晶体管M1和第三晶体管M3。第一晶体管M1的源极接收于第一控制信号A1，漏极连接于第三节点N3，栅极接收第二控制信号A2；第一电容位于第一晶体管M1的漏极与第三节点N3之间。在第一时间段内，第二控制信号A2控制所述第一晶体管M1开启，且在第一时间段内，第一控制信号A1为低电平信号。第三晶体管M3的源极接收第二电压信号Vgh，漏极连接于第三节点N3，栅极连接于第二节点N2；其中，在第一时间段内，第二节点N2控制第三晶体管M3关断。
由于移位寄存器中的各时钟信号会经过多次跳变，在跳变的过程中，会引起第一节点N1和点节点N3的电位浮动。本发明实施例通过设置第三晶体管M3，利用第二节点N2的电位来控制第三节点N3的电位，保证第三节点N3在高电平时的信号稳定性。例如，若需要移位寄存器输出高电平(第二电压信号Vgh)，那么第二节点N2为低电位，需要第三节点N3保持稳定的高电位，本发明实施例通过设置第三晶体管M3，第三晶体管M3的栅极连接第二节点N2，第二节点N2为低电位，第三晶体管M3导通，以使第三节点N3稳定维持在第二电压信号Vgh的高电位，保证在第二节点N2变为高电平之前，第三节点N3的电平不发生变化，只有当第二节点N2节点变为高电平时，第三节点N3节点才变为比第一电压信号Vgl更低的低电平信号，从而减弱拖尾现象。
可选的，第一控制单元可以包括第四晶体管，第四晶体管的源极连接所述输入信号，漏极连接于第一节点，栅极接收第一时钟信号。第二控制单元包括第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第三电容和第四电容。其中，第五晶体管的源极接收第一时钟信号，漏极连接于第四节点，栅极连接于第一节点。第六晶体管的源极接收第二时钟信号，漏极连接于第五节点，栅极连接于第四节点。第七晶体管的源极接收第一电压信号，漏极连接于第四节点，栅极接收第一时钟信号。第八晶体管的源极接收第二电压信号，漏极连接于第二节点，栅极连接于第一节点。第九晶体管的源极连接于第五节点，漏极连接于所述第二节点，栅极接收第二时钟信号。第三电容的第一极板连接于第四节点，第二极板连接于第五节点。第四电容的第一极板接收第二电压信号，第二极板连接于第二节点。第三控制单元包括第十晶体管和第十一晶体管第四电容。第十晶体管的源极接收第一电压信号，漏极输出输出信号，栅极连接于第三节点。第十一晶体管的源极接收第二电压信号，漏极输出输出信号，栅极连接于第二节点。
例如参见图12所示，第一控制单元01可以包括第四晶体管M4，第四晶体管M4的源极接收输入信号IN，漏极连接于第一节点N1，栅极接收第一时钟信号CK1。第二控制单元02包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第三电容C3和第四电容C4。其中，第五晶体管M5的源极接收第一时钟信号CK1，漏极连接于第四节点N4，栅极连接于第一节点N1。第六晶体管M6的源极接收第二时钟信号CK2，漏极连接于第五节点N5，栅极连接于第四节点N4。第七晶体管M7的源极接收第一电压信号Vgl，漏极连接于第四节点N4，栅极接收第一时钟信号CK1。第八晶体管M8的源极接收第二电压信号Vgh，漏极连接于第二节点N2，栅极连接于第一节点N1。第九晶体管M9的源极连接于第五节点N5，漏极连接于第二节点N2，栅极接收第二时钟信号CK2。第三电容C3的第一极板连接于第四节点N4，第二极板连接于第五节点N5。第四电容C4的第一极板接收第二电压信号Vgh，第二极板连接于第二节点N2。第三控制单元03包括第十晶体管M10、第十一晶体管M11和第四电容C4。第十晶体管M10的源极接收第一电压信号Vgl，漏极输出输出信号OUT，栅极连接于第三节点N3。第十一晶体管M11的源极接收第二电压信号Vgh，漏极输出输出信号OUT，栅极连接于第二节点N2。
可选的，第一电容C1的电容值小于第三电容C3的电容值，或者，第一电容C1的电容值小于第四电容C4的电容值。由于第一电容C1用于控制第三节点N3电位的下拉，电容越小，第三节点N3电位的下拉速度越快，就越容易提升减弱拖尾现象的效果。因此设置第一电容C1小于第三电容C3的电容值，或者小于第四电容C4的电容值。第三电容C3主要用来稳定第四节点N4的电位，第四电容C4用于稳定第二节点N2的电位，因此设置第三电容C3以及第四电容C4比第一电容C1的电容值大。
下面通过几个具体的移位寄存器电路结构示例，详细介绍本发明的具体实现原理。图13为本发明实施例提供的又一种移位寄存器的电路结构示意图，如图13所示，第一控制单元01包括第四晶体管M4，第四晶体管M4的源极接收输入信号IN，漏极连接于第一节点N1，栅极接收第一时钟信号CK1。第二控制单元02包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第三电容C3和第四电容C4。其中，第五晶体管M5的源极接收第一时钟信号CK1，漏极连接于第四节点N4，栅极连接于第一节点N1。第六晶体管M6的源极接收第二时钟信号CK2，漏极连接于第五节点N5，栅极连接于第四节点N4。第七晶体管M7的源极接收第一电压信号Vgl，漏极连接于第四节点N4，栅极接收第一时钟信号CK1。第八晶体管M8的源极接收第二电压信号Vgh，漏极连接于第二节点N2，栅极连接于第一节点N1。第九晶体管M9的源极连接于第五节点N5，漏极连接于第二节点N2，栅极接收第二时钟信号CK2。第三电容C3的第一极板连接于第四节点N4，第二极板连接于第五节点N5。第四电容C4的第一极板接收第二电压信号Vgh，第二极板连接于第二节点N2。第三控制单元03包括第十晶体管M10、第十一晶体管M11和第四电容C4。第十晶体管M10的源极接收第一电压信号Vgl，漏极输出输出信号OUT，栅极连接于第三节点N3。第十一晶体管M11的源极接收第二电压信号Vgh，漏极输出输出信号OUT，栅极连接于第二节点N2。第四控制单元04包括第一电容C1，第一电容C1的第一极板连接于第三节点N3，第二极板接收第一控制信号A1。第四控制单元04还包括第一晶体管M1，第一晶体管M1的源极接收第一控制信号A1，漏极与第一电容C1的第二极板连接，栅极接收第二控制信号A2。该实施例中第一时钟信号、第一控制信号A1与第二控制信号A2为同一信号。第一时间段内，第一控制信号A1为低电平信号，第二控制信号A2控制第一晶体管M1开启。图14为图13所示电路结构的时序图。下面参考图13以及图14进行详细介绍。
第一阶段T1：输入信号IN为高电平，第一时钟信号CK1为低电平，第四晶体管M4导通，第一节点N1为高电平，第三节点N3为高电平。第七晶体管M7导通，第四节点N4为低电平。第二时钟信号CK2为高电平，第二节点N2保持为高电平，第十一晶体管M11断开，输出信号OUT保持输出低电平。
第二阶段T2：输入信号IN为高电平，第一时钟信号CK1为高电平，第四晶体管M4断开，第一节点N1节点保持高电平，第三节点N3保持高电平。第四节点N4保持低电平，第二时钟信号CK2为低电平，第六晶体管M6以及第九晶体管M9导通，第二节点N2节点变为低电平，第十一晶体管M11导通，输出信号OUT变为高电平。
第三阶段T3：输入信号IN为高电平，第一时钟信号CK1为低电平，第一节点N1为高电平，第三节点N3为高电平，第七晶体管M7导通，第四节点N4为低电平，第二时钟信号CK2为高电平，第六晶体管M6导通，第五节点N5为高电平，第九晶体管M9断开，第二节点N2保持低电平，第十一晶体管M11导通，输出信号OUT保持高电平。
第四阶段T4：输入信号IN为低电平，第一时钟信号CK1为高电平，第一节点N1保持高电平，第三节点N3保持高电平，第四节点N4保持低电平，第二时钟信号CK2为低电平，第二节点N2节点为低电平，输出信号OUT保持高电平。
第五阶段T5：输入信号IN为低电平，第一时钟信号CK1为低电平，第一节点N1为低电平。在第一时间段X1内，第一晶体管M1导通，第一电容C1快速充电，使第三节点N3的电位迅速下降为第一低电平信号V1。第四节点N4为低电平，第二时钟信号CK2为高电平，第二节点N2为高电平。由于第一低电平信号V1低于第一电压信号Vgl的电位，第十晶体管M10的栅极电位小于第十晶体管M10的源极电位，因此第十晶体管M10可以迅速趋于饱和状态，第十晶体管M10导通，第十一晶体管M11断开，移位寄存器的输出信号OUT基本与第一电压信号Vgl一致，避免输出信号的拖尾现象。
图15为本发明实施例提供的又一种移位寄存器的电路结构示意图，如图15所示，第一控制单元01包括第四晶体管M4，第四晶体管M4的源极接收输入信号IN，漏极连接于第一节点N1，栅极接收第一时钟信号CK1。第二控制单元02包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第三电容C3和第四电容C4。其中，第五晶体管M5的源极接收第一时钟信号CK1，漏极连接于第四节点N4，栅极连接于第一节点N1。第六晶体管M6的源极接收第二时钟信号CK2，漏极连接于第五节点N5，栅极连接于第四节点N4。第七晶体管M7的源极接收第一电压信号Vgl，漏极连接于第四节点N4，栅极接收第一时钟信号CK1。第八晶体管M8的源极接收第二电压信号Vgh，漏极连接于第二节点N2，栅极连接于第一节点N1。第九晶体管M9的源极连接于第五节点N5，漏极连接于第二节点N2，栅极接收第二时钟信号CK2。第三电容C3的第一极板连接于第四节点N4，第二极板连接于第五节点N5。第四电容C4的第一极板接收第二电压信号Vgh，第二极板连接于第二节点N2。第三控制单元03包括第十晶体管M10、第十一晶体管M11和第四电容C4。第十晶体管M10的源极接收第一电压信号Vgl，漏极输出输出信号OUT，栅极连接于第三节点N3。第十一晶体管M11的源极接收第二电压信号Vgh，漏极输出输出信号OUT，栅极连接于第二节点N2。第四控制单元04包括第一电容C1，第一电容C1的第一极板连接于第三节点N3，第二极板接收第一控制信号A1。第四控制单元04包括第一电容C1，第一电容C1的第一极板连接于第三节点N3，第二极板接收第一控制信号A1。第四控制单元04还包括第一晶体管M1，第一晶体管M1的源极接收第一控制信号A1，漏极与第一电容C1的第二极板连接，栅极接收第二控制信号A2。该实施例中第二控制信号A2为第一节点N1的信号。第一时钟信号CK1与第一控制信号A1为同一信号。第一时间段内，第一控制信号A1为低电平信号，第二控制信号A2控制第一晶体管M1开启。图16为图15所示电路结构的时序图。下面参考图15以及图16进行详细介绍。
第一阶段T1：输入信号IN为高电平，第一时钟信号CK1为低电平，第四晶体管M4导通，第一节点N1为高电平，第三节点N3节点为高电平，第七晶体管M7导通，第四节点N4为低电平。第二时钟信号CK2为高电平，第二节点N2保持为高电平，第十一晶体管M11断开，输出信号OUT保持输出低电平。
第二阶段T2：输入信号IN为高电平，第一时钟信号CK1为高电平，第四晶体管M4断开，第一节点N1节点保持高电平，第三节点N3保持高电平。第四节点N4保持低电平，第二时钟信号CK2为低电平，第六晶体管M6以及第九晶体管M9导通，第二节点N2节点变为低电平，第十一晶体管M11导通，输出信号OUT变为高电平。
第三阶段T3：输入信号IN为高电平，第一时钟信号CK1为低电平，第一节点N1为高电平，第三节点N3为高电平，第七晶体管M7导通，第四节点N4为低电平，第二时钟信号CK2为高电平，第六晶体管M6导通，第五节点N5为高电平，第九晶体管M9断开，第二节点N2保持低电平，第十一晶体管M11导通，输出信号OUT保持高电平。
第四阶段T4：输入信号IN为低电平，第一时钟信号CK1为高电平，第一节点N1保持高电平，第三节点N3保持高电平，第四节点N4保持低电平，第二时钟信号CK2为低电平，第二节点N2节点为低电平，输出信号OUT保持高电平。
第五阶段T5：输入信号IN为低电平，第一时钟信号CK1为低电平，第一节点N1为低电平，第一晶体管M1的栅极连接第一节点N1，在第一时间段X1内，因此第一晶体管M1导通，第一电容C1快速充电，使第三节点N3的电位迅速下降为第一低电平信号V1。第四节点N4为低电平，第二时钟信号CK2为高电平，第二节点N2为高电平。由于第一低电平信号V1低于第一电压信号Vgl的电位，第十晶体管M10的栅极电位小于第十晶体管M10的源极电位，因此第十晶体管M10可以迅速趋于饱和状态，第十晶体管M10导通，第十一晶体管M11断开，移位寄存器的输出信号OUT基本与第一电压信号Vgl一致，避免输出信号的拖尾现象。
图17为本发明实施例提供的又一种移位寄存器的电路结构示意图，如图17所示，第一控制单元01包括第四晶体管M4，第四晶体管M4的源极接收输入信号IN，漏极连接于第一节点N1，栅极接收第一时钟信号CK1。第二控制单元02包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第三电容C3和第四电容C4。其中，第五晶体管M5的源极接收第一时钟信号CK1，漏极连接于第四节点N4，栅极连接于第一节点N1。第六晶体管M6的源极接收第二时钟信号CK2，漏极连接于第五节点N5，栅极连接于第四节点N4。第七晶体管M7的源极接收第一电压信号Vgl，漏极连接于第四节点N4，栅极接收第一时钟信号CK1。第八晶体管M8的源极接收第二电压信号Vgh，漏极连接于第二节点N2，栅极连接于第一节点N1。第九晶体管M9的源极连接于第五节点N5，漏极连接于第二节点N2，栅极接收第二时钟信号CK2。第三电容C3的第一极板连接于第四节点N4，第二极板连接于第五节点N5。第四电容C4的第一极板接收第二电压信号Vgh，第二极板连接于第二节点N2。第三控制单元03包括第十晶体管M10、第十一晶体管M11和第四电容C4。第十晶体管M10的源极接收第一电压信号Vgl，漏极输出输出信号OUT，栅极连接于第三节点N3。第十一晶体管M11的源极接收第二电压信号Vgh，漏极输出输出信号OUT，栅极连接于第二节点N2。第四控制单元04包括第一电容C1、第一晶体管M1以及第二电容C2。第一电容C1的第一极板连接于第三节点N3，第二极板接收第一控制信号A1。第一晶体管M1的源极接收第一控制信号A1，漏极与第一电容C1的第二极板连接，栅极接收第二控制信号A2。第二电容C2的第一极板连接至第一晶体管M1的栅极，第二极板接收第二电压信号Vgh。第一晶体管M1的栅极连接第一节点N1，即第二控制信号A2为第一节点N1的电位信号。该实施例中第一时钟信号CK1与第一控制信号A1为同一信号。第一时间段内，第一控制信号A1为低电平信号，第二控制信号A2控制第一晶体管M1开启。图18为图17所示电路结构的时序图。下面参考图17以及图18进行详细介绍。
第一阶段T1：输入信号IN为高电平，第一时钟信号CK1为低电平，第四晶体管M4导通，第一节点N1为高电平，第三节点N3节点为高电平，第七晶体管M7导通，第四节点N4为低电平。第二时钟信号CK2为高电平，第二节点N2保持为高电平，第十一晶体管M11断开，输出信号OUT保持输出低电平。
第二阶段T2：输入信号IN为高电平，第一时钟信号CK1为高电平，第四晶体管M4断开，第一节点N1节点保持高电平，第三节点N3保持高电平。第四节点N4保持低电平，第二时钟信号CK2为低电平，第六晶体管M6以及第九晶体管M9导通，第二节点N2节点变为低电平，第十一晶体管M11导通，输出信号OUT变为高电平。
第三阶段T3：输入信号IN为高电平，第一时钟信号CK1为低电平，第一节点N1为高电平，第三节点N3为高电平，第七晶体管M7导通，第四节点N4为低电平，第二时钟信号CK2为高电平，第六晶体管M6导通，第五节点N5为高电平，第九晶体管M9断开，第二节点N2保持低电平，第十一晶体管M11导通，输出信号OUT保持高电平。
第四阶段T4：输入信号IN为低电平，第一时钟信号CK1为高电平，第一节点N1保持高电平，第三节点N3保持高电平，第四节点N4保持低电平，第二时钟信号CK2为低电平，第二节点N2节点为低电平，输出信号OUT保持高电平。
第五阶段T5：输入信号IN为低电平，第一时钟信号CK1为低电平，第一节点N1为低电平，在第一时间段X1内，第一晶体管M1的栅极连接第一节点N1，因此第一晶体管M1导通，第一电容C1快速充电，使第三节点N3的电位迅速下降为第一低电平信号V1。第四节点N4为低电平，第二时钟信号CK2为高电平，第二节点N2为高电平。由于第一低电平信号V1低于第一电压信号Vgl的电位，第十晶体管M10的栅极电位小于第十晶体管M10的源极电位，因此第十晶体管M10可以迅速趋于饱和状态，第十晶体管M10导通，第十一晶体管M11断开，移位寄存器的输出信号OUT基本与第一电压信号Vgl一致，避免输出信号的拖尾现象。本发明实施的第四控制单元04中设置有第二电容C2，可以通过第二电压信号Vgh和第二电容C2来稳定第一节点N1节点的电位，避免第一节点N1电位的浮动影响第三节点N3的电位，进而影响移位寄存器的输出信号OUT。
图19为本发明实施例提供的又一种移位寄存器的电路结构示意图，如图19所示，第一控制单元01包括第四晶体管M4，第四晶体管M4的源极接收输入信号IN，漏极连接于第一节点N1，栅极接收第一时钟信号CK1。第二控制单元02包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第三电容C3和第四电容C4。其中，第五晶体管M5的源极接收第一时钟信号CK1，漏极连接于第四节点N4，栅极连接于第一节点N1。第六晶体管M6的源极接收第二时钟信号CK2，漏极连接于第五节点N5，栅极连接于第四节点N4。第七晶体管M7的源极接收第一电压信号Vgl，漏极连接于第四节点N4，栅极接收第一时钟信号CK1。第八晶体管M8的源极接收第二电压信号Vgh，漏极连接于第二节点N2，栅极连接于第一节点N1。第九晶体管M9的源极连接于第五节点N5，漏极连接于第二节点N2，栅极接收第二时钟信号CK2。第三电容C3的第一极板连接于第四节点N4，第二极板连接于第五节点N5。第四电容C4的第一极板接收第二电压信号Vgh，第二极板连接于第二节点N2。第三控制单元03包括第十晶体管M10、第十一晶体管M11和第四电容C4。第十晶体管M10的源极接收第一电压信号Vgl，漏极输出输出信号OUT，栅极连接于第三节点N3。第十一晶体管M11的源极接收第二电压信号Vgh，漏极输出输出信号OUT，栅极连接于第二节点N2。第四控制单元04包括第一电容C1、第一晶体管M1、第二电容C2以及第二晶体管M2。第一电容C1的第一极板连接于第三节点N3，第二极板接收第一控制信号A1。第一晶体管M1的源极接收第一控制信号A1，漏极与第一电容C1的第二极板连接，栅极接收第二控制信号A2。第二电容C2的第一极板连接至第一晶体管M1的栅极，第二极板接收第二电压信号Vgh。第一晶体管M1的栅极连接第一节点N1，即第二控制信号A2为第一节点N1的电位信号。第二晶体管M2的源极连接于第一节点N1，漏极连接于第三节点N3，栅极接收第一控制信号A1。在第一时间段，第一控制信号A1控制第二晶体管M2开启第一时间段内，第一控制信号A1为低电平信号，第二控制信号A2控制第一晶体管M1开启。图20为图19所示电路结构的时序图。下面参考图19以及图20进行详细介绍。
第一阶段T1：输入信号IN为高电平，第一时钟信号CK1为低电平，第二时钟信号CK2为高电平，第四晶体管M4导通，第一节点N1为高电平，第四节点N4为低电平，第一控制信号A1为高电平，第二晶体管M2断开，第三节点N3保持低电平，第二节点N2为高电平，输出信号OUT为低电平。
第二阶段T2：输入信号IN为高电平，第一控制信号A1为低电平，第二时钟信号CK2为高电平，第一节点N1为高电平，第二晶体管M2导通，第三节点N3为高电平，第四节点N4为低电平，第二节点N2为高电平，输出信号OUT保持低电平。
第三阶段T3：输入信号IN为高电平，第二时钟信号CK2为低电平，第一节点N1为高电平，第三节点N3为高电平，第四节点N4为低电平，第六晶体管M6以及第九晶体管M9导通，第二节点N2变为低电平，第十一晶体管M11导通，输出信号OUT为高电平。
第四阶段T4：输入信号IN为高电平，第二时钟信号CK2为高电平，第一节点N1为高电平，第三节点N3为高电平，第四节点N4节点为低电平，第二节点N2为低电平，输出信号OUT保持高电平。
第五阶段T5：输入信号IN为低电平，第一时钟信号CK1为高电平，第一控制信号A1为高电平，第二时钟信号CK2为低电平，第一节点N1为高电平，第三节点N3为高电平，第四节点N4为低电平，第二节点N2为低电平，输出信号OUT保持高电平。
第六阶段T6：输入信号IN为低电平，第一时钟信号CK1为低电平，第二时钟信号CK2为高电平，第一节点N1为低电平，第五晶体管M5导通，第四节点N4为低电平，第一控制信号A1为高电平，第二晶体管M2断开，第三节点N3为高电平。由于第八晶体管M8导通，第二节点N2变为高电平，第十晶体管M10以及第十一晶体管M11断开，输出信号OUT保持高电平。
第七阶段T7：输入信号IN为低电平，第一控制信号A1为低电平，第一节点N1为低电平，在第一时间段X1内，由于第一电容C1迅速充电，将第一节点N1电位下拉至第一低电平信号V1的电位，第一低电平信号V1的电位小于第一电压信号Vgl的电位，第二晶体管M2导通，因此第三节点N3电位为第一低电平信号V1的电位。第四节点N4以及第二节点N2均为高电平，第十一晶体管M11断开，由于第三节点N3的电位小于第一电压信号Vgl的电位，因此第十晶体管M10的栅极电位小于第十晶体管M10的源极电位，第十晶体管M10可以迅速趋于饱和状态，第十晶体管M10导通，移位寄存器的输出信号OUT基本与第一电压信号Vgl一致，避免输出信号的拖尾现象。
图21为本发明实施例提供的又一种移位寄存器的电路结构示意图，如图21所示，第一控制单元01包括第四晶体管M4，第四晶体管M4的源极接收输入信号IN，漏极连接于第一节点N1，栅极接收第一时钟信号CK1。第二控制单元02包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第三电容C3和第四电容C4。其中，第五晶体管M5的源极接收第一时钟信号CK1，漏极连接于第四节点N4，栅极连接于第一节点N1。第六晶体管M6的源极接收第二时钟信号CK2，漏极连接于第五节点N5，栅极连接于第四节点N4。第七晶体管M7的源极接收第一电压信号Vgl，漏极连接于第四节点N4，栅极接收第一时钟信号CK1。第八晶体管M8的源极接收第二电压信号Vgh，漏极连接于第二节点N2，栅极连接于第一节点N1。第九晶体管M9的源极连接于第五节点N5，漏极连接于第二节点N2，栅极接收第二时钟信号CK2。第三电容C3的第一极板连接于第四节点N4，第二极板连接于第五节点N5。第四电容C4的第一极板接收第二电压信号Vgh，第二极板连接于第二节点N2。第三控制单元03包括第十晶体管M10、第十一晶体管M11和第四电容C4。第十晶体管M10的源极接收第一电压信号Vgl，漏极输出输出信号OUT，栅极连接于第三节点N3。第十一晶体管M11的源极接收第二电压信号Vgh，漏极输出输出信号OUT，栅极连接于第二节点N2。第四控制单元04包括第一电容C1，第一电容C1的第一极板连接于第三节点N3，第二极板接收第一控制信号A1。第四控制单元04包括第一电容C1，第一电容C1的第一极板连接于第三节点N3，第二极板接收第一控制信号A1。第四控制单元04还包括第一晶体管M1，第一晶体管M1的源极接收第一控制信号A1，漏极与第一电容C1的第二极板连接，栅极接收第二控制信号A2。该实施例中第二控制信号A2为第一节点N1的信号。第一时间段内，第一控制信号A1为低电平信号，第二控制信号A2控制第一晶体管M1开启。此外，第四控制单元04还包括第二晶体管M2，第二晶体管M2的源极连接于第一节点N1，漏极连接于第三节点N3，栅极接收第一控制信号A1；在第一时间段，第一控制信号A1控制第二晶体管M2开启。图22为图21所示电路结构的时序图。下面参考图21以及图22进行详细介绍。
第一阶段T1：输入信号IN为高电平，第一时钟信号CK1为低电平，第二时钟信号CK2为高电平，第四晶体管M4导通，第一节点N1为高电平，第一控制信号A1为高电平，第二晶体管M2断开，第三节点N3保持低电位，第七晶体管M7导通，第四节点N4为低电平。第二节点N2为高电平，第十一晶体管M11断开，第十晶体管M10导通，输出信号OUT为低电平。
第二阶段T2：输入信号IN为高电平，第一时钟信号CK1为高电平，第一控制信号A1为低电平，第二时钟信号CK2为高电平，第一节点N1为高电平，第二晶体管M2导通，第三节点N3为高电平；第四节点N4为低电平，第二节点N2为高电平，输出信号OUT保持低电平。
第三阶段T3：输入信号IN为高电平，第一时钟信号CK1为高电平，第二时钟信号CK2为低电平，第一控制信号A1为高电平，第一节点N1节点为高电平，第三节点N3为高电平，第四节点N4为低电平，第六晶体管M6以及第九晶体管M9导通，第二节点N2为低电平，第十一晶体管M11导通，输出信号OUT为高电平。
第四阶段T4：输入信号IN为高电平，第二时钟信号CK2为高电平，第一节点N1为高电平，第三节点N3为高电平，第四节点N4为低电平，第二节点N2为低电平，输出信号OUT保持高电平。
第五阶段T5：输入信号IN为低电平，第二时钟信号CK2为低电平，第一节点N1为高电平，第三节点N3为高电平，第四节点N4为低电平，第二节点N2为低电平，输出信号OUT保持高电平。
第六阶段T6：输入信号IN为低电平，第一时钟信号CK1为低电平，第二时钟信号CK2为高电平，第一节点N1为低电平，第四节点N4为低电平，第一控制信号A1为高电平，第二晶体管M2断开，第三节点N3为高电平。由于第八晶体管M8导通，第二节点N2变为高电平，第十晶体管M10以及第十一晶体管M11断开，输出信号OUT保持高电平。
第七阶段T7：输入信号IN为低电平，第一控制信号A1为低电平，在第一时间段X1内，由于第一电容C1迅速充电，将第一节点N1电位下拉至第一低电平信号V1的电位，第一低电平信号V1的电位小于第一电压信号Vgl的电位，第二晶体管M2导通，因此第三节点N3电位为第一低电平信号V1的电位。第四节点N4为高电平，第二节点N2为高电平，第十一晶体管M11断开，由于第三节点N3的电位小于第一电压信号Vgl的电位，因此第十晶体管M10的栅极电位小于第十晶体管M10的源极电位，第十晶体管M10可以迅速趋于饱和状态，第十晶体管M10导通，移位寄存器的输出信号OUT基本与第一电压信号Vgl一致，避免输出信号的拖尾现象。
图23为本发明实施例提供的又一种移位寄存器的电路结构示意图，如图23所示，第一控制单元01包括第四晶体管M4，第四晶体管M4的源极接收输入信号IN，漏极连接于第一节点N1，栅极接收第一时钟信号CK1。第二控制单元02包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第三电容C3和第四电容C4。其中，第五晶体管M5的源极接收第一时钟信号CK1，漏极连接于第四节点N4，栅极连接于第一节点N1。第六晶体管M6的源极接收第二时钟信号CK2，漏极连接于第五节点N5，栅极连接于第四节点N4。第七晶体管M7的源极接收第一电压信号Vgl，漏极连接于第四节点N4，栅极接收第一时钟信号CK1。第八晶体管M8的源极接收第二电压信号Vgh，漏极连接于第二节点N2，栅极连接于第一节点N1。第九晶体管M9的源极连接于第五节点N5，漏极连接于第二节点N2，栅极接收第二时钟信号CK2。第三电容C3的第一极板连接于第四节点N4，第二极板连接于第五节点N5。第四电容C4的第一极板接收第二电压信号Vgh，第二极板连接于第二节点N2。第三控制单元03包括第十晶体管M10、第十一晶体管M11和第四电容C4。第十晶体管M10的源极接收第一电压信号Vgl，漏极输出输出信号OUT，栅极连接于第三节点N3。第十一晶体管M11的源极接收第二电压信号Vgh，漏极输出输出信号OUT，栅极连接于第二节点N2。第四控制单元04包括第一电容C1，第一电容C1的第一极板连接于第三节点N3，第二极板接收第一控制信号A1。第四控制单元04还包括第一晶体管M1，第一晶体管M1的源极接收第一控制信号A1，漏极与第一电容C1的第二极板连接，栅极接收第二控制信号A2。该实施例中第一控制信号A1与第二控制信号A2为同一信号。第一时间段内，第一控制信号A1为低电平信号，第二控制信号A2控制第一晶体管M1开启。图24为图23所示电路结构的时序图。下面参考图23以及图24进行详细介绍。
第一阶段T1：输入信号IN为高电平，第一时钟信号CK1为低电平，第二时钟信号CK2为高电平，第四晶体管M4导通，第一节点N1为高电平，第七晶体管M7导通，第四节点N4为低电平，第一控制信号A1为高电平，第三节点N3保持低电位，第二节点N2为高电平，第十一晶体管M11断开，输出信号OUT保持输出低电平。
第二阶段T2：输入信号IN为高电平，第一控制信号A1为低电平，第二时钟信号CK2为高电平，第一节点N1为高电平，第四节点N4为低电平，第二晶体管M2导通，第三节点N3为高电平，第二节点N2为高电平，输出信号OUT保持低电平。
第三阶段T3：输入信号IN为高电平，第二时钟信号CK2为低电平，第一节点N1为高电平，第三节点N3为高电平，第四节点N4为低电平，第二节点N2为低电平，第十一晶体管M11导通，输出信号OUT为高电平。
第四阶段T4：输入信号IN为高电平，第二时钟信号CK2为高电平，第一节点N1为高电平，第三节点N3为高电平，第四节点N4为低电平，第二节点N2为低电平，输出信号OUT保持高电平。
第五阶段T5：输入信号IN为低电平，第二时钟信号CK2为低电平，第一节点N1为高电平，第三节点N3为高电平，第四节点N4为低电平，第二节点N2为低电平，输出信号OUT保持高电平。
第六阶段T6：输入信号IN为低电平，第一时钟信号CK1为低电平，第二时钟信号CK2为高电平，第一节点N1为低电平，第四节点N4为低电平，第一控制信号A1为高电平，第二晶体管M2断开，第三节点N3为高电平。由于第八晶体管M8导通，第二节点N2变为高电平，第十晶体管M10以及第十一晶体管M11断开，输出信号OUT保持高电平。
第七阶段T7：输入信号IN为低电平，第一控制信号A1为低电平，在第一时间段X1内，由于第一电容C1迅速充电，将第一节点N1电位下拉至第一低电平信号V1的电位，第一低电平信号V1的电位小于第一电压信号Vgl的电位，第二晶体管M2导通，因此第三节点N3电位为第一低电平信号V1的电位。第四节点N4为高电平，第二节点N2为高电平，第十一晶体管M11断开，由于第三节点N3的电位小于第一电压信号Vgl的电位，因此第十晶体管M10的栅极电位小于第十晶体管M10的源极电位，第十晶体管M10可以迅速趋于饱和状态，第十晶体管M10导通，移位寄存器的输出信号OUT基本与第一电压信号Vgl一致，避免输出信号的拖尾现象。
图25为本发明实施例提供的又一种移位寄存器的电路结构示意图，如图25所示，第一控制单元01包括第四晶体管M4，第四晶体管M4的源极接收输入信号IN，漏极连接于第一节点N1，栅极接收第一时钟信号CK1。第二控制单元02包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第三电容C3和第四电容C4。其中，第五晶体管M5的源极接收第一时钟信号CK1，漏极连接于第四节点N4，栅极连接于第一节点N1。第六晶体管M6的源极接收第二时钟信号CK2，漏极连接于第五节点N5，栅极连接于第四节点N4。第七晶体管M7的源极接收第一电压信号Vgl，漏极连接于第四节点N4，栅极接收第一时钟信号CK1。第八晶体管M8的源极接收第二电压信号Vgh，漏极连接于第二节点N2，栅极连接于第一节点N1。第九晶体管M9的源极连接于第五节点N5，漏极连接于第二节点N2，栅极接收第二时钟信号CK2。第三电容C3的第一极板连接于第四节点N4，第二极板连接于第五节点N5。第四电容C4的第一极板接收第二电压信号Vgh，第二极板连接于第二节点N2。第三控制单元03包括第十晶体管M10、第十一晶体管M11和第四电容C4。第十晶体管M10的源极接收第一电压信号Vgl，漏极输出输出信号OUT，栅极连接于第三节点N3。第十一晶体管M11的源极接收第二电压信号Vgh，漏极输出输出信号OUT，栅极连接于第二节点N2。第四控制单元04包括第一电容C1、第一晶体管M1、第二电容C2以及第三晶体管M3。第一电容C1的第一极板连接于第三节点N3，第二极板接收第一控制信号A1。第一晶体管M1的源极接收第一控制信号A1，漏极与第一电容C1的第二极板连接，栅极接收第二控制信号A2。第二电容C2的第一极板连接至第一晶体管M1的栅极，第二极板接收第二电压信号Vgh。第一晶体管M1的栅极连接第一节点N1，即第二控制信号A2为第一节点N1的电位信号。第三晶体管M3的源极接收第二电压信号Vgh，漏极连接于第三节点N3，栅极连接于第二节点N2；该实施例中第一时钟信号CK1与第一控制信号A1为同一信号。第一时间段X1内，第一控制信号A1为低电平信号，第二控制信号A2控制第一晶体管M1开启，第二节点N2控制第三晶体管M3关断。图25所示电路结构的时序例如可以参见图18的介绍，相比于图17以及图18所示方案，本发明实施可以利用第二节点N2的电位来控制第三节点N3的电位，保证第三节点N3在高电平时的信号稳定。因各时钟信号等会经过多次跳变，那么在跳变的过程中，有可能会引起第一节点N1和第三节点N3电位浮动。本发明实施例设置第三晶体管M3，当第二节点N2为低电平时，第三晶体管M3导通，控制第三节点稳定在高电平。在第二节点N2变为高电平之前，第三晶体管M3断开，第三节点N3的电平不发生变化，只有当第二节点N2节点变为高电平时，第三节点N3才变为比第一电压信号Vgl更低的电位，从而减弱拖尾现象。
可选的，第一控制信号与第一时钟信号为不同时序的脉冲信号，第一控制信号与第二时钟信号为不同时序的脉冲信号；其中，第一时钟信号、第一控制信号和第二时钟信号三者的有效脉冲依序生成。例如参见图20、图22以及图24所示。
可选的，第一时钟信号的有效脉冲的时间长度小于或者等于第二时钟信号的有效脉冲的时间长度，且，第一控制信号的有效脉冲的时间长度小于或者等于第二时钟信号的有效脉冲的时间长度。例如参见图20、图22以及图24所示。
可选的，第一控制信号的有效脉冲的时间长度小于或者等于第一时钟信号的有效脉冲的时间长度。由于第一时钟信号需要参与第一控制单元、第二控制单元、第三控制单元的驱动过程，第一控制信号只需控制第四控制单元，因此为节省有效脉冲的时间，节省功耗，可以设置第一控制信号的有效脉冲的时间长度小于或者等于第一时钟信号的有效脉冲的时间长度。
可选的，第一时钟信号的有效脉冲与第一控制信号的有效脉冲的时间长度之和等于或者大于第二时钟信号的有效脉冲的时间长度。第一时钟信号与第一控制信号，二者共同控制第一节点以及第三节点N3的电位变化，第二时钟信号控制第二节点N2节点的电位变化。在本发明一些实施方式中，可以设置第一时钟信号与第一控制信号的有效脉冲之和等于第二时钟信号的有效脉冲。若为充分保证在第一节点为低电位的至少第一时间段内，将第三节点N3的电位下拉，可以适当增加第一控制信号的有效脉冲时间，以保证移位寄存器的输出信号无拖尾现象。
可选的，第一时钟信号的有效脉冲与第一控制信号的有效脉冲之间至少部分交叠。第一时钟信号的有效脉冲与第一控制信号的有效脉冲可以有部分交叠，在驱动周期不变的前提下，这样可以适当增大第一时钟信号的有效脉冲以及第一控制信号的有效脉冲的有效脉冲，以保证稳定控制第一节点和第三节点的电位。
可选的，第一时钟信号的有效脉冲的开启时间早于第一控制信号的有效脉冲的开启时间；第一时钟信号的有效脉冲的结束时间早于或者同于第一控制信号的有效脉冲结束时间。由于需要在第一节点N1从高电平变为低电平后，通过第四控制单元04将第一节点N1的电位继续下拉，因此需要第一时钟信号的有效脉冲的开启时间早于第一控制信号的有效脉冲的开启时间。本发明实施例设置第一时钟信号的有效脉冲的结束时间早于或者同于第一控制信号的有效脉冲结束时间，可以保证在第一节点电位为低电平的至少第一时间段内，第四控制单元持续控制第三N3节点的电位下拉。若第一时钟信号的有效脉冲的结束时间晚于第一控制信号的有效脉冲结束时间，有可能使第三节点电位再变回第一节点电位未被下拉前的电位。
可选的，可以根据实际产品的需求，还可以设置第一控制信号的有效脉冲与第一时钟信号的有效脉冲之间无交叠，例如图20、图22和图24。
可选的，在输入信号至输出信号完成一次无效脉冲的移位过程中，输入信号的无效脉冲开启时间比第一时钟信号的有效脉冲的开启时间早第一间隔时间，第一时钟信号的有效脉冲的开启时间比第一控制信号的有效脉冲的开启时间早第二间隔时间；其中，第一间隔时间等于第二间隔时间。例如参见图20，输入信号IN的无效脉冲为高电平，输入信号IN的无效脉冲开启时间比第一时钟信号CK1的有效脉冲(低电平)的开启时间早第一间隔时间t1。第一时钟信号CK1的有效脉冲(低电平)的开启时间比第一控制信号A1的有效脉冲的开启时间早第二间隔时间t2。由于加入了第一控制信号A1的控制，输出信号OUT在第一控制信号A1的有效脉冲开启时间才从高电平变为低电平，输出信号OUT的下降沿延迟了第二间隔时间t2，第二间隔时间t2为第一时钟信号CK1的有效脉冲(低电平)的开启时间与第一控制信号A1的有效脉冲的开启时间的差值。因此，将输入信号IN的上升沿早于第一时钟信号CK1的下降沿第一时间间隔t1，第一时间间隔t1等于第二时间间隔t2，保证输入信号IN和输出信号OUT的无效脉冲宽度相等，波形一致。
可选的，第一时间段内，第二时钟信号输出无效脉冲。例如参见图20，本发明实施例在第二时钟信号CK2输出有效脉冲(低电平)之前的第一时间段X1内，将第三节点N3迅速拉低至比第一电压信号Vgl更低的电位，从而尽量消除拖尾现象。
可选的，第一节点接收低电平信号的时间段还包括第二时间段X2，在第一时间段X1内，第三节点的电位为第一低电平信号，在第二时间段X2内，第三节点的电位为高电平信号。例如参见图20、图22以及图24，在第二时间段X2，第一时钟信号CK1低电平，第一控制信号A1为高电平时，第三节点N3还是高电平信号。在第一控制信号A1变为低电平后的第一时间段X1，第三节点N3下拉至比第一电压信号Vgl更低的电位，从而消除拖尾现象。
基于同上的发明构思，本发明实施例还提供了一种显示装置。该显示装置包括本发明任一实施例所述的显示面板，因此，本发明实施例提供的显示装置具备本发明实施例提供的显示面板相应的有益效果，这里不再赘述。示例性的，该显示装置可以是手机、电脑、智能可穿戴设备(例如，智能手表)以及车载显示设备等电子设备，本发明实施例对此不作限定。示例性的，图26是本发明实施例提供的一种显示装置的结构示意图。如图26所示，显示装置包括上述实施例中的显示面板100。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (23)

1.一种显示面板，其特征在于，包括：
驱动电路，所述驱动电路包括相互级联的N级移位寄存器，N≥2；
所述移位寄存器包括：
第一控制单元，所述第一控制单元用于接收输入信号并响应于第一时钟信号而控制第一节点的信号；
第二控制单元，所述第二控制单元用于接收第一电压信号和第二电压信号，并响应于所述第一节点的信号、所述第一时钟信号、第二时钟信号而控制第二节点的信号；
第三控制单元，所述第三控制单元用于接收所述第一电压信号并响应于第三节点的信号，或者，接收所述第二电压信号并响应于所述第二节点的信号，产生输出信号，其中，所述第三节点与所述第一节点连接，所述第一电压信号为低电平信号，所述第二电压信号为高电平信号；
第四控制单元，所述第四控制单元连接于所述第三节点，用于在所述第一节点为低电平信号时内的至少第一时间段，控制所述第三节点的电位为第一低电平信号，其中，所述第一低电平信号的电位低于所述第一电压信号的电位。
2.根据权利要求1所述的显示面板，其特征在于，
所述第四控制单元包括第一电容，所述第一电容的第一极板连接于所述第三节点，第二极板接收第一控制信号；其中，
在所述第一时间段内，所述第一控制信号为低电平信号。
3.根据权利要求2所述的显示面板，其特征在于，
所述第四控制单元包括第一晶体管，所述第一晶体管的源极接收所述第一控制信号，漏极与第一电容的第二极板连接，栅极接收第二控制信号；其中，
在所述第一时间段内，所述第二控制信号控制所述第一晶体管开启。
4.根据权利要求3所述的显示面板，其特征在于，所述第一控制信号与所述第二控制信号为同一信号。
5.根据权利要求3所述的显示面板，其特征在于，所述第一时钟信号与所述第一控制信号为同一信号。
6.根据权利要求3所述的显示面板，其特征在于，所述第二控制信号为所述第一节点的信号。
7.根据权利要求6所述的显示面板，其特征在于，所述第四控制单元还包括第二电容，所述第二电容的第一极板连接至所述第一晶体管的栅极，第二极板接收所述第二电压信号。
8.根据权利要求7所述的显示面板，其特征在于，所述第一电容的电容值小于所述第二电容的电容值。
9.根据权利要求3所述的显示面板，其特征在于，所述第四控制单元包括第二晶体管，所述第二晶体管的源极连接于所述第一节点，漏极连接于所述第三节点，栅极接收所述第一控制信号；其中，
在所述第一时间段，所述第一控制信号控制所述第二晶体管开启。
10.根据权利要求3所述的显示面板，其特征在于，
所述第四控制单元包括第三晶体管，所述第三晶体管的源极接收所述第二电压信号，漏极连接于所述第三节点，栅极连接于所述第二节点；其中，
在所述第一时间段内，所述第二节点控制所述第三晶体管关断。
11.根据权利要求3所述的显示面板，其特征在于，
所述第一控制信号与所述第一时钟信号为不同时序的脉冲信号，且
所述第一控制信号与所述第二时钟信号为不同时序的脉冲信号；其中，
所述第一时钟信号、所述第一控制信号和所述第二时钟信号三者的有效脉冲依序生成。
12.根据权利要求11所述的显示面板，其特征在于，
所述第一时钟信号的有效脉冲的时间长度小于或者等于所述第二时钟信号的有效脉冲的时间长度，且，
所述第一控制信号的有效脉冲的时间长度小于或者等于所述第二时钟信号的有效脉冲的时间长度。
13.根据权利要求11所述的显示面板，其特征在于，
所述第一控制信号的有效脉冲的时间长度小于或者等于所述第一时钟信号的有效脉冲的时间长度。
14.根据权利要求11所述的显示面板，其特征在于，
所述第一时钟信号的有效脉冲与所述第一控制信号的有效脉冲的时间长度之和等于或者大于所述第二时钟信号的有效脉冲的时间长度。
15.根据权利要求11所述的显示面板，其特征在于，
所述第一时钟信号的有效脉冲与所述第一控制信号的有效脉冲之间至少部分交叠。
16.根据权利要求15所述的显示面板，其特征在于，
所述第一时钟信号的有效脉冲的开启时间早于所述第一控制信号的有效脉冲的开启时间；
所述第一时钟信号的有效脉冲的结束时间早于或者同于所述第一控制信号的有效脉冲结束时间。
17.根据权利要求11所述的显示面板，其特征在于，
所述第一控制信号的有效脉冲与所述第一时钟信号的有效脉冲之间无交叠。
18.根据权利要求11所述的显示面板，其特征在于，
在所述输入信号至所述输出信号完成一次无效脉冲的移位过程中，所述输入信号的无效脉冲开启时间比所述第一时钟信号的有效脉冲的开启时间早第一间隔时间，所述第一时钟信号的有效脉冲的开启时间比所述第一控制信号的有效脉冲的开启时间早第二间隔时间；其中，
所述第一间隔时间等于所述第二间隔时间。
19.根据权利要求1所述的显示面板，其特征在于，
所述第一时间段内，所述第二时钟信号输出无效脉冲。
20.根据权利要求1所述的显示面板，其特征在于，
所述第一节点接收低电平信号的时间段还包括第二时间段，在所述第一时间段内，所述第三节点的电位为所述第一低电平信号，在所述第二时间段内，所述第三节点的电位为高电平信号。
21.根据权利要求7所述的显示面板，其特征在于，
所述第一控制单元包括：
第四晶体管，所述第四晶体管的源极接收所述输入信号，漏极连接于所述第一节点，栅极接收所述第一时钟信号；
所述第二控制单元包括：
第五晶体管，所述第五晶体管的源极接收所述第一时钟信号，漏极连接于第四节点，栅极连接于所述第一节点；
第六晶体管，所述第六晶体管的源极接收所述第二时钟信号，漏极连接于第五节点，栅极连接于所述第四节点；
第七晶体管，所述第七晶体管的源极接收所述第一电压信号，漏极连接于所述第四节点，栅极接收所述第一时钟信号；
第八晶体管，所述第八晶体管的源极接收所述第二电压信号，漏极连接于所述第二节点，栅极连接于所述第一节点；
第九晶体管，所述第九晶体管的源极连接于所述第五节点，漏极连接于所述第二节点，栅极接收所述第二时钟信号；
第三电容，所述第三电容的第一极板连接于所述第四节点，第二极板连接于所述第五节点；
第四电容，所述第四电容的第一极板接收所述第二电压信号，第二极板连接于所述第二节点；
所述第三控制单元包括：
第十晶体管，所述第十晶体管的源极接收所述第一电压信号，漏极输出输出信号，栅极连接于所述第三节点；
第十一晶体管，所述第十一晶体管的源极接收所述第二电压信号，漏极输出输出信号，栅极连接于所述第二节点。
22.根据权利要求21所述的显示面板，其特征在于，
所述第一电容的电容值小于所述第三电容的电容值，或者，
所述第一电容的电容值小于所述第四电容的电容值。
23.一种显示装置，其特征在于，包括权利要求1-22任意一项所述的显示面板。
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